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KR20170059720A - Method of fabricating semiconductor device and apparatus of fabricating the same - Google Patents

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KR20170059720A
KR20170059720A KR1020150164019A KR20150164019A KR20170059720A KR 20170059720 A KR20170059720 A KR 20170059720A KR 1020150164019 A KR1020150164019 A KR 1020150164019A KR 20150164019 A KR20150164019 A KR 20150164019A KR 20170059720 A KR20170059720 A KR 20170059720A
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film pattern
capacitance
average width
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박주성
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주식회사 원익아이피에스
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Abstract

본 발명은 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치에 관한 것으로서, 기판 상에 제 1 박막 패턴을 형성하는 제 1 단계; 상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계; 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아, 히터를 내장하는 기판 지지대와 상기 히터에 전압을 인가하는 히터 전원 공급부 사이에 배치된 RF 필터부의 커패시턴스를 조절하는 제 3 단계; 및 상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계;를 포함하는 반도체 소자의 제조 방법을 제공한다. The present invention relates to a method and an apparatus for manufacturing a semiconductor device capable of improving uniformity, comprising: a first step of forming a first thin film pattern on a substrate; A second step of measuring critical dimension uniformity (CD) of the first thin film pattern; Wherein the second thin film compensates the CD uniformity of the first thin film pattern by receiving feedback information reflecting the CD uniformity of the first thin film pattern and applying a voltage to the heater, A third step of adjusting a capacitance of the RF filter unit disposed between the heater power supply units; And a fourth step of forming the second thin film on the first thin film pattern.

Description

반도체 소자의 제조 방법 및 장치{Method of fabricating semiconductor device and apparatus of fabricating the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device,

본 발명은 반도체 소자의 제조 방법 및 장치에 관한 것으로서, 보다 상세하게는 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치에 관한 것이다.The present invention relates to a method and an apparatus for manufacturing a semiconductor device, and more particularly, to a method and apparatus for manufacturing a semiconductor device capable of improving uniformity.

반도체 소자가 고집적화 됨에 따라 미세 선폭을 가지는 패턴이 요구되고 있다. 하지만, 현재 개발되어 상용화된 노광 장비의 한계 상 일정 크기 이하의 미세 패턴을 형성하는 것은 매우 어려운 실정이다. 이에 따라, 현재 상용화된 노광 장비를 그대로 이용하면서 미세한 선폭을 갖는 패턴을 구현하기 위하여 DPT(Double Patterning Technology) 공정기술이 제안되고 있다. 한편, 반도체 소자의 생산성 향상을 위하여 웨이퍼의 대구경화가 요구되고 있는 바, 웨이퍼 전면에 걸쳐 공정의 균일도가 중요한 이슈로 부각되고 있다. 최근에는 대구경의 웨이퍼 상에 DPT 공정을 구현함에 있어서 패터닝의 균일도가 중요한 문제로 대두되고 있다.As a semiconductor device is highly integrated, a pattern having a fine line width is required. However, it is very difficult to form a fine pattern having a certain size or smaller on the limit of the developed and commercialized exposure equipment. Accordingly, a DPT (Double Patterning Technology) process technology has been proposed in order to realize a pattern having a minute line width while using the currently commercialized exposure equipment as it is. On the other hand, in order to improve the productivity of semiconductor devices, it is required to increase the size of the wafer, and the uniformity of the process over the entire wafer has become an important issue. In recent years, uniformity of patterning has become an important issue in realizing a DPT process on a wafer of a large diameter.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method and an apparatus for manufacturing a semiconductor device capable of improving uniformity. However, these problems are exemplary and do not limit the scope of the present invention.

상기 과제를 해결하기 위한 본 발명의 일 관점에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 제 1 박막 패턴을 형성하는 제 1 단계; 상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계; 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아, 히터를 내장하는 기판 지지대와 상기 히터에 전압을 인가하는 히터 전원 공급부 사이에 배치된 RF 필터부의 커패시턴스를 조절하는 제 3 단계; 및 상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계;를 포함한다. A method of manufacturing a semiconductor device according to one aspect of the present invention for solving the above problems is provided. The method includes: a first step of forming a first thin film pattern on a substrate; A second step of measuring critical dimension uniformity (CD) of the first thin film pattern; Wherein the second thin film compensates the CD uniformity of the first thin film pattern by receiving feedback information reflecting the CD uniformity of the first thin film pattern and applying a voltage to the heater, A third step of adjusting a capacitance of the RF filter unit disposed between the heater power supply units; And a fourth step of forming the second thin film on the first thin film pattern.

상기 반도체 소자의 제조 방법에서, 상기 RF 필터부는 커패시턴스의 용량이 가변되는 적어도 하나의 가변 커패시터를 포함하며, 상기 RF 필터부의 커패시턴스를 조절하는 제 3 단계는 상기 가변 커패시터의 커패시턴스를 조절하는 단계를 포함할 수 있다. In the method for fabricating a semiconductor device, the RF filter unit includes at least one variable capacitor whose capacitance is variable, and the third step of adjusting the capacitance of the RF filter unit includes adjusting a capacitance of the variable capacitor can do.

상기 반도체 소자의 제조 방법에서, 상기 RF 필터부는 고정된 용량을 갖는 복수의 커패시터들을 포함하는 커패시터 어레이와 상기 커패시터 어레이에 연결된 스위칭 소자를 포함하며, 상기 커패시터 어레이 내 상기 스위칭 소자에 의하여 선택된 커패시터의 조합으로 구현된 커패시턴스는 선택된 조합에 따라 다단계의 레벨값을 가지되, 상기 제 3 단계는 상기 커패시턴스가 상기 다단계의 레벨값 내에서 선택적으로 변경되도록 상기 스위칭 소자를 제어하는 단계를 포함할 수 있다. Wherein the RF filter portion includes a capacitor array including a plurality of capacitors having a fixed capacitance and a switching element coupled to the capacitor array, wherein a combination of capacitors selected by the switching elements in the capacitor array May have a multilevel level value according to the selected combination, and the third step may include controlling the switching device such that the capacitance is selectively changed within the multilevel level value.

상기 반도체 소자의 제조 방법에서, 상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작다는 정보를 포함하는 경우, 상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 큰 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작을수록 상기 RF 필터부의 커패시턴스를 더 작게 설정하는 단계를 포함할 수 있다. Wherein the first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern includes a plurality of line and space patterns in the plurality of line and space patterns, The third step includes the step of determining that the thickness of the substrate at the center of the substrate is larger than the thickness at the substrate edge when the line average width at the center of the substrate is smaller than the line average width at the substrate edge, Forming a first thin film pattern on the substrate; setting a capacitance of the RF filter unit to be smaller as the line average width at the center of the substrate constituting the first thin film pattern is smaller than the line average width at the substrate edge; . ≪ / RTI >

상기 반도체 소자의 제조 방법에서, 상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 크다는 정보를 포함하는 경우, 상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작은 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 클수록 상기 RF 필터부의 커패시턴스를 더 크게 설정하는 단계를 포함할 수 있다. Wherein the first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern includes a plurality of line and space patterns in the plurality of line and space patterns, Wherein the third step includes the step of determining that the line average width at the center of the substrate is greater than the line average width at the substrate edge, The step of forming the thin film includes setting the capacitance of the RF filter unit to be larger as the line average width at the center of the substrate constituting the first thin film pattern is larger than the line average width at the substrate edge can do.

상기 반도체 소자의 제조 방법은 상기 제 2 박막에 대하여 전면식각 공정을 수행함으로써 상기 제 1 박막 패턴의 측부에 스페이서(spacer) 형태의 제 2 박막 패턴을 형성하는 제 5 단계; 및 상기 제 1 박막 패턴을 제거하는 제 6 단계; 를 더 포함하며, 상기 제 1 단계 내지 상기 제 6 단계는 더블 패터닝 공정(double patterning technology)의 일부일 수 있다. A fifth step of forming a second thin film pattern in the form of a spacer on the side of the first thin film pattern by performing a front side etching process on the second thin film; And a sixth step of removing the first thin film pattern. And the first to sixth steps may be part of a double patterning technology.

상기 과제를 해결하기 위한 본 발명의 다른 관점에 따른 반도체 소자의 제조 장치가 제공된다. 상기 반도체 소자의 제조 장치는 제 1 박막 패턴이 이미 형성된 기판 상에 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하는 장치로서, 반응 공간에 소스 가스 및 반응 가스를 분사하는 가스 분사기; 상기 가스 분사기에 플라즈마 전력을 인가하는 플라즈마 전원 공급부; 상기 가스 분사기에 대향 배치되어 히터를 내장하는 기판 지지대; 상기 히터에 전압을 인가하는 히터 전원 공급부; 상기 히터 전원 공급부와 상기 기판 지지대 사이에 배치되되 커패시턴스가 가변될 수 있는 RF 필터부; 및 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아 상기 제 2 박막을 형성함에 있어서 상기 RF 필터부의 커패시턴스를 조절할 수 있는 제어부;를 구비한다. An apparatus for manufacturing a semiconductor device according to another aspect of the present invention for solving the above problems is provided. The apparatus for fabricating a semiconductor device is a device for forming a second thin film that compensates for the CD uniformity of the first thin film pattern on a substrate on which a first thin film pattern has been already formed and includes a gas injector ; A plasma power supply for applying a plasma power to the gas injector; A substrate support disposed opposite to the gas injector and incorporating a heater therein; A heater power supply unit for applying a voltage to the heater; An RF filter unit disposed between the heater power supply unit and the substrate support and having a variable capacitance; And a controller for controlling the capacitance of the RF filter unit when the second thin film is formed by receiving information reflecting the CD uniformity of the first thin film pattern.

상기 반도체 소자의 제조 장치에서, 상기 RF 필터부는 커패시턴스의 용량이 가변되는 적어도 하나의 가변 커패시터를 포함하며, 상기 제어부는 상기 가변 커패시터의 커패시턴스를 조절할 수 있다.In the semiconductor device manufacturing apparatus, the RF filter unit may include at least one variable capacitor whose capacitance is variable, and the control unit may adjust a capacitance of the variable capacitor.

상기 반도체 소자의 제조 장치에서, 상기 RF 필터부는 고정된 용량을 갖는 복수의 커패시터들을 포함하는 커패시터 어레이와 상기 커패시터 어레이에 연결된 스위칭 소자를 포함하며, 상기 커패시터 어레이 내 상기 스위칭 소자에 의하여 선택된 커패시터의 조합으로 구현된 커패시턴스는 선택된 조합에 따라 다단계의 레벨값을 가질 때, 상기 제어부는 상기 커패시턴스가 상기 다단계의 레벨값 내에서 선택적으로 변경되도록 상기 스위칭 소자를 제어할 수 있다. In the apparatus for fabricating a semiconductor device, the RF filter unit includes a capacitor array including a plurality of capacitors having a fixed capacitance and a switching element coupled to the capacitor array, wherein a combination of capacitors selected by the switching elements in the capacitor array The control unit may control the switching device such that the capacitance is selectively changed within the level of the multi-level level when the capacitance implemented by the control unit has a multi-level level value according to the selected combination.

상기 반도체 소자의 제조 장치에서, 상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작다는 정보를 포함하는 경우, 상기 제어부는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 큰 상기 제 2 박막을 형성하기 위해, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작을수록 상기 RF 필터부의 커패시턴스를 더 작게 설정할 수 있다. Wherein the first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern includes a plurality of line and space patterns in the plurality of line and space patterns, The control section determines that the thickness of the second thin film is larger than the thickness at the substrate edge, if the line average width at the substrate center is smaller than the line average width at the substrate edge, The capacitance of the RF filter unit can be set smaller as the line average width at the center of the substrate constituting the first thin film pattern is smaller than the line average width at the substrate edge.

상기 반도체 소자의 제조 장치에서, 상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 크다는 정보를 포함하는 경우, 상기 제어부는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작은 상기 제 2 박막을 형성하기 위해, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 클수록 상기 RF 필터부의 커패시턴스를 더 크게 설정할 수 있다. Wherein the first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern includes a plurality of line and space patterns in the plurality of line and space patterns, Wherein the control section determines that the thickness of the second thin film at the substrate center is smaller than the thickness at the substrate edge when the line average width at the center of the substrate is greater than the line average width at the substrate edge, The larger the line average width at the center of the substrate constituting the first thin film pattern is, the larger the line average width at the edge of the substrate, the larger the capacitance of the RF filter unit can be set.

상기한 바와 같이 이루어진 본 발명의 일부 실시예들에 따르면, CD 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to some embodiments of the present invention as described above, it is possible to provide a method and apparatus for manufacturing a semiconductor device capable of improving CD uniformity. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 수행하는 장치에 대한 구성을 개략적으로 도해하는 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 제조 장치에서 RF 필터부의 일부를 구성하는 커패시터 어레이 및 스위칭 소자를 개요적으로 도해하는 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 장치에서 RF 필터부로 구현되는 커패시턴스 및 리액턴스의 양상을 도해하는 그래프이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 장치에서 RF 필터부로 구현되는 커패시턴스 및 리액턴스의 양상을 도해하는 그래프이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 도해하는 순서도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법이 적용되는 공정으로서 더블 패터닝 공정(double patterning technology)을 순차적으로 도해하는 단면도들이다.
도 8은 본 발명의 일 실시예 및 비교예에 따른 반도체 소자의 제조 방법을 적용한 경우 기판 상의 산화 프로파일(oxidation profile)을 비교한 그래프이다.
도 9는 본 발명의 일 실시예 및 비교예에 따른 반도체 소자의 제조 방법을 적용한 경우 기판 상의 산화 프로파일(oxidation profile)을 나타낸 맵들을 비교한 도면이다.
도 10은 본 발명의 다른 실시예 및 비교예에 따른 반도체 소자의 제조 방법을 적용한 경우 기판 상의 박막 두께 프로파일(thickness profile)을 나타낸 맵들을 비교한 도면이다. BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic diagram illustrating a configuration of an apparatus for performing a method of manufacturing a semiconductor device according to embodiments of the present invention; FIG.
2 is a diagram schematically illustrating a capacitor array and a switching element constituting a part of an RF filter unit in a semiconductor device manufacturing apparatus according to embodiments of the present invention.
3A and 3B are graphs illustrating an aspect of capacitance and reactance implemented in an RF filter unit in a semiconductor device manufacturing apparatus according to an embodiment of the present invention.
4A and 4B are graphs illustrating an aspect of capacitance and reactance realized by an RF filter unit in a semiconductor device manufacturing apparatus according to another embodiment of the present invention.
5 is a flowchart illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.
FIGS. 6 and 7 are cross-sectional views sequentially illustrating a double patterning technology, to which a method of manufacturing a semiconductor device according to embodiments of the present invention is applied.
8 is a graph comparing oxidation profiles on a substrate when a method of manufacturing a semiconductor device according to an embodiment and a comparative example of the present invention is applied.
FIG. 9 is a diagram comparing maps showing oxidation profiles on a substrate when a method of manufacturing a semiconductor device according to an embodiment and a comparative example of the present invention is applied.
FIG. 10 is a diagram comparing maps showing a thickness profile on a substrate when the method of manufacturing a semiconductor device according to another embodiment and a comparative example of the present invention is applied.

이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 예시적으로 설명하기로 한다.Hereinafter, various embodiments of the present invention will be described by way of example with reference to the accompanying drawings.

명세서 전체에 걸쳐서, 막, 패턴, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. It is to be understood that throughout the specification, when an element such as a film, a pattern, a region, or a substrate is referred to as being "on" another element, the element is directly "on" , There may be other components intervening therebetween. On the other hand, when an element is referred to as being "directly on" another element, it is understood that there are no other elements intervening therebetween.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention should not be construed as limited to the particular shapes of the regions shown herein, but should include, for example, changes in shape resulting from manufacturing. Further, the thickness and the size of each layer in the drawings may be exaggerated for convenience and clarity of explanation. Like numbers refer to like elements.

본 발명의 일부 실시예들에서 박막의 형성 방법은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD; Atomic Layer Deposition)으로 구현될 수 있다. 특히, 원자층 증착법은 소스가스 및 반응가스 등을 기판이 배치된 반응기 내에 시간에 따라 불연속적으로 공급함으로써 증착이 구현되는 시분할 방식뿐만 아니라, 소스가스 및 반응가스 등이 공간적으로 이격되면서 연속적으로 공급되는 시스템 내에 기판이 순차적으로 이동함으로써 증착이 구현되는 공간분할 방식을 포함할 수 있다. In some embodiments of the present invention, the method of forming a thin film may be implemented by chemical vapor deposition (CVD) or atomic layer deposition (ALD). Particularly, in the atomic layer deposition method, not only the time division method in which the deposition is realized by discontinuously supplying the source gas and the reaction gas into the reactor in which the substrate is disposed, but also the source gas and the reactive gas are spatially separated, The deposition may be achieved by sequentially moving the substrate within the system.

본 실시예에서 개시되는 전원은 방향과 세기가 주기적으로 변하는 교류이므로, 교류의 흐름의 방해하는 요소인 리액턴스의 개념을 사용하여 설명할 수 있다. 구체적으로는 코일의 유도 리액턴스와 커패시턴스의 용량 리액턴스로 구분할 수 있다. 한편, 본 명세서에서는, 저항, 코일, 커패시터에 의한 일종의 합성 리액턴스로 이해될 수 있는 임피던스의 개념도 도입된다. 이에 따라서, 본 명세서 전체에 있어서, 주파수 크기, 저항, 코일 등의 변수를 제외한다면 용량 리액턴스의 양상은 임피던스에서도 유사한 양상으로 나타날 수 있음을 이해할 수 있다.The power source disclosed in this embodiment can be explained using the concept of reactance, which is a disturbing element of the flow of the alternating current, since the direction and the intensity are AC changes periodically. Specifically, it can be divided into an induction reactance of the coil and a capacitance reactance of the capacitance. On the other hand, the concept of impedance which can be understood as a kind of synthetic reactance by a resistor, a coil, and a capacitor is also introduced in this specification. Accordingly, it will be appreciated that, except for variables such as frequency magnitude, resistance, and coil, the aspect of the capacitive reactance may appear to be similar in impedance as well as in the entirety of this specification.

도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 수행하는 장치에 대한 구성을 개략적으로 도해하는 도면이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic diagram illustrating a configuration of an apparatus for performing a method of manufacturing a semiconductor device according to embodiments of the present invention; FIG.

도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자의 제조 장치는 반응 공간에 소스 가스 및 반응 가스를 분사하는 가스 분사기(130); 가스 분사기(130)에 플라즈마 전력을 인가하는 플라즈마 전원 공급부(210, 230); 가스 분사기(130)에 대향 배치되어 히터(112)를 내장하는 기판 지지대(110); 히터(112)에 전압을 인가하는 히터 전원 공급부(310); 히터 전원 공급부(310)와 기판 지지대(110) 사이에 배치되되 임피던스가 가변될 수 있는 RF 필터부(350)를 포함한다. 나아가, 상기 반도체 소자의 제조 장치는 RF 필터부(350)의 커패시턴스를 조절할 수 있는 제어부를 더 포함한다. Referring to FIG. 1, an apparatus for fabricating a semiconductor device according to embodiments of the present invention includes a gas injector 130 for injecting a source gas and a reactive gas into a reaction space; Plasma power supply units 210 and 230 for applying plasma power to the gas injector 130; A substrate support 110 disposed opposite the gas injector 130 to house the heater 112; A heater power supply unit 310 for applying a voltage to the heater 112; And an RF filter unit 350 disposed between the heater power supply unit 310 and the substrate supporter 110 and having variable impedance. Furthermore, the apparatus for fabricating a semiconductor device further includes a controller capable of adjusting a capacitance of the RF filter unit 350.

가스 분사기(130)는 반응 챔버(100) 내의 상부에 기판 지지대(110)와 대향하는 위치에 설치되며, 원료 가스를 반응 챔버(100)의 하측으로 분사한다. 가스 분사기(130)는 상부가 원료 가스원과 연결되고, 하부는 기판(W)에 원료 가스(소스 가스 및/또는 반응 가스)를 분사하기 위한 복수의 분사홀이 형성된다. 가스 분사기(130)는 대략 원형으로 제작되지만, 기판(W)의 형상으로 제작될 수도 있다. 또한, 가스 분사기(130)는 기판 지지대(110)와 동일 크기로 제작될 수 있다. 또한 가스 분사기는 샤워헤드 형태, 노즐 형태 등과 같이 다양한 형태를 가질 수 있다.The gas injector 130 is installed at an upper portion in the reaction chamber 100 at a position opposite to the substrate support 110 and injects the raw material gas to the lower side of the reaction chamber 100. The gas injector 130 has an upper portion connected to the source gas source and a lower portion formed with a plurality of injection holes for spraying the source gas (source gas and / or reaction gas) to the substrate W. Although the gas injector 130 is formed in a substantially circular shape, it may be formed in the shape of a substrate W. In addition, the gas injector 130 may be manufactured to have the same size as the substrate support 110. In addition, the gas injector may have various shapes such as a shower head shape, a nozzle shape, and the like.

원료 가스 중에서 소스 가스는 형성하고자 하는 박막의 종류에 따라 적절하게 선택될 수 있다. 예를 들어, 형성하고자 하는 박막이 실리콘 산화막인 경우, 상기 소스가스는 SiH4, SiCl4, Si2Cl6, Si(NO2)4, Si(N2O2)2, SiF4, SiF6 또는 Si(CNO)4일 수 있다. 다른 소스 가스로는 Si 및 H 혼합물, Si 및 N 혼합물, Si 및 F 혼합물, Si 및 O 혼합물, Si, N 및 O 혼합물을 들 수 있다. 물론 상술한 박막과 소스 가스의 종류는 예시적이며, 본 발명의 기술적 사상이 이러한 예시적인 물질의 종류에 한정되는 것은 아니다.The source gas in the source gas can be appropriately selected depending on the type of the thin film to be formed. For example, when the thin film to be formed is a silicon oxide film, the source gas may be SiH 4 , SiCl 4 , Si 2 Cl 6 , Si (NO 2 ) 4 , Si (N 2 O 2 ) 2 , SiF 4 , SiF 6 Or Si (CNO) 4 . Other source gases include Si and H mixtures, Si and N mixtures, Si and F mixtures, Si and O mixtures, Si, N and O mixtures. Of course, the types of the thin film and the source gas described above are illustrative, and the technical idea of the present invention is not limited to these kinds of exemplary materials.

또한, 원료 가스 중에서 반응 가스는 형성하고자 하는 박막의 종류에 따라 적절하게 선택될 수 있다. 예를 들어, 형성하고자 하는 박막이 실리콘 산화막일 경우, 상기 반응 가스는 O2를 포함할 수 있다. 물론, 상술한 박막과 반응 가스의 종류는 예시적이며, 본 발명의 기술적 사상이 이러한 예시적인 물질의 종류에 한정되는 것은 아니다.The reaction gas in the source gas can be appropriately selected depending on the type of the thin film to be formed. For example, when the thin film to be formed is a silicon oxide film, the reactive gas may include O 2 . Of course, the types of the thin film and the reactive gas described above are exemplary, and the technical idea of the present invention is not limited to the types of these exemplary materials.

한편, 가스 분사기(130)에서 분사된 원료 가스는 활성화되어 기판(W)에 증착되는데, 이러한 활성화를 위하여 RF 플라즈마 전원 공급부(210, 230)에서 제공되는 RF 형태로 제공되는 전력(이하, 'RF 플라즈마 전압'이라 함)이 가스 분사기(130)에 인가된다. 가스 분사기에 인가되는 RF 플라즈마 전압에 의하여 가스 분사기와 기판 지지대 사이의 원료 가스가 활성화되어, 기판에 막이 증착된다. RF 플라즈마 전원 공급부(210, 230)는 원료 가스를 플라즈마(P) 상태로 여기시키기 위해 설치한다. RF 플라즈마 전원 공급부(210, 230)는 한 개의 RF 전원으로 된 단일 모드로 구현되거나 또는 두 개의 RF 전원으로 인가되는 듀얼 모드로 구현될 수 있다. RF 플라즈마 전원 공급부(210, 230)는 반응 챔버(100)의 기판 상부의 가스 분사기와 기판 지지대 사이의 기판의 증착 공간인 반응 공간에 플라즈마 발생 전압을 공급하여, 플라즈마 상태로 여기시키는 축전결합플라즈마(CCP;Capacitively Coupled Plasma) 방식으로 구동될 수 있다. 본 발명의 실시예 설명에서는 축전결합 플라즈마(CCP) 방식을 예로 들었으나, 본 발명의 구성은 이에 한정되지 않으며, 예를 들어, 유도결합 플라즈마(ICP; Inductively Coupled Plasma) 방식으로도 구현 가능하다.The source gas injected from the gas injector 130 is activated and deposited on the substrate W. The power supplied to the RF plasma power supply units 210 and 230 Quot; plasma voltage ") is applied to the gas injector 130. The RF plasma voltage applied to the gas injector activates the source gas between the gas injector and the substrate support to deposit a film on the substrate. The RF plasma power supply units 210 and 230 are installed to excite the source gas into a plasma (P) state. The RF plasma power supplies 210 and 230 may be implemented in a single mode with one RF power source or in a dual mode with two RF power sources. The RF plasma power supply units 210 and 230 supply a plasma generation voltage to a reaction space which is a deposition space of the substrate between the gas injector and the substrate support on the substrate of the reaction chamber 100 to excite the plasma generation state into a plasma state CCP (Capacitively Coupled Plasma) method. In the description of the embodiments of the present invention, a capacitive coupling plasma (CCP) method is taken as an example. However, the present invention is not limited thereto. For example, it may be implemented by an inductively coupled plasma (ICP) method.

임피던스 정합기(250)는 플라즈마 전력의 반사 손실을 제거하기 위한 임피더스 정합을 시키는 회로로서, 전원에 해당하는 RF 플라즈마 전원 공급부(210, 230)와 부하에 해당하는 가스 분사기(130) 사이에 위치한다. 임피던스 정합은, 전원과 부하의 회로를 접속할 경우, 반사 손실이 없도록 양자의 임피던스를 같도록 임피던스 설계하는 것을 말한다.The impedance matching circuit 250 is an impedance matching circuit for eliminating the return loss of the plasma power. The impedance matching circuit 250 is disposed between the RF plasma power supply parts 210 and 230 corresponding to the power source and the gas injector 130 corresponding to the load do. Impedance matching refers to impedance designing so that the impedances of both are the same so that there is no return loss when the power supply and the load circuit are connected.

기판 지지대(110)는 반응 챔버(100)의 하부에 마련되며, 가스 분사기(130)와 대향하는 위치에 설치된다. 기판 지지대(110)는 반응 챔버(100) 내로 유입된 기판(W)이 안착될 수 있도록 예를 들어 정전척 등이 마련될 수 있다. 또한, 기판 지지대(110)는 대략 원형으로 마련될 수 있으나, 기판(W) 형상과 대응되는 형상으로 마련될 수 있으며, 기판(W)보다 크게 제작될 수 있다. 기판 지지대(110) 하부에는 기판 지지대(110)를 승하강 이동시키는 기판 승강기(미도시)가 마련된다. 기판 승강기는 기판 지지대(110) 상에 기판(W)이 안착되면 기판 지지대(110)를 가스 분사기(120)와 근접하도록 이동시킨다.The substrate support 110 is provided at a lower portion of the reaction chamber 100 and is installed at a position facing the gas injector 130. The substrate support 110 may be provided with an electrostatic chuck or the like so that the substrate W introduced into the reaction chamber 100 can be seated. The substrate support 110 may be provided in a substantially circular shape, but may be formed in a shape corresponding to the shape of the substrate W, and may be made larger than the substrate W. [ A substrate elevator (not shown) is provided below the substrate support 110 to move the substrate support 110 up and down. The substrate elevator moves the substrate support 110 closer to the gas injector 120 when the substrate W is seated on the substrate support 110.

기판 지지대(110)를 가열시키기 위하여 히터(112)가 기판지지대에 매립되거나 기판지지대 하부에 접하여 위치할 수 있다. 히터(heater;112)는 소정 온도로 발열하여 기판 지지대(110)을 가열함으로써, 기상의 소스 및 액상의 소스에 의한 소정의 막, 예를 들어 절연막이나 도전막이 기판(W) 상에 용이하게 증착되도록 한다. 한편, 기판 지지대(110) 내에는 그라운드 처리된 메쉬(mesh) 구조체(114)가 배치될 수 있다. 히터 전원 공급부(310)는 RF 형태의 전압을 발생시켜 히터(112)에 인가함으로써 가열시킨다. 이를 위하여 히터 전원 공급부(310)의 일측 노드는 접지(GND)에 연결되고 타측 노드는 히터(112)에 연결된다.A heater 112 may be embedded in the substrate support or positioned below the substrate support to heat the substrate support 110. The heater 112 generates heat at a predetermined temperature and heats the substrate support 110 so that a predetermined film of a vapor source and a liquid source, for example, an insulating film or a conductive film, . A grounded mesh structure 114 may be disposed in the substrate support 110. The heater power supply unit 310 generates a RF-type voltage and applies it to the heater 112 to heat it. To this end, one side of the heater power supply 310 is connected to the ground (GND) and the other side is connected to the heater 112.

RF 필터부(350)는 저역통과필터(LPF; Low Pass Filter)로 구현되어 RF 플라즈마 전력이 인가될 시에, 기판 지지대(110)를 통해 외부로 방사되는 RF 성분을 차단하는 역할을 한다. 가스 분사기(130)와 기판 지지대(110) 사이의 RF 플라즈마가 인 가되면, 기판 지지대(110)를 통하여 고주파인 RF가 방사될 수 있는데, 이러한 의도치 않은 RF 고주파는 유량계(MFC;Mass Flow Controller) 등과 같은 챔버 주변 장치의 제어 동작에 영향을 미치게 된다. 따라서 기판 지지대(110)와 히터 전원 공급부(300) 사이에 연결된 RF 필터부(350)를 구비하여, 기판 지지대(110)에서 발생되는 고주파인 RF를 차단하는 것이다.The RF filter unit 350 is implemented as a low pass filter (LPF) and blocks RF components radiated to the outside through the substrate support 110 when RF plasma power is applied. When RF plasma between the gas injector 130 and the substrate support 110 is turned on, high frequency RF may be radiated through the substrate support 110. This unintended RF high frequency may be generated by a mass flow controller ) And the like of the chamber peripheral device. Therefore, the RF filter unit 350 connected between the substrate support 110 and the heater power supply unit 300 is provided to cut off high frequency RF generated in the substrate support 110.

이를 위하여 RF 필터부(350)는 히터 전원 공급부(310)와 기판 지지대(110) 사이에 위치하여 RF 성분을 차단하는 인덕터와 커패시터를 포함한다. 인덕터와 커패시터를 포함하는 RF 필터부(350)는 다양한 소자의 조합의 필터 구성을 가질 수 있는데, 인덕터(L)-커패시터(C) 필터회로, 저항(R)-인덕터(L)-커패시터(C) 필터회로 중 적어도 어느 하나로 구현되어, 저주파수 대역을 통과시키고 고주파수 대역을 차단한다. To this end, the RF filter unit 350 includes an inductor and a capacitor disposed between the heater power supply unit 310 and the substrate support 110 to block RF components. The RF filter unit 350 including the inductor and the capacitor may have a filter configuration of a combination of various elements. The inductor L-capacitor C filter circuit, the resistor R -inductor L capacitor C ) Filter circuit to pass the low frequency band and cut off the high frequency band.

RF 필터부(350)의 임피던스(Z)는 각 소자의 임피던스의 합으로 이루어지는데, 예를 들어, 인덕터(L)-커패시터(C)의 조합으로 된 필터회로인 경우에는, 커패시터의 임피던스(ZC), 인덕터의 임피던스(ZL)의 직렬병렬 조합으로 이루어진다.The impedance Z of the RF filter unit 350 is the sum of the impedances of the respective elements. For example, in the case of a filter circuit comprising a combination of the inductor L and the capacitor C, the impedance Z of the capacitor C , and an impedance (Z L ) of the inductor.

인덕터의 임피던스(ZL) = jωLImpedance of the inductor (Z L ) = jωL

커패시터의 임피던스(ZC) = 1/jωCImpedance of capacitor (Z C ) = 1 / jωC

RF 필터부의 임피던스(Z) = ZC + ZL = jωL + 1/jωCImpedance (Z) of the RF filter unit = Z C + Z L = jωL + 1 / jωC

본 발명의 기술적 사상에 따른 반도체 소자의 제조 장치에서, RF 필터부(350)는 RF 필터부의 임피던스(Z)가 가변적으로 변동될 수 있는 구성을 포함한다. 즉, RF 필터부(350)를 구성하는 커패시터의 임피던스(ZC) 및 인덕터의 임피던스(ZL) 중에서 선택된 적어도 어느 하나의 임피던스가 가변적으로 변동될 수 있는 구성을 포함할 수 있다. 본 발명자는 RF 필터부(350)의 임피던스(Z)가 가변됨에 따라 플라즈마(P)의 분포 및 기판(W) 상에 형성되는 박막의 두께 분포를 제어할 수 있음을 확인하였다. In the semiconductor device manufacturing apparatus according to the technical idea of the present invention, the RF filter unit 350 includes a configuration in which the impedance Z of the RF filter unit can be variably changed. That is, at least one impedance selected from the impedance Z C of the capacitor constituting the RF filter unit 350 and the impedance Z L of the inductor may be variably varied. The present inventor has confirmed that the distribution of the plasma P and the thickness distribution of the thin film formed on the substrate W can be controlled as the impedance Z of the RF filter unit 350 is varied.

도 2는, RF 필터부를 구성하는 커패시터의 임피던스를 가변시킬 수 있는 예시적인 예를 설명하기 위한 것으로서, 본 발명의 실시예들에 따른 반도체 소자의 제조 장치에서 RF 필터부의 일부를 구성하는 커패시터 어레이 및 스위칭 소자를 개요적으로 도해하는 도면이다. FIG. 2 is a view for explaining an example in which the impedance of a capacitor constituting the RF filter unit can be varied. In the device for fabricating a semiconductor device according to the embodiments of the present invention, a capacitor array constituting a part of the RF filter unit, And schematically illustrating the switching elements.

도 2를 참조하면, RF 필터부(350)는 고정된 용량을 갖는 복수개의 커패시터들을 포함하는 커패시터 어레이(354)와 스위칭 소자(352)를 포함할 수 있다. 커패시터 어레이(354)에서는 복수개의 커패시터가 다양한 회로 구성으로 연결되어 제공되며, 각각의 커패시터는 커패시턴스의 값이 가변되지 않는 고정값을 가질 수 있다. 상기 고정값은 각각의 커패시터 마다 다를 수 있는데, 가령, 커패시터 어레이(354)는 커패시턴스의 크기가 각각 1 pF, 5 pF, 10 pF, 50 pF, 100 pF, 500 pF 등의 고정값을 가지는 복수개의 커패시터들로 구성될 수 있다. 한편, 이와 달리, 상기 고정값은 각각의 커패시터 마다 동일할 수 있는데, 가령, 커패시터 어레이(354)는 커패시턴스의 크기가 모두 10 pF의 고정값을 가지는 복수개의 커패시터들로 구성될 수도 있다. 변형된 실시예의 커패시터 어레이(354)에서는 복수개의 커패시터가 다양한 회로 구성으로 연결되어 제공되며, 각각의 커패시터는 커패시턴스의 값이 가변되는 값을 가질 수도 있다.Referring to FIG. 2, the RF filter unit 350 may include a capacitor array 354 including a plurality of capacitors having a fixed capacitance and a switching element 352. In the capacitor array 354, a plurality of capacitors are provided connected in various circuit configurations, and each of the capacitors may have a fixed value whose value of the capacitance is not varied. The fixed value may be different for each capacitor, for example, the capacitor array 354 may include a plurality of capacitors having a capacitance value of 1 pF, 5 pF, 10 pF, 50 pF, 100 pF, 500 pF, Capacitors. Alternatively, the fixed value may be the same for each capacitor, for example, the capacitor array 354 may be comprised of a plurality of capacitors, all of which have a capacitance of a fixed value of 10 pF. In the capacitor array 354 of the modified embodiment, a plurality of capacitors are provided in connection with various circuit configurations, and each of the capacitors may have a variable value of the capacitance.

스위칭 소자(352)는, 예를 들어, 핀 다이오드 스위칭 소자 또는 전계 효과 트랜지스터 스위칭 소자를 포함할 수 있다. 이러한 반도체 디바이스를 사용한 스위칭 소자는 전자 제어 방식으로 구동되어 스위칭 동작이 빠르며, 기계적인 접점이나 가동 부분이 없으므로 통상적인 기계 접점식 스위치에 비하여 수명이 긴 장점을 가진다. The switching element 352 may include, for example, a pin diode switching element or a field effect transistor switching element. The switching device using such a semiconductor device is driven by an electronically controlled method and has a fast switching operation. Since there is no mechanical contact or moving part, the switching device has a longer life than a conventional mechanical contact type switch.

이러한 구성을 포함하는 RF 필터부에서의 커패시턴스는 스위칭 소자(352)의 구동에 의하여 커패시터 어레이(354) 중에서 선택된 커패시터의 연결 조합으로 신속하게 결정되므로, 임피던스값을 결정하기 위한 커패시턴스의 조정이 빠르다는 유리한 장점을 가진다. 상술한 구성을 가지는 RF 필터부에 의하여 구현되는 커패시턴스(합성 커패시턴스)와 이에 의한 임피던스는 연속적이지 않은 다단계의 레벨값을 가질 수 있다. Since the capacitance in the RF filter section including this configuration is quickly determined by the combination of selected capacitors in the capacitor array 354 by driving the switching element 352, the adjustment of the capacitance for determining the impedance value is fast It has advantageous advantages. The capacitance (composite capacitance) implemented by the RF filter unit having the above-described configuration and the impedance thereof can have a non-continuous multi-level level value.

도 3a는 도 2의 구성을 가지는 RF 필터부를 이용하여 구현되는 커패시턴스의 양상을 도해하는 그래프이고, 도 3b는 도 2의 구성을 가지는 RF 필터부를 이용하여 구현되는 리액턴스의 양상을 도해하는 그래프이다. FIG. 3A is a graph illustrating an aspect of a capacitance implemented using the RF filter unit having the configuration of FIG. 2, and FIG. 3B is a graph illustrating an aspect of a reactance implemented using the RF filter unit having the configuration of FIG.

도 3a의 가로축은 상술한 커패시터 어레이(354)의 연결 조합에 대한 다양한 경우를 나타내며, 세로축은 커패시터 어레이(354)의 연결 조합에 따른 RF 필터부의 커패시턴스의 크기를 나타낸다.The horizontal axis of FIG. 3A represents various cases of connection combinations of the capacitor array 354 described above, and the vertical axis represents the capacitance of the RF filter portion according to the connection combination of the capacitor array 354.

도 3a를 참조하면, RF 필터부(350)에서 구현되는 커패시턴스는 스위칭 소자(352)에 의하여 선택된 커패시터의 연결 조합에 의하여 구현되므로 다양한 크기를 가지면서 분포하지만 연속적이지 않고 이산된 분포를 가지는 계단식 구조를 가진다. 즉, 스위칭 소자(352)의 구동 조합에 따라 커패시터 어레이(354)의 다양한 연결 조합이 구현될 수 있는 바, 커패시터 어레이(354) 중에서 스위칭 소자(352)에 의하여 선택된 커패시터의 조합으로 구현된 커패시턴스는 선택된 조합에 따라 다단계의 레벨값을 가질 수 있다.3A, the capacitance implemented in the RF filter unit 350 is implemented by a connection combination of capacitors selected by the switching device 352, so that the capacitance is distributed in a variety of sizes but is not continuous, . That is, various combinations of the capacitors array 354 can be implemented in accordance with the driving combination of the switching elements 352, so that the capacitance implemented by the combination of the capacitors selected by the switching element 352 in the capacitor array 354 is And can have a multilevel level value according to the selected combination.

도 3b를 참조하면, 전력 주파수가 13.56 MHz인 경우, RF 필터부(350)를 구성하는 커패시터 어레이(354)의 연결 조합에 의하여 구현되는 리액턴스가 도시된다. 주파수(f)와 커패시턴스(C)에 따른 용량성 리액턴스는 -1/(2πfC)에 해당하므로, 도 4b의 커패시턴스를 반영한 용량성 리액턴스도 연속적이지 않고 이산된 값으로 이루어진 계단식 분포를 가진다. Referring to FIG. 3B, when the power frequency is 13.56 MHz, the reactance realized by the connection combination of the capacitor array 354 constituting the RF filter unit 350 is shown. Since the capacitive reactance according to the frequency f and the capacitance C corresponds to -1 / (2? FC), the capacitive reactance reflecting the capacitance of FIG. 4B also has a stepwise distribution of discrete values without being continuous.

반도체 소자의 제조 장치의 RF 필터부(350)에서 구현하고자 하는 제 1 커패시턴스(@ P1)를 제 3 커패시턴스(@ R1)로 변경해야 하는 경우를 상정해 본다. RF 필터부(350)를 구성하는 스위칭 소자(352)의 구동을 간단하게 변경함으로써 스위칭 소자(352)에 의하여 선택되는 커패시터의 연결 조합도 간단하게 변경할 수 있다. 이에 따라서, 제 1 커패시턴스(@ P1)에서 제 3 커패시턴스(@ R1)까지 중간값(@ Q1)을 거치면서 점진적으로 순차 변경하는 것이 아니라 제 1 커패시턴스(@ P1)에서 제 3 커패시턴스(@ R1)로 한 번에 바로 변경될 수 있어 고속으로 커패시턴스 조정을 구현할 수 있다. 이러한 구성은 RF 필터부(350)의 리액턴스의 측면에서도 마찬가지로 이해될 수 있다. 즉, 제 1 리액턴스(@ P2)에서 중간값(@ Q2) 등을 거치면서 제 3 리액턴스(@ R2)까지 점진적으로 순차 변경하는 것이 아니라, RF 필터부(350)를 구성하는 스위칭 소자(352)의 구동을 간단하게 변경함으로써, 제 1 리액턴스(@ P2)에서 제 3 리액턴스(@ R2)로 한 번에 바로 변경할 수 있어 고속으로 임피던스 조정을 구현할 수 있다. It is assumed that the first capacitance @ P1 to be implemented in the RF filter unit 350 of the semiconductor device manufacturing apparatus is changed to the third capacitance @ R1. The connection combination of the capacitors selected by the switching device 352 can be simply changed by simply changing the driving of the switching device 352 constituting the RF filter unit 350. [ Accordingly, instead of progressively changing sequentially from the first capacitance @ P1 to the third capacitance @ R1 through the intermediate value @ Q1, the third capacitance @ R1 at the first capacitance @ So that it is possible to implement the capacitance adjustment at high speed. This configuration can be similarly understood in terms of the reactance of the RF filter unit 350. [ That is, instead of sequentially changing from the first reactance (@ P2) to the third reactance (R 2) while passing through the intermediate value (@ Q2), the switching element (352) constituting the RF filter unit (350) It is possible to immediately change from the first reactance (P2) to the third reactance (R2) at once, thereby realizing the impedance adjustment at high speed.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 장치에서 RF 필터부로 구현되는 커패시턴스 및 리액턴스의 양상을 도해하는 그래프이다. 4A and 4B are graphs illustrating an aspect of capacitance and reactance realized by an RF filter unit in a semiconductor device manufacturing apparatus according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 RF 필터부(350)는 상술한 커패시터 어레이(354)와 스위칭 소자(352)로 구성되는 전자식 가변 방식이 아니라 기계적 구동에 의하여 커패시턴스가 가변될 수 있는 진공 가변 커패시터로 구성된다. 진공 가변 커패시터(VVC)는 모터와 커패시터가 축으로 연결되어 있어서 모터를 구동하면 나사선 방식으로 전진 또는 후진을 하여 서로 마주보는 도전체의 면적을 점진적으로 조절하는 구조를 채용함으로써 커패시턴스를 조절할 수 있다. The RF filter unit 350 according to another embodiment of the present invention is not an electronic variable system composed of the capacitor array 354 and the switching element 352 but a variable variable capacitor whose capacitance can be varied by mechanical driving . Vacuum variable capacitor (VVC) is connected to the motor and capacitor by the shaft, so that when the motor is driven, the capacitance can be adjusted by adopting a structure in which the area of the conductor facing each other gradually increases or reverses in a threaded manner.

도 4a의 가로축은 모터 구동에 의한 나사선의 회전수를 나타내며 세로축은 진공 가변 커패시터의 커패시턴스의 크기를 나타낸다. 진공 가변 커패시터에 의하여 구현되는 커패시턴스의 값은 나사선의 이동에 따라 도전체의 면적이 점진적으로 변경되므로 연속적인 선형 분포를 가진다. The horizontal axis of FIG. 4A represents the number of revolutions of the screw thread by the motor drive, and the vertical axis represents the magnitude of the capacitance of the variable vacuum capacitor. The value of the capacitance realized by the vacuum variable capacitor has a continuous linear distribution because the area of the conductor gradually changes with the movement of the thread.

도 4b를 참조하면, 전력의 주파수가 13.56 MHz인 경우, 본 발명의 다른 실시예에 따른 RF 필터부(350)를 구성하는 진공 가변 커패시터에 의하여 구현되는 리액턴스가 도시된다. 주파수(f)와 커패시턴스(C)에 따른 용량성 리액턴스는 -1/(2πfC)에 해당하므로, 도 4b의 커패시턴스를 반영한 리액턴스도 이산된 분포가 아니라 연속적인 분포를 가진다.Referring to FIG. 4B, when the frequency of the power is 13.56 MHz, the reactance realized by the variable-voltage capacitor constituting the RF filter unit 350 according to another embodiment of the present invention is shown. Since the capacitive reactance according to the frequency f and the capacitance C corresponds to -1 / (2? FC), the reactance reflecting the capacitance of FIG. 4B has a continuous distribution instead of a discrete distribution.

본 실시예에 따른 반도체 소자의 제조 장치에서, RF 필터부(350)에서 구현되는 제 1 커패시턴스(@ P1)를 제 3 커패시턴스(@ R1)로 변경해야 하는 경우를 상정할 수 있다. 이 경우, RF 필터부(350)의 진공 가변 커패시터를 구성하는 모터를 구동함으로써 제 1 커패시턴스(@ P1)에서 제 2 커패시턴스(@ Q1)를 거쳐 제 3 커패시턴스(@ R1)까지 점진적이고 순차적으로 변경하여야 한다. 이러한 구성에 의하면, 임피던스 조정을 위하여 RF 필터부(350)에서 구현되는 커패시턴스 및 임피던스가 연속적이므로 해상도가 높다는 장점을 가진다. It may be assumed that the first capacitance @ P1 implemented in the RF filter unit 350 is changed to the third capacitance @ R1 in the semiconductor device manufacturing apparatus according to the present embodiment. In this case, the motor constituting the vacuum variable capacitor of the RF filter unit 350 is driven to gradually change from the first capacitance @ P1 to the third capacitance @ R1 through the second capacitance @ shall. According to this configuration, since the capacitance and impedance realized in the RF filter unit 350 are continuous to adjust the impedance, there is an advantage that the resolution is high.

도 3a 내지 도 4b를 참조하여 설명한 내용을 요약하면, RF 필터부(350)에 진공 가변 커패시터를 사용하는 경우 기계적인 움직임이 필요하게 되어 커패시턴스 변화가 늦다는 단점은 가지지만 커패시턴스 변화에 있어서 해상도(resolution)는 뛰어나다는 장점을 가진다. 반대로, RF 필터부(350)에 커패시턴스의 크기가 각각 고정된 커패시터 어레이(354)와 이와 연결된 스위칭 소자(352)를 사용하는 경우 각 커패시터에 연결되어 있는 스위칭 소자(354)의 전기적 제어를 통해 커패시턴스 변화를 매우 빠르게 할 수 있다는 장점을 가진다. 3A and FIG. 4B, when a vacuum variable capacitor is used in the RF filter unit 350, there is a disadvantage in that a mechanical movement is required and a capacitance change is delayed. However, in a capacitance change, resolution is advantageous. Conversely, in the case of using the capacitor array 354 and the switching element 352 connected thereto in which the magnitude of the capacitance is fixed to the RF filter unit 350, the capacitance of the switching element 354 connected to the respective capacitors is controlled It has the advantage of being able to change very quickly.

상술한 본 발명의 실시예들에 따른 반도체 소자의 제조 장치는 전자식 또는기계식으로 커패시턴스가 가변될 수 있는 되는 RF 필터부를 채용함으로써 플라즈마의 균일도를 조절할 수 있고 형성 박막 두께의 기판 상의 분포 조절이 가능하다. 따라서, 제 1 박막 패턴이 이미 형성된 기판 상에 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하는 반도체 소자의 제조 장치로서 활용이 가능하며, 예를 들어, 더블 패터닝 공정(double patterning technology)을 구현하는 반도체 소자의 제조 방법에 적용할 수 있다. The apparatus for fabricating a semiconductor device according to the embodiments of the present invention can adjust the uniformity of the plasma and adjust the distribution of the thickness of the formed thin film by adopting the RF filter unit in which the capacitance can be varied electronically or mechanically . Therefore, the present invention can be utilized as an apparatus for manufacturing a semiconductor device that forms a second thin film that compensates for CD uniformity of the first thin film pattern on a substrate on which the first thin film pattern has already been formed. For example, a double patterning process technology for manufacturing a semiconductor device.

도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 도해하는 순서도이다. 5 is a flowchart illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.

도 1 및 도 5를 참조하면, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판(W) 상에 제 1 박막 패턴을 형성하는 제 1 단계(S100); 상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계(S200); 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도에 대한 정보를 피드백 받아, 히터(112)를 내장하는 기판 지지대(110)와 히터(112)에 전압을 인가하는 히터 전원 공급부(310) 사이에 배치된 RF 필터부(350)의 커패시턴스를 조절하는 제 3 단계(S300); 및 상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계(S400);를 포함한다. 이에 대한 상세한 설명을 도 6 내지 도 7을 참조하여 후술한다.Referring to FIGS. 1 and 5, a method of manufacturing a semiconductor device according to embodiments of the present invention includes a first step S100 of forming a first thin film pattern on a substrate W; A second step (S200) of measuring critical dimension uniformity of the first thin film pattern; A substrate support 110 having a built-in heater 112 for receiving information on the CD uniformity of the first thin film pattern and forming a second thin film for compensating for CD uniformity of the first thin film pattern, A third step S300 of adjusting the capacitance of the RF filter unit 350 disposed between the heater power supply units 310 applying a voltage to the heater 112; And a fourth step (S400) of forming the second thin film on the first thin film pattern. A detailed description thereof will be described later with reference to Figs. 6 to 7. Fig.

도 6은 본 발명의 일 실시예에 따른 방법에 의하여 반도체 소자를 제조하는 DPT 공정을 순차적으로 도해하는 단면도들이다. 6 is a cross-sectional view sequentially illustrating a DPT process for manufacturing a semiconductor device according to a method according to an embodiment of the present invention.

도 6의 (a)를 참조하면, 기판(10) 상에 대상막(20)을 형성한다. 기판(10)은, 예를 들어, 반도체 기판, 도전체 기판 또는 절연체 기판 등을 포함할 수 있다. 대상막(20) 상에 제 1 박막(30)을 형성한다. Referring to FIG. 6A, a target film 20 is formed on a substrate 10. The substrate 10 may include, for example, a semiconductor substrate, a conductive substrate, or an insulating substrate. The first thin film 30 is formed on the target film 20.

도 6의 (b)를 참조하면, 제 1 박막(30)을 패터닝하여 제 1 박막 패턴(30a)을 형성하고, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한다. 제 1 박막 패턴(30a)을 구성하는 반복된 서브 패턴들의 치수 및/또는 피치가 웨이퍼 중앙에서 에지까지 전면에 걸쳐 일정한 경우 이상적인 CD 균일도(100%)가 구현된다. 그러나, 실제의 공정에서는 제 1 박막(30)의 두께 균일도나 제 1 박막(30)의 패터닝 공정의 균일도에 의하여 제 1 박막 패턴(30a)의 CD 균일도는 100% 미만으로 나타나게 된다. Referring to FIG. 6B, the first thin film 30 is patterned to form a first thin film pattern 30a, and the CD uniformity of the first thin film pattern 30a is measured. An ideal CD uniformity (100%) is realized when the dimensions and / or pitch of the repeated sub-patterns constituting the first thin film pattern 30a are uniform over the entire area from the wafer center to the edge. However, in the actual process, the CD uniformity of the first thin film 30a is less than 100% due to the thickness uniformity of the first thin film 30 and the uniformity of the patterning process of the first thin film 30. [

제 1 박막 패턴(30a)은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함할 수 있다. 이 경우, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한 정보는, 예를 들어, 상기 복수의 라인 앤드 스페이스 패턴에서 기판 중앙(Center)에서의 라인 평균 폭이 기판 에지(Edge)에서의 라인 평균 폭보다 더 작다는 정보를 포함할 수 있다. 상기 라인 평균 폭은 라인 앤드 스페이스 패턴의 바 치수(bar CD)의 평균값으로 이해될 수 있다. The first thin film pattern 30a may include a plurality of line and space patterns. In this case, the information on the measurement of the CD uniformity of the first thin film pattern 30a can be obtained, for example, in the case where the line average width at the center of the substrate in the plurality of line- Edge < / RTI > The line average width can be understood as an average value of the bar dimension (bar CD) of the line and space pattern.

예컨대, 제 1 박막 패턴(30a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B1)은 상대적으로 작고 기판 에지에서의 라인 평균 폭(B3)은 상대적으로 클 수 있다(B3 > B1). 이 경우, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴의 폭은 기판 에지보다 기판 중앙에서 더 클 수 있다(S1 > S2). For example, among the line patterns constituting the first thin film pattern 30a, the line average width B1 at the center of the substrate is relatively small and the line average width B3 at the substrate edge can be relatively large (B3 > B1) . In this case, the width of the space pattern constituting the first thin film pattern 30a may be larger at the center of the substrate than at the substrate edge (S1 > S2).

도 6의 (c)를 참조하면, 제 1 박막 패턴(30a) 상에 제 2 박막(40)을 형성한다. 제 2 박막(40)은 제 1 박막 패턴(30a)의 CD 균일도를 보상하는 두께 분포를 가질 수 있다. 예를 들어, 제 2 박막(40)의 두께는 기판 중앙(Center)이 기판 에지(Edge)보다 더 클 수 있다(T1 > T2). 이에 의하면, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 넓은 영역에는 상대적으로 두꺼운 제 2 박막(40)이 형성되고, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 좁은 영역에는 상대적으로 얇은 제 2 박막(40)이 형성됨으로써, 기판 전면에 걸쳐 공간(C1)이 상대적으로 균일하게 구현될 수 있다. Referring to FIG. 6 (c), a second thin film 40 is formed on the first thin film pattern 30a. The second thin film 40 may have a thickness distribution that compensates for the CD uniformity of the first thin film pattern 30a. For example, the thickness of the second thin film 40 may be greater than the substrate edge (T1> T2) at the center of the substrate. According to this, the second thin film 40 having a relatively large thickness is formed in a region where the interval is relatively large among the space patterns constituting the first thin film pattern 30a, In this relatively narrow region, a relatively thin second thin film 40 is formed, so that the space C1 can be relatively uniformly implemented over the entire surface of the substrate.

도 6의 (d)를 참조하면, 제 2 박막(40)에 대하여 전면식각 공정을 수행함으로써 제 1 박막 패턴(30a)의 측부에 제 2 박막 패턴(40a)을 형성할 수 있다. 제 2 박막 패턴(40a)은 스페이서(spacer) 형태를 가질 수 있다. Referring to FIG. 6D, a second thin film pattern 40a can be formed on the side of the first thin film pattern 30a by performing a front side etching process on the second thin film 40. FIG. The second thin film pattern 40a may have a spacer shape.

도 6의 (e)를 참조하면, 제 1 박막 패턴(30a)을 선택적으로 제거한다. 이에 의하면, 대상막(20) 상에 제 2 박막 패턴(40a)만이 후속의 식각 공정에서 마스크 역할을 수행할 수 있다. 6 (e), the first thin film pattern 30a is selectively removed. In this case, only the second thin film pattern 40a on the object film 20 can serve as a mask in the subsequent etching process.

도 6의 (f)를 참조하면, 제 2 박막 패턴(40a)을 하드 마스크로 대상막(20)을 식각하여 대상막 패턴(20a)을 형성한다. Referring to FIG. 6F, the target film 20 is etched by using the second thin film pattern 40a as a hard mask to form the target film pattern 20a.

도 6의 (g)를 참조하면, 제 2 박막 패턴(40a)을 제거함으로써 기판(10) 상에 상대적으로 균일하게 분포된 대상막 패턴(20a)을 구현할 수 있다. 대상막 패턴(20a)의 CD 균일도는 제 1 박막 패턴(30a)의 CD 균일도 보다 더 양호함을 확인할 수 있다. 예를 들어, 대상막 패턴(20a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B4)은 상대적으로 크고 기판 에지에서의 라인 평균 폭(B5)은 상대적으로 작지만, 기판의 전면에 걸쳐 대상막 패턴(20a)의 균일도 편차는 제 1 박막 패턴(30a)의 균일도 편차 보다는 더 작음을 확인할 수 있다. 이러한 효과는 제 1 박막 패턴(30a)의 균일도를 보상하도록 제 2 박막(40)의 두께 균일도를 조절함으로써 구현된 것이다. Referring to FIG. 6 (g), the second thin film pattern 40a may be removed to realize a target film pattern 20a that is relatively uniformly distributed on the substrate 10. It can be confirmed that the CD uniformity of the target film pattern 20a is better than the CD uniformity of the first thin film pattern 30a. For example, among the line patterns constituting the target film pattern 20a, the line average width B4 at the center of the substrate is relatively large and the line average width B5 at the substrate edge is relatively small. However, It can be seen that the uniformity deviation of the target film pattern 20a is smaller than the uniformity deviation of the first thin film pattern 30a. This effect is realized by adjusting the thickness uniformity of the second thin film 40 to compensate for the uniformity of the first thin film pattern 30a.

도 7은 본 발명의 다른 실시예에 따른 방법에 의하여 반도체 소자를 제조하는 DPT 공정을 순차적으로 도해하는 단면도들이다. 이하에서는 도 6을 참조하여 설명한 부분과 비교하여 차별되는 부분을 위주로 설명한다. 7 is a cross-sectional view sequentially illustrating a DPT process for manufacturing a semiconductor device according to another embodiment of the present invention. Hereinafter, the differences will be mainly described with reference to the portions described with reference to FIG.

도 7의 (a)를 참조하면, 기판(10) 상에 대상막(20)을 형성한다. 도 7의 (b)를 참조하면, 제 1 박막(30)을 패터닝하여 제 1 박막 패턴(30a)을 형성하고, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한다. Referring to FIG. 7 (a), a target film 20 is formed on a substrate 10. Referring to FIG. 7B, the first thin film 30a is formed by patterning the first thin film 30, and the CD uniformity of the first thin film pattern 30a is measured.

제 1 박막 패턴(30a)은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함할 수 있다. 이 경우, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한 정보는, 예를 들어, 상기 복수의 라인 앤드 스페이스 패턴에서 기판 중앙(Center)에서의 라인 평균 폭이 기판 에지(Edge)에서의 라인 평균 폭보다 더 크다는 정보를 포함할 수 있다. 상기 라인 평균 폭은 라인 앤드 스페이스 패턴의 바 치수(bar CD)의 평균값으로 이해될 수 있다. The first thin film pattern 30a may include a plurality of line and space patterns. In this case, the information on the measurement of the CD uniformity of the first thin film pattern 30a can be obtained, for example, in the case where the line average width at the center of the substrate in the plurality of line- Edge < / RTI > The line average width can be understood as an average value of the bar dimension (bar CD) of the line and space pattern.

예컨대, 제 1 박막 패턴(30a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B1)은 상대적으로 크고 기판 에지에서의 라인 평균 폭(B3)은 상대적으로 작을 수 있다(B3 < B1). 이 경우, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴의 폭은 기판 에지보다 기판 중앙에서 더 작을 수 있다(S1 < S2). For example, among the line patterns constituting the first thin film pattern 30a, the line average width B1 at the center of the substrate is relatively large and the line average width B3 at the substrate edge may be relatively small (B3 <B1) . In this case, the width of the space pattern constituting the first thin film pattern 30a may be smaller at the center of the substrate than the substrate edge (S1 < S2).

도 7의 (c)를 참조하면, 제 1 박막 패턴(30a) 상에 제 2 박막(40)을 형성한다. 제 2 박막(40)은 제 1 박막 패턴(30a)의 CD 균일도를 보상하는 두께 분포를 가질 수 있다. 예를 들어, 제 2 박막(40)의 두께는 기판 중앙(Center)이 기판 에지(Edge)보다 더 작을 수 있다(T1 < T2). 이에 의하면, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 넓은 영역에는 상대적으로 두꺼운 제 2 박막(40)이 형성되고, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 좁은 영역에는 상대적으로 얇은 제 2 박막(40)이 형성됨으로써, 기판 전면에 걸쳐 공간(C2)이 상대적으로 균일하게 구현될 수 있다. Referring to FIG. 7C, a second thin film 40 is formed on the first thin film pattern 30a. The second thin film 40 may have a thickness distribution that compensates for the CD uniformity of the first thin film pattern 30a. For example, the thickness of the second thin film 40 may be smaller (T1 < T2) than the substrate edge (Center) at the substrate center. According to this, the second thin film 40 having a relatively large thickness is formed in a region where the interval is relatively large among the space patterns constituting the first thin film pattern 30a, In this relatively narrow region, a relatively thin second thin film 40 is formed, so that the space C2 can be relatively uniformly implemented over the entire surface of the substrate.

도 7의 (d)를 참조하면, 제 2 박막(40)에 대하여 전면식각 공정을 수행함으로써 제 1 박막 패턴(30a)의 측부에 제 2 박막 패턴(40a)을 형성할 수 있다. 제 2 박막 패턴(40a)은 스페이서(spacer) 형태를 가질 수 있다. Referring to FIG. 7D, a second thin film pattern 40a may be formed on the side of the first thin film pattern 30a by performing a front side etching process on the second thin film 40. FIG. The second thin film pattern 40a may have a spacer shape.

도 7의 (e)를 참조하면, 제 1 박막 패턴(30a)을 선택적으로 제거한다. 이에 의하면, 대상막(20) 상에 제 2 박막 패턴(40a)만이 후속의 식각 공정에서 마스크 역할을 수행할 수 있다. 도 7의 (f)를 참조하면, 제 2 박막 패턴(40a)을 하드 마스크로 대상막(20)을 식각하여 대상막 패턴(20a)을 형성한다. Referring to FIG. 7 (e), the first thin film pattern 30a is selectively removed. In this case, only the second thin film pattern 40a on the object film 20 can serve as a mask in the subsequent etching process. Referring to FIG. 7 (f), the target film 20 is etched by using the second thin film pattern 40a as a hard mask to form the target film pattern 20a.

도 7의 (g)를 참조하면, 제 2 박막 패턴(40a)을 제거함으로써 기판(10) 상에 상대적으로 균일하게 분포된 대상막 패턴(20a)을 구현할 수 있다. 대상막 패턴(20a)의 CD 균일도는 제 1 박막 패턴(30a)의 CD 균일도 보다 더 양호함을 확인할 수 있다. 예를 들어, 대상막 패턴(20a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B4)은 상대적으로 작고 기판 에지에서의 라인 평균 폭(B5)은 상대적으로 크지만, 기판 전면에 걸쳐 대상막 패턴(20a)의 균일도 편차는 제 1 박막 패턴(30a)의 균일도 편차 보다는 더 작음을 확인할 수 있다. 이러한 효과는 제 1 박막 패턴(30a)의 균일도를 보상하도록 제 2 박막(40)의 두께 균일도를 조절함으로써 구현된 것이다. Referring to FIG. 7 (g), the second thin film pattern 40a may be removed to realize a target film pattern 20a that is relatively uniformly distributed on the substrate 10. It can be confirmed that the CD uniformity of the target film pattern 20a is better than the CD uniformity of the first thin film pattern 30a. For example, among the line patterns constituting the target film pattern 20a, the line average width B4 at the center of the substrate is relatively small and the line average width B5 at the substrate edge is relatively large. However, It can be seen that the uniformity deviation of the target film pattern 20a is smaller than the uniformity deviation of the first thin film pattern 30a. This effect is realized by adjusting the thickness uniformity of the second thin film 40 to compensate for the uniformity of the first thin film pattern 30a.

본 발명의 기술적 사상 중 일부는, 제 1 박막 패턴(30a)의 균일도를 보상하기 위하여 제 2 박막(40)의 두께 균일도를 조절하기 위하여, 제 2 박막(40)을 형성하기 위한 전 단계로서 제 1 박막 패턴(30a)의 CD 균일도에 대한 정보를 피드백 받아 RF 필터부의 커패시턴스를 조절하는 단계를 포함하는 반도체 소자의 제조 방법과 이를 구현하기 위하여 RF 필터부의 커패시턴스를 조절하는 제어부를 포함하는 반도체 소자의 제조 장치를 도입하는 것이다. Some of the technical ideas of the present invention are as follows. In order to adjust the thickness uniformity of the second thin film 40 to compensate for the uniformity of the first thin film pattern 30a, 1 thin film pattern 30a, and adjusting the capacitance of the RF filter unit, and a control unit for adjusting the capacitance of the RF filter unit to implement the semiconductor device. To introduce a manufacturing apparatus.

도 1 내지 도 7을 참조하면, 제어부(370)는 제 1 박막 패턴(30a)의 CD 균일도에 대한 정보를 피드백 받아, 제 1 박막 패턴(30a) 상에 형성될 제 2 박막(40)의 두께 균일도를 제어하기 위하여 RF 필터부(350)의 커패시턴스를 조절할 수 있다. 제어부(370)는, 제 1 박막 패턴(30a)의 CD 균일도를 보상하는 제 2 박막(40)을 형성하도록, 제 1 박막 패턴(30a)의 CD 균일도에 대응한 RF 필터부(350)의 커패시턴스 정보를 저장한 데이터베이스를 포함할 수 있다.1 to 7, the controller 370 receives information on the CD uniformity of the first thin film pattern 30a and determines the thickness of the second thin film 40 to be formed on the first thin film pattern 30a The capacitance of the RF filter unit 350 may be adjusted to control the uniformity. The control unit 370 controls the capacitance of the RF filter unit 350 corresponding to the CD uniformity of the first thin film pattern 30a so as to form the second thin film 40 that compensates for the CD uniformity of the first thin film pattern 30a. And may include a database storing information.

도 1과 도 6을 함께 참조하면, 복수의 라인 앤드 스페이스(line and space) 패턴으로 구성된 제 1 박막 패턴(30a)에서 기판 중앙에서의 라인 평균 폭(B1)이 기판 에지에서의 라인 평균 폭(B3)보다 더 작은 경우, 제어부(370)는 RF 필터부(350)의 커패시턴스를 더 작게 조절함으로써, 기판 중앙에서의 두께(T1)가 기판 에지에서의 두께(T2)보다 더 큰 제 2 박막(40)을 형성할 수 있다. 커패시턴스를 조절하는 예시적인 방법은 도 3a 내지 도 4b를 참조하여 설명한 내용을 참조할 수 있다. 1 and 6, in the first thin film pattern 30a composed of a plurality of line and space patterns, the line average width B1 at the center of the substrate is smaller than the line average width ( The controller 370 adjusts the capacitance of the RF filter unit 350 to a smaller value so that the thickness T1 at the center of the substrate is larger than the thickness T2 at the substrate edge 40 may be formed. An exemplary method of adjusting the capacitance may be described with reference to FIGS. 3A through 4B.

도 1과 도 7을 함께 참조하면, 복수의 라인 앤드 스페이스(line and space) 패턴으로 구성된 제 1 박막 패턴(30a)에서 기판 중앙에서의 라인 평균 폭(B1)이 기판 에지에서의 라인 평균 폭(B3)보다 더 클 경우, 제어부(370)는 RF 필터부(350)의 커패시턴스를 더 크게 조절함으로써, 기판 중앙에서의 두께(T1)가 기판 에지에서의 두께(T2)보다 더 작은 제 2 박막(40)을 형성할 수 있다. 커패시턴스를 조절하는 예시적인 방법은 도 3a 내지 도 4b를 참조하여 설명한 내용을 참조할 수 있다. 1 and 7, in the first thin film pattern 30a composed of a plurality of line and space patterns, the line average width B1 at the center of the substrate is larger than the line average width ( The control unit 370 adjusts the capacitance of the RF filter unit 350 so that the thickness T1 at the center of the substrate is smaller than the thickness T2 at the substrate edge 40 may be formed. An exemplary method of adjusting the capacitance may be described with reference to FIGS. 3A through 4B.

도 8은 본 발명의 일 실시예 및 비교예에 따른 반도체 소자의 제조 방법을 적용한 경우 기판 상의 산화 프로파일(oxidation profile)을 비교한 그래프이다. 산화 프로파일은 산화막을 형성하는 공정에서 소스 가스를 제공하지 않고 반응 가스만 제공하였을 경우 기판 상에 나타난 프로파일을 의미하며, 실험 조건 중에서 UDT는 도 1의 메쉬 구조체(114)로부터 기판 지지대(110)의 상면까지의 거리를 의미한다. 도 8을 참조하면, 동일한 UDT 조건에서 RF 필터부를 도입한 경우 프로파일의 균일도가 개선됨을 확인할 수 있다. 8 is a graph comparing oxidation profiles on a substrate when a method of manufacturing a semiconductor device according to an embodiment and a comparative example of the present invention is applied. The oxidation profile refers to the profile that appears on the substrate when only the reactive gas is provided without providing the source gas in the process of forming the oxide film. In the experimental conditions, the UDT may be removed from the mesh structure 114 of FIG. Means the distance to the top surface. Referring to FIG. 8, it can be seen that the uniformity of the profile is improved when the RF filter unit is introduced under the same UDT condition.

도 9는 본 발명의 일 실시예 및 비교예에 따른 반도체 소자의 제조 방법을 적용한 경우 기판 상의 산화 프로파일(oxidation profile)을 나타낸 맵들을 비교한 도면이고, 도 10은 본 발명의 다른 실시예 및 비교예에 따른 반도체 소자의 제조 방법을 적용한 경우 기판 상의 박막 두께 프로파일(thickness profile)을 나타낸 맵들을 비교한 도면이다. 도 9 및 도 10을 참조하면, 동일한 UDT 조건 하에서도 RF 필터부에서 구현된 커패시턴스에 따라 분포 균일도가 달라짐을 확인할 수 있다. FIG. 9 is a diagram comparing maps showing oxidation profiles on a substrate when a method of manufacturing a semiconductor device according to an embodiment of the present invention and a comparative example is applied. FIG. 5 is a diagram comparing maps showing a thickness profile on a substrate in the case of applying the method of manufacturing a semiconductor device according to an example. Referring to FIGS. 9 and 10, it can be seen that the distribution uniformity varies according to the capacitance implemented in the RF filter unit even under the same UDT condition.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

W, 10 : 기판
30a : 제 1 박막 패턴
40 : 제 2 박막
100 : 증착챔버
110 : 기판 지지대
112 : 히터
350 : RF 필터부
370 : 제어부W, 10: substrate
30a: first thin film pattern
40: second thin film
100: deposition chamber
110: substrate support
112: heater
350: RF filter unit
370:

Claims (11)

기판 상에 제 1 박막 패턴을 형성하는 제 1 단계;
상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계;
상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아, 히터를 내장하는 기판 지지대와 상기 히터에 전압을 인가하는 히터 전원 공급부 사이에 배치된 RF 필터부의 커패시턴스를 조절하는 제 3 단계; 및
상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계;
를 포함하는, 반도체 소자의 제조 방법.A first step of forming a first thin film pattern on a substrate;
A second step of measuring critical dimension uniformity (CD) of the first thin film pattern;
Wherein the second thin film compensates the CD uniformity of the first thin film pattern by receiving feedback information reflecting the CD uniformity of the first thin film pattern and applying a voltage to the heater, A third step of adjusting a capacitance of the RF filter unit disposed between the heater power supply units; And
A fourth step of forming the second thin film on the first thin film pattern;
Wherein the semiconductor device is a semiconductor device. 제 1 항에 있어서,
상기 RF 필터부는 커패시턴스의 용량이 가변되는 적어도 하나의 가변 커패시터를 포함하며,
상기 RF 필터부의 커패시턴스를 조절하는 제 3 단계는 상기 가변 커패시터의 커패시턴스를 조절하는 단계를 포함하는,
반도체 소자의 제조 방법.The method according to claim 1,
Wherein the RF filter unit includes at least one variable capacitor whose capacitance is variable,
And a third step of adjusting a capacitance of the RF filter unit includes adjusting a capacitance of the variable capacitor.
A method of manufacturing a semiconductor device. 제 1 항에 있어서,
상기 RF 필터부는 고정된 용량을 갖는 복수의 커패시터들을 포함하는 커패시터 어레이와 상기 커패시터 어레이에 연결된 스위칭 소자를 포함하며, 상기 커패시터 어레이 내 상기 스위칭 소자에 의하여 선택된 커패시터의 조합으로 구현된 커패시턴스는 선택된 조합에 따라 다단계의 레벨값을 가지되,
상기 제 3 단계는 상기 커패시턴스가 상기 다단계의 레벨값 내에서 선택적으로 변경되도록 상기 스위칭 소자를 제어하는 단계를 포함하는,
반도체 소자의 제조 방법.The method according to claim 1,
Wherein the RF filter portion includes a capacitor array including a plurality of capacitors having a fixed capacitance and a switching element coupled to the capacitor array wherein the capacitances implemented by the combination of the capacitors selected by the switching elements in the capacitor array And has a multi-level level value,
Wherein the third step includes controlling the switching element such that the capacitance is selectively changed within the level value of the multi-
A method of manufacturing a semiconductor device. 제 2 항 또는 제 3 항에 있어서,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작다는 정보를 포함하는 경우,
상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 큰 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작을수록 상기 RF 필터부의 커패시턴스를 더 작게 설정하는 단계를 포함하는,
반도체 소자의 제조 방법.The method according to claim 2 or 3,
Wherein the first thin film pattern includes a plurality of line and space patterns and the information reflecting the CD uniformity of the first thin film pattern includes a line average width in the center of the substrate in the plurality of line and space patterns Is less than the line average width at the substrate edge,
Wherein the third step is a step for forming the second thin film having a thickness at the center of the substrate larger than the thickness at the edge of the substrate, the line average width at the center of the substrate constituting the first thin film pattern And setting the capacitance of the RF filter unit to be smaller as the line average width is smaller than the line average width at the substrate edge.
A method of manufacturing a semiconductor device. 제 2 항 또는 제 3 항에 있어서,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 크다는 정보를 포함하는 경우,
상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작은 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 클수록 상기 RF 필터부의 커패시턴스를 더 크게 설정하는 단계를 포함하는,
반도체 소자의 제조 방법.The method according to claim 2 or 3,
Wherein the first thin film pattern includes a plurality of line and space patterns and the information reflecting the CD uniformity of the first thin film pattern includes a line average width in the center of the substrate in the plurality of line and space patterns Is greater than the line average width at the substrate edge,
Wherein the third step is a step for forming the second thin film having a thickness at the center of the substrate being smaller than a thickness at the edge of the substrate, the line average width at the center of the substrate constituting the first thin film pattern And setting the capacitance of the RF filter portion to be larger as the line average width is larger than the line average width at the substrate edge.
A method of manufacturing a semiconductor device. 제 1 항에 있어서,
상기 제 2 박막에 대하여 전면식각 공정을 수행함으로써 상기 제 1 박막 패턴의 측부에 스페이서(spacer) 형태의 제 2 박막 패턴을 형성하는 제 5 단계; 및 상기 제 1 박막 패턴을 제거하는 제 6 단계; 를 더 포함하며,
상기 제 1 단계 내지 상기 제 6 단계는 더블 패터닝 공정(double patterning technology)의 일부인, 반도체 소자의 제조 방법.The method according to claim 1,
A fifth step of forming a second thin film pattern in the form of a spacer on the side of the first thin film pattern by performing a front side etching process on the second thin film; And a sixth step of removing the first thin film pattern. Further comprising:
Wherein the first step to the sixth step are part of a double patterning technology. 제 1 박막 패턴이 이미 형성된 기판 상에 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하는 반도체 소자의 제조 장치로서,
반응 공간에 소스 가스 및 반응 가스를 분사하는 가스 분사기;
상기 가스 분사기에 플라즈마 전력을 인가하는 플라즈마 전원 공급부;
상기 가스 분사기에 대향 배치되어 히터를 내장하는 기판 지지대;
상기 히터에 전압을 인가하는 히터 전원 공급부;
상기 히터 전원 공급부와 상기 기판 지지대 사이에 배치되되 커패시턴스가 가변될 수 있는 RF 필터부; 및
상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아 상기 제 2 박막을 형성함에 있어서 상기 RF 필터부의 커패시턴스를 조절할 수 있는 제어부;
를 구비하는 반도체 소자의 제조 장치.There is provided an apparatus for manufacturing a semiconductor device which forms a second thin film which compensates for CD uniformity of the first thin film pattern on a substrate on which a first thin film pattern has already been formed,
A gas injector for injecting a source gas and a reactive gas into the reaction space;
A plasma power supply for applying a plasma power to the gas injector;
A substrate support disposed opposite to the gas injector and incorporating a heater therein;
A heater power supply unit for applying a voltage to the heater;
An RF filter unit disposed between the heater power supply unit and the substrate support and having a variable capacitance; And
A controller which controls the capacitance of the RF filter unit when the second thin film is formed by receiving information reflecting the CD uniformity of the first thin film pattern;
And a semiconductor element. 제 7 항에 있어서,
상기 RF 필터부는 커패시턴스의 용량이 가변되는 적어도 하나의 가변 커패시터를 포함하며,
상기 제어부는 상기 가변 커패시터의 커패시턴스를 조절할 수 있는,
반도체 소자의 제조 장치.8. The method of claim 7,
Wherein the RF filter unit includes at least one variable capacitor whose capacitance is variable,
Wherein the control unit controls the capacitance of the variable capacitor,
A device for manufacturing a semiconductor device. 제 7 항에 있어서,
상기 RF 필터부는 고정된 용량을 갖는 복수의 커패시터들을 포함하는 커패시터 어레이와 상기 커패시터 어레이에 연결된 스위칭 소자를 포함하며,
상기 커패시터 어레이 내 상기 스위칭 소자에 의하여 선택된 커패시터의 조합으로 구현된 커패시턴스는 선택된 조합에 따라 다단계의 레벨값을 가질 때, 상기 제어부는 상기 커패시턴스가 상기 다단계의 레벨값 내에서 선택적으로 변경되도록 상기 스위칭 소자를 제어하는, 반도체 소자의 제조 장치.8. The method of claim 7,
Wherein the RF filter portion includes a capacitor array including a plurality of capacitors having a fixed capacitance and a switching element connected to the capacitor array,
Wherein the capacitance formed by the combination of the capacitors selected by the switching elements in the capacitor array has a multilevel level value according to the selected combination, the control unit controls the switching element so that the capacitance is selectively changed within the multi- Of the semiconductor device. 제 8 항 또는 제 9 항에 있어서,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작다는 정보를 포함하는 경우,
상기 제어부는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 큰 상기 제 2 박막을 형성하기 위해, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작을수록 상기 RF 필터부의 커패시턴스를 더 작게 설정하는,
반도체 소자의 제조 장치.10. The method according to claim 8 or 9,
Wherein the first thin film pattern includes a plurality of line and space patterns and the information reflecting the CD uniformity of the first thin film pattern includes a line average width in the center of the substrate in the plurality of line and space patterns Is less than the line average width at the substrate edge,
Wherein the controller is configured to determine a line average width at the center of the substrate constituting the first thin film pattern at the substrate edge so as to form the second thin film whose thickness at the center of the substrate is larger than the thickness at the substrate edge, The capacitance of the RF filter unit is set to be smaller as the line average width of the RF filter unit becomes smaller,
A device for manufacturing a semiconductor device. 제 8 항 또는 제 9 항에 있어서,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 크다는 정보를 포함하는 경우,
상기 제어부는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작은 상기 제 2 박막을 형성하기 위해, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 클수록 상기 RF 필터부의 커패시턴스를 더 크게 설정하는,
반도체 소자의 제조 장치.
10. The method according to claim 8 or 9,
Wherein the first thin film pattern includes a plurality of line and space patterns and the information reflecting the CD uniformity of the first thin film pattern includes a line average width in the center of the substrate in the plurality of line and space patterns Is greater than the line average width at the substrate edge,
Wherein the controller is configured to determine a line average width at the center of the substrate constituting the first thin film pattern at the substrate edge so as to form the second thin film whose thickness at the center of the substrate is smaller than the thickness at the substrate edge, The capacitance of the RF filter unit is set to be larger as the line average width of the RF filter unit is larger.
A device for manufacturing a semiconductor device.
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