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KR20170043683A - Method for manufaturing semiconductor device - Google Patents

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KR20170043683A
KR20170043683A KR1020150142516A KR20150142516A KR20170043683A KR 20170043683 A KR20170043683 A KR 20170043683A KR 1020150142516 A KR1020150142516 A KR 1020150142516A KR 20150142516 A KR20150142516 A KR 20150142516A KR 20170043683 A KR20170043683 A KR 20170043683A
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KR
South Korea
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layer
forming
trench
hard mask
silicon nitride
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Withdrawn
Application number
KR1020150142516A
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Korean (ko)
Inventor
김진웅
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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    • H01L21/3211—Nitridation of silicon-containing layers
    • H01L29/4236—
    • H01L29/66583—
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Abstract

본 기술은 활성영역의 임계치수 및 벤딩을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 기술에 따른 반도체장치 제조 방법은 반도체기판에 활성영역을 정의하는 소자분리층을 형성하는 단계; 상기 활성영역의 일부 및 상기 소자분리층의 일부를 동시에 횡단하는 라인 형상의 오프닝을 갖는 하드마스크를 형성하는 단계; 상기 하드마스크의 오프닝을 통해 상기 활성영역 및 상기 소자분리층을 식각하여 트렌치를 형성하는 단계; 상기 하드마스크의 상부 표면 및 측벽들과 상기 트렌치의 측면들 및 바닥면을 커버링하는 실리콘질화물층을 형성하는 단계; 상기 실리콘질화물층을 산화시켜 상기 트렌치의 측면들 및 바닥면을 덮는 게이트산화물층과 상기 하드마스크를 커버링하는 보호층을 형성하는 단계; 상기 게이트산화물층 및 보호층 상에 상기 트렌치를 채우는 게이트층을 형성하는 단계; 및 상기 트렌치 내에 상기 반도체기판의 상부 표면보다 낮은 레벨을 갖는 게이트전극을 형성하기 위해, 상기 게이트층을 리세싱하는 단계를 포함할 수 있다.The present invention provides a method of manufacturing a semiconductor device capable of preventing critical dimension and bending of an active region, and a method of manufacturing a semiconductor device according to the present invention includes: forming a device isolation layer defining an active region on a semiconductor substrate; Forming a hard mask having a line-shaped opening that simultaneously traverses a portion of the active region and a portion of the device isolation layer; Etching the active region and the device isolation layer through the opening of the hard mask to form a trench; Forming a silicon nitride layer overlying the top surface and sidewalls of the hard mask and the sides and bottom surface of the trench; Oxidizing the silicon nitride layer to form a gate oxide layer covering the sides and the bottom surface of the trench and a protective layer covering the hard mask; Forming a gate layer on the gate oxide layer and the passivation layer to fill the trench; And recessing the gate layer to form a gate electrode in the trench having a lower level than the top surface of the semiconductor substrate.

Description

반도체장치 제조 방법{METHOD FOR MANUFATURING SEMICONDUCTOR DEVICE}[0001] METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE [0002]

본 발명은 반도체장치 제조 방법에 관한 것으로, 상세하게는 게이트절연층을 포함하는 반도체장치 제조 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method, and more particularly, to a semiconductor device manufacturing method including a gate insulating layer.

집적회로(integrated circuits)를 포함하는 반도체장치는 다양한 전자장치에 적용될 수 있다. 반도체장치는 복수의 트랜지스터를 포함할 수 있다.A semiconductor device including integrated circuits can be applied to various electronic devices. The semiconductor device may include a plurality of transistors.

트랜지스터의 게이트절연층(gate dielectric layer)은 활성영역을 열산화시켜(thermally oxidizing) 형성된 산화물층(oxide layer)으로 형성될 수 있다. 활성영역의 열산화 중에, 실리콘손실(Silicon loss)을 초래할 수 있다. 실리콘손실에 의해, 활성영역의 임계치수(Critical Dimension) 감소 및 벤딩(Bending)이 발생할 수 있다. 그 결과, 트랜지스터의 성능이 저하될 수 있다.A gate dielectric layer of the transistor may be formed of an oxide layer formed by thermally oxidizing the active region. During thermal oxidation of the active region, silicon loss may result. Silicon loss can result in critical dimension reduction and bending of the active area. As a result, the performance of the transistor may be deteriorated.

본 발명의 실시예들은 활성영역의 임계치수 및 벤딩을 방지할 수 있는 반도체장치 제조 방법을 제공한다.Embodiments of the present invention provide a semiconductor device manufacturing method capable of preventing the threshold number of active regions and bending.

본 발명의 실시예들은 트랜지스터의 성능을 향상시킬 수 있는 반도체장치 제조 방법을 제공한다.Embodiments of the present invention provide a method of manufacturing a semiconductor device capable of improving the performance of a transistor.

본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판에 활성영역을 정의하는 소자분리층을 형성하는 단계; 상기 활성영역의 일부 및 상기 소자분리층의 일부를 동시에 횡단하는 라인 형상의 오프닝을 갖는 하드마스크를 형성하는 단계; 상기 하드마스크의 오프닝을 통해 상기 활성영역 및 상기 소자분리층을 식각하여 트렌치를 형성하는 단계; 상기 하드마스크의 상부 표면 및 측벽들과 상기 트렌치의 측면들 및 바닥면을 커버링하는 실리콘질화물층을 형성하는 단계; 상기 실리콘질화물층을 산화시켜 상기 트렌치의 측면들 및 바닥면을 덮는 게이트산화물층과 상기 하드마스크를 커버링하는 보호층을 형성하는 단계; 상기 게이트산화물층 및 보호층 상에 상기 트렌치를 채우는 게이트층을 형성하는 단계; 및 상기 트렌치 내에 상기 반도체기판의 상부 표면보다 낮은 레벨을 갖는 게이트전극을 형성하기 위해, 상기 게이트층을 리세싱하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes: forming a device isolation layer for defining an active region on a semiconductor substrate; Forming a hard mask having a line-shaped opening that simultaneously traverses a portion of the active region and a portion of the device isolation layer; Etching the active region and the device isolation layer through the opening of the hard mask to form a trench; Forming a silicon nitride layer overlying the top surface and sidewalls of the hard mask and the sides and bottom surface of the trench; Oxidizing the silicon nitride layer to form a gate oxide layer covering the sides and the bottom surface of the trench and a protective layer covering the hard mask; Forming a gate layer on the gate oxide layer and the passivation layer to fill the trench; And recessing the gate layer to form a gate electrode in the trench having a lower level than the top surface of the semiconductor substrate.

본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판을 식각하여 활성영역을 정의하는 제1트렌치를 형성하는 단계; 상기 제1트렌치를 커버링하는 제1실리콘질화물층을 형성하는 단계; 상기 제1트렌치를 커버링하는 실리콘산화물라이너를 형성하기 위해 상기 제1실리콘질화물층을 산화시키는 단계; 상기 실리콘산화물라이너 상에 상기 제1트렌치를 채우는 소자분리층을 형성하는 단계; 상기 활성영역의 일부 및 상기 소자분리층의 일부를 동시에 횡단하는 라인 형상의 오프닝을 갖는 하드마스크를 형성하는 단계; 상기 하드마스크의 오프닝을 통해 상기 활성영역 및 상기 소자분리층을 식각하여 제2트렌치를 형성하는 단계; 상기 하드마스크의 상부 표면 및 측벽들과 상기 트렌치의 측면들 및 바닥면을 커버링하는 제2실리콘질화물층을 형성하는 단계; 및 상기 제2실리콘질화물층을 산화시켜 상기 제2트렌치의 측면들 및 바닥면을 덮는 게이트산화물층과 상기 하드마스크의 상부표면 및 측벽들을 커버링하는 보호층을 형성하는 단계를 포함할 수 있다.A method of fabricating a semiconductor device according to an embodiment of the present invention includes: etching a semiconductor substrate to form a first trench defining an active region; Forming a first silicon nitride layer overlying the first trench; Oxidizing the first silicon nitride layer to form a silicon oxide liner covering the first trench; Forming a device isolation layer on the silicon oxide liner to fill the first trench; Forming a hard mask having a line-shaped opening that simultaneously traverses a portion of the active region and a portion of the device isolation layer; Etching the active region and the device isolation layer through the opening of the hard mask to form a second trench; Forming a second silicon nitride layer overlying the top surface and sidewalls of the hard mask and sides and bottom surface of the trench; And oxidizing the second silicon nitride layer to form a gate oxide layer covering the sides and the bottom surface of the second trench and a protective layer covering the top surface and sidewalls of the hard mask.

본 기술에 따르면, 활성영역이 산화되지 않고 희생라이너가 산화되기 때문에 활성영역의 실리콘손실을 억제할 수 있는 효과가 있다. 이로써, 활성영역의 임계치수를 확보할 수 있다.According to the present technology, since the active region is not oxidized and the sacrificial liner is oxidized, the silicon loss of the active region can be suppressed. This makes it possible to secure the threshold value of the active region.

또한, 본 기술에 따르면, 희생라이너의 원자층 증착 및 희생라이너의 산화 공정이 인시튜로 진행되기 때문에, 퓸제거를 위한 세정 공정이 필요없다. 따라서, 공정 단순화 및 비용절감의 효과가 있다. Further, according to the present technology, since the atomic layer deposition of the sacrificial liner and the oxidation process of the sacrificial liner proceed in situ, a cleaning process for removing the fumes is not required. Therefore, the process is simplified and the cost is reduced.

또한, 본 기술에 따르면, 실리콘이 산화되지 않고 질화물층이 산화되기 때문에 활성영역의 벤딩을 방지할 수 있다.Further, according to the present technology, bending of the active region can be prevented since silicon is not oxidized and the nitride layer is oxidized.

또한, 본 기술에 따르면, 하드마스크의 프로파일 불량을 억제할 수 있고, 이에 따라 콘택낫오픈 현상을 방지할 수 있다.Further, according to the present technology, it is possible to suppress the profile defect of the hard mask, thereby preventing the contact sick opening phenomenon.

도 1a 내지 도 1i는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다.
도 1j는 제1실시예의 변형예에 따른 반도체장치를 설명하기 위한 도면이다.
도 2a는 제1실시예에 따른 활성영역 및 소자분리층을 설명하기 위한 평면도이다.
도 2b는 제1실시예에 따른 제2트렌치를 설명하기 위한 평면도이다.
도 2c는 제1실시예에 따른 희생라이너를 설명하기 위한 평면도이다.
도 2d는 제1실시예에 따른 게이트절연층을 설명하기 위한 평면도이다.
도 3a 내지 도 3e는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다.
도 4a 내지 도 4i는 본 실시예들에 따른 메모리셀의 제조 방법을 설명한다.
도 5는 비교예에 따른 반도체장치를 도시한 도면이다.1A to 1I illustrate an example of a method of manufacturing a semiconductor device according to the first embodiment.
1J is a view for explaining a semiconductor device according to a modification of the first embodiment.
2A is a plan view illustrating an active region and an element isolation layer according to the first embodiment.
2B is a plan view for explaining a second trench according to the first embodiment.
2C is a plan view for explaining the sacrificial liner according to the first embodiment.
2D is a plan view for explaining the gate insulating layer according to the first embodiment.
3A to 3E illustrate an example of a method of manufacturing the semiconductor device according to the second embodiment.
4A to 4I illustrate a method of manufacturing a memory cell according to the present embodiments.
5 is a view showing a semiconductor device according to a comparative example.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.The embodiments described herein will be described with reference to cross-sectional views, plan views, and block diagrams, which are ideal schematics of the present invention. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

도 1a 내지 도 1i는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다. 도 2a는 제1실시예에 따른 활성영역 및 소자분리층을 설명하기 위한 평면도이다. 도 1a 내지 도 1i는 도 2a의 A-A'선 및 B-B'선에 따른 제조 방법을 설명한다.1A to 1I illustrate an example of a method of manufacturing a semiconductor device according to the first embodiment. 2A is a plan view illustrating an active region and an element isolation layer according to the first embodiment. 1A to 1I illustrate a manufacturing method according to line A-A 'and line B-B' in FIG. 2A.

도 1a에 도시된 바와 같이, 반도체기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 복수의 활성영역(13)이 정의될 수 있다. 반도체기판(11)은 실리콘을 함유하는, 즉 실리콘베이스물질(Silicon-base material)일 수 있다. 반도체기판(11)은 실리콘기판 또는 실리콘저마늄기판일 수 있다. As shown in FIG. 1A, a device isolation layer 12 may be formed on a semiconductor substrate 11. A plurality of active regions 13 can be defined by the device isolation layer 12. [ The semiconductor substrate 11 may be a silicon-containing material, i.e., a silicon-based material. The semiconductor substrate 11 may be a silicon substrate or a silicon germanium substrate.

소자분리층(12)은, 예컨대, STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 제1트렌치(Isolation trench, 14)를 형성하기 위해, 반도체기판(11)이 식각될 수 있다. 제1트렌치(14)는 절연층으로 채워질 수 있다. 절연층은 CMP(Chemical Mechanical Polishing)와 같은 평탄화공정에 노출될 수 있다. 이와 같은 평탄화된 절연층에 의해 소자분리층(12)이 형성될 수 있다. 소자분리층(12)은 단일 물질일 수 있고, 단일 물질은 산화물베이스물질일 수 있다. 일부 실시예들에서, 소자분리층(12)은 질화물베이스물질 또는 산화물베이스물질과 질화물베이스물질의 조합을 포함할 수 있다. 예컨대, 소자분리층(12)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride) 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 소자분리층(12)은 SiO2, SOD(Spin on Dielectric), Si3N4 또는 이들의 조합을 포함할 수 있다. The device isolation layer 12 may be formed by, for example, an STI (Shallow Trench Isolation) process. In order to form the first trench 14, the semiconductor substrate 11 can be etched. The first trench 14 may be filled with an insulating layer. The insulating layer may be exposed to a planarization process such as CMP (Chemical Mechanical Polishing). The device isolation layer 12 can be formed by such a planarized insulating layer. The device isolation layer 12 may be a single material, and the single material may be an oxide base material. In some embodiments, the device isolation layer 12 may comprise a nitride base material or a combination of an oxide base material and a nitride base material. For example, the device isolation layer 12 may include silicon oxide, silicon nitride, or a combination thereof. In some embodiments, the device isolation layer 12 may include SiO 2, SOD (Spin on Dielectric ), Si 3 N 4 or a combination thereof.

도 2a를 참조하면, 복수의 활성영역(13)은 소자분리층(12)에 의해 섬형상(Island-shape) 또는 바형상(Bar-shaped)으로 정의될 수 있다. 복수의 활성영역(13)은 각각 제1방향(X)의 단축과 제2방향(Y)의 장축을 가질 수 있다. 장축은 제1폭(W1)을 가질 수 있고, 단축은 제2폭(W2)을 가질 수 있다. 복수의 활성영역(13)은 제1방향(X 방향) 및 제2방향(Y 방향)을 따라 서로 이격된 상태로 반복적으로 형성될 수 있다. 복수의 활성영역(13) 중 제2방향(Y)을 따라 서로 이웃하는 활성영역 쌍(13Y)은, 제2방향(Y)을 따라 일부만 오버랩되도록 제1방향(X)을 따라 서로 반대 방향으로 시프트(shift) 되어, 서로 어긋나게 얼라인(align) 될 수 있다. 제1방향(X)과 제2방향(Y)은 서로 수직교차할 수 있다. 복수의 활성영역(13)은 제3방향(X1) 및 제4방향(Y1)에 대하여 사선 방향으로 기울어질 수 있다. 제3방향(X1)과 제4방향(Y1)은 서로 수직교차할 수 있다. 후술하겠지만, 게이트전극(또는 매립워드라인)이 제3방향(X1)으로 연장되도록 형성될 수 있고, 비트라인이 제4방향(Y1)으로 연장되도록 형성될 수 있다. 제1방향(X)을 따라 이웃하는 활성영역들(13)의 간격(spacing)은 제2방향을 따라 이웃하는 활성영역들(13)의 간격보다 더 클 수 있다.2A, a plurality of active regions 13 may be defined as an island-shaped or a bar-shaped by the device isolation layer 12. The plurality of active regions 13 may have a minor axis in the first direction X and a major axis in the second direction Y, respectively. The major axis may have a first width W1 and the minor axis may have a second width W2. The plurality of active regions 13 may be repeatedly formed in a state of being spaced apart from each other along the first direction (X direction) and the second direction (Y direction). The pair of active regions 13Y adjacent to each other along the second direction Y among the plurality of active regions 13 are arranged in a direction opposite to each other along the first direction X so as to overlap only a part along the second direction Y They can be shifted and aligned to be shifted from each other. The first direction X and the second direction Y may be perpendicular to each other. The plurality of active regions 13 can be inclined in an oblique direction with respect to the third direction X1 and the fourth direction Y1. The third direction X1 and the fourth direction Y1 may be perpendicular to each other. As will be described later, the gate electrode (or buried word line) may be formed to extend in the third direction X1, and the bit line may extend to extend in the fourth direction Y1. The spacing of neighboring active regions 13 along the first direction X may be greater than the spacing of neighboring active regions 13 along the second direction.

도 1b에 도시된 바와 같이, 반도체기판(11) 상에 하드마스크(15)가 형성될 수 있다. 하드마스크(15)는 라인형상을 갖는 복수의 오프닝(line-shaped openings, 15A)을 포함하도록 형성될 수 있다. 복수의 오프닝(15A)은 게이트전극들이 배치되는 영역을 정의할 수 있다.A hard mask 15 may be formed on the semiconductor substrate 11, as shown in FIG. The hard mask 15 may be formed to include a plurality of line-shaped openings 15A. The plurality of openings 15A may define an area in which the gate electrodes are disposed.

하드마스크(15)는 활성영역(13)의 일부 및 소자분리층(12)의 일부를 노출시키도록 형성될 수 있다. 하드마스크(15)는 식각마스크라고 지칭될 수 있다. 후술하겠지만, 하드마스크(15)는 비트라인콘택플러그 및 스토리지노드콘택플러그를 위한 층간절연층의 기능을 할 수도 있다. 하드마스크(15)는 실리콘산화물을 포함할 수 있다. 하드마스크(15)는 TEOS(Tetra-Ethyl-Ortho-Silicate) 베이스 실리콘산화물일 수 있다. 하드마스크(15)는 라인/스페이스 형상의 패턴(line/space-shaped pattern)일 수 있다. 하드마스크(15)의 오프닝(15A)에 의해 활성영역(13)의 일부분이 노출될 수 있다.The hard mask 15 may be formed to expose a part of the active region 13 and a part of the device isolation layer 12. [ The hard mask 15 may be referred to as an etch mask. As will be described later, the hard mask 15 may serve as an interlayer insulating layer for the bit line contact plugs and the storage node contact plugs. The hard mask 15 may comprise silicon oxide. The hard mask 15 may be TEOS (Tetra-Ethyl-Ortho-Silicate) based silicon oxide. The hard mask 15 may be a line / space-shaped pattern. A part of the active region 13 can be exposed by the opening 15A of the hard mask 15. [

복수의 제2트렌치(16)를 형성하기 위해, 하드마스크(15)에 의해 노출된 부분들이 식각될 수 있다. 즉, 제2트렌치(16)를 형성하기 위해, 활성영역(13)의 노출된 일부 및 소자분리층(12)의 노출된 일부가 식각될 수 있다. 제2트렌치(16)의 저면(Bottom surface)은 활성영역(13)의 상부 표면(Upper surface)보다 낮은 레벨일 수 있다. 제2트렌치(16)는 라인형상(line-shaped)일 수 있다. 제2트렌치(16)는 활성영역(13)과 소자분리층(12)을 횡단하여 연장될 수 있다(extend across). 복수의 제2트렌치(16) 내에 복수의 게이트전극(또는 매립워드라인)이 형성되는 경우, 유효채널길이(Effective Channel Length)가 증가함으로써, 숏채널 효과(Short Channel Effect)를 줄일 수 있다. To form a plurality of second trenches 16, the portions exposed by the hard mask 15 may be etched. That is, to form the second trench 16, the exposed portion of the active region 13 and the exposed portion of the device isolation layer 12 may be etched. The bottom surface of the second trench 16 may be at a lower level than the upper surface of the active region 13. The second trenches 16 may be line-shaped. The second trenches 16 extend across the active region 13 and the device isolation layer 12. When a plurality of gate electrodes (or buried word lines) are formed in the plurality of second trenches 16, the effective channel length is increased, thereby reducing the short channel effect.

제2트렌치(16)는 제3방향(X1)으로 연장될 수 있다. 제2트렌치(16)는 제1부분(16A) 및 제2부분(16B)을 포함할 수 있다. 제2트렌치(16)의 제1부분(16A)은 활성영역(13) 내에 형성될 수 있고, 제2트렌치(16)의 제2부분(16B)은 소자분리층(12) 내에 형성될 수 있다. 제2트렌치(16)의 제1부분(16A)의 저면 및 측벽들은 실리콘베이스물질의 표면일 수 있다. 제2트렌치(16)의 제2부분(16B)의 저면 및 측벽들은 실리콘산화물의 표면일 수 있다. 다른 실시예에서, 소자분리층(12)이 실리콘질화물을 포함하는 경우, 제2트렌치(16)의 제2부분(16B)의 저면 및 측벽들은 실리콘질화물의 표면일 수 있다.And the second trenches 16 may extend in the third direction X1. The second trench 16 may include a first portion 16A and a second portion 16B. The first portion 16A of the second trench 16 may be formed in the active region 13 and the second portion 16B of the second trench 16 may be formed in the device isolation layer 12 . The bottom and sidewalls of the first portion 16A of the second trench 16 may be the surface of the silicon base material. The bottom and sidewalls of the second portion 16B of the second trench 16 may be the surface of silicon oxide. In another embodiment, when the device isolation layer 12 comprises silicon nitride, the bottom and sidewalls of the second portion 16B of the second trench 16 may be the surface of silicon nitride.

제2트렌치(16)에 의해, 소자분리층(12)은 비식각된 소자분리층(Un-etched isolation layer; 12A) 및 식각된 소자분리층(Etched isolation layer, 12B)을 포함할 수 있다. 비식각된 소자분리층(12A)은 하드마스크(15)에 의해 커버링되어 있을 수 있다.By the second trench 16, the device isolation layer 12 may include an un-etched isolation layer 12A and an etched isolation layer 12B. The non-etched device isolation layer 12A may be covered by the hard mask 15. [

도 2b는 제2트렌치를 설명하기 위한 평면도이다. 2B is a plan view for explaining the second trench.

도 1b 및 도 2b를 참조하면, 제2트렌치(16)에 의해, 활성영역(13)은 제1부분(13A), 제2부분(13B) 및 제3부분(13C)을 포함할 수 있다. 활성영역(13)의 제1부분(13A)과 제2부분(13B) 사이에 제2트렌치(16)가 위치할 수 있고, 활성영역(13)의 제2부분(13B)과 제3부분(13C) 사이에 제2트렌치(16)가 위치할 수 있다. 활성영역(13)의 제1부분(13A)은 활성영역(13)의 중심부에 위치할 수 있다. 따라서, 제2방향(Y)을 따라 제2트렌치(16)에 의해 활성영역(13)의 제1부분(13A), 제2부분(13B) 및 제3부분(13C)이 서로 이격되어 형성될 수 있다. 활성영역(13)의 제1부분(13A), 제2부분(13B) 및 제3부분(13C)은 임계치수(CD)가 동일하거나 서로 다를 수 있다. 제3방향(X1)을 따라, 활성영역(13)의 제1부분(13A)은 제1폭(W11)을 갖고, 활성영역(13)의 제2부분(13B)은 제2폭(W12)을 가지며, 활성영역(13)의 제3부분(13C)은 제3폭(W13)을 가질 수 있다. 제2방향(Y)을 따라, 활성영역(13)의 제1부분(13A)은 제1폭(W11')을 갖고, 활성영역(13)의 제2부분(13B)은 제2폭(W12')을 가지며, 활성영역(13)의 제3부분(13C)은 제3폭(W13')을 가질 수 있다. 후술하겠지만, 활성영역(13)의 제1부분(13A)에 비트라인이 접속될 수 있고, 활성영역(13)의 제2부분(13B) 및 제3부분(13C)에 각각 메모리요소가 접속될 수 있다.Referring to FIGS. 1B and 2B, by the second trench 16, the active region 13 may include a first portion 13A, a second portion 13B and a third portion 13C. The second trench 16 may be located between the first portion 13A and the second portion 13B of the active region 13 and the second portion 13B and the third portion 13B of the active region 13 13C. ≪ / RTI > The first portion 13A of the active region 13 may be located at the center of the active region 13. [ The first portion 13A, the second portion 13B and the third portion 13C of the active region 13 are formed apart from each other by the second trench 16 along the second direction Y . The first part 13A, the second part 13B and the third part 13C of the active area 13 may have the same or different threshold values CD. The first portion 13A of the active region 13 has a first width W11 and the second portion 13B of the active region 13 has a second width W12 along the third direction X1. And the third portion 13C of the active region 13 may have a third width W13. The first portion 13A of the active region 13 has a first width W11 'and the second portion 13B of the active region 13 has a second width W12 , And the third portion 13C of the active region 13 may have a third width W13 '. A bit line may be connected to the first portion 13A of the active region 13 and a memory element may be connected to the second portion 13B and the third portion 13C of the active region 13, .

도 1c에 도시된 바와 같이, 활성핀(active fin, 13F)을 형성하기 위해, 식각된 소자분리층(12B)이 리세스될 수 있다. 예컨대, 제2트렌치(16)의 제2부분(16B) 저면이 제1부분(16A) 저면보다 깊이가 낮아질 수 있다. 따라서, 식각된 소자분리층(12B)의 리세싱에 의해 제2트렌치(16)는 리세싱부(16R)를 포함할 수 있다. 리세싱부(16R)는 제2트렌치(16)의 제2부분(16B)의 저면이 하부 방향으로 확장된 부분일 수 있다. 따라서, 제2트렌치의 제2부분(16B)은 제1부분(16A)보다 더 낮은 레벨의 저면을 가질 수 있다. 리세싱부(16R)와 활성핀(13F)은 동일 높이를 가질 수 있다. 리세싱부(16R) 아래에 리세스된 소자분리층(12F)이 잔류할 수 있다. 후속하여, 제2트렌치(16) 내에 게이전극(또는 매립워드라인)이 채워질 수 있다. 이로써, 새들핀형 트랜지스터(Saddle fin type transistor)가 형성될 수 있다. 활성핀(13F)은 새들핀형 트랜지스터의 채널영역으로 사용될 수 있다. 활성핀(13F)을 형성하므로써, 새들핀형 트랜지스터의 채널폭을 증가시킬 수 있다. 새들핀형 트랜지스터의 채널폭은 일반적인 매립게이트형 트랜지스터에 대비하여 증가될 수 있다. 트랜지스터가 채널영영역으로서 활성핀(13F)을 포함하도록 형성하므로써, 트랜지스터의 전기적특성을 개선할 수 있다. 활성핀(13F)은 상부표면(Top surface, F1), 제1측벽(first sidewall, F2) 및 제2측벽(second sidewall, F3)을 포함할 수 있다. 활성핀(13F)의 상부표면(F1)은 제1트렌치(16)의 제1부분(16A)의 저면일 수 있다. 활성핀(13F)은 제3방향(X1)을 따라 임의 폭(F11)을 가질 수 있다. 활성핀(13F)의 폭(F11)은 활성영역의 제1부분(13A)의 폭(W11)과 동일할 수 있다.As shown in FIG. 1C, the etched isolation layer 12B may be recessed to form an active fin 13F. For example, the bottom surface of the second portion 16B of the second trench 16 may be deeper than the bottom surface of the first portion 16A. Therefore, the second trench 16 can include the recessing portion 16R by recessing the etched isolation layer 12B. The recessing portion 16R may be a portion where the bottom surface of the second portion 16B of the second trench 16 extends downward. Thus, the second portion 16B of the second trench can have a lower level of bottom surface than the first portion 16A. The recessing portion 16R and the active pin 13F may have the same height. The recessed device isolation layer 12F may remain under the recessing portion 16R. Subsequently, a gay electrode (or buried word line) may be filled in the second trench 16. In this way, a saddle fin type transistor can be formed. The active pin 13F can be used as the channel region of the saddle-pin type transistor. By forming the active pin 13F, the channel width of the saddle pin type transistor can be increased. The channel width of the saddle-pinned transistor can be increased relative to a conventional buried gate-type transistor. By forming the transistor to include the active pin 13F as the channel region, the electrical characteristics of the transistor can be improved. The active pin 13F may include a top surface F1, a first sidewall F2 and a second sidewall F3. The upper surface F1 of the active pin 13F may be the underside of the first portion 16A of the first trench 16. The active pin 13F may have an arbitrary width F11 along the third direction X1. The width F11 of the active pin 13F may be equal to the width W11 of the first portion 13A of the active region.

상술한 바와 같이, 활성영역(13)은 제2트렌치(16)의 제1부분(16A) 및 활성핀(13F)을 포함할 수 있다. 소자분리층(12)은 리세싱부(16R)를 갖는 제2트렌치(16)의 제2부분(16B)를 포함할 수 있다. 리세싱부(16R)에 의해, 제2트렌치(16)의 제2부분(16B)은 제1부분(16A)의 저면 및 활성핀(13F)의 상부표면(F1)보다 더 낮은 레벨의 저면을 가질 수 있다.As described above, the active region 13 may include the first portion 16A of the second trench 16 and the active pin 13F. The isolation layer 12 may include a second portion 16B of the second trench 16 having a recessed portion 16R. The second portion 16B of the second trench 16 has a lower level lower surface than the bottom surface of the first portion 16A and the upper surface F1 of the active pin 13F by the recessing portion 16R .

도 1d에 도시된 바와 같이, 희생라이너(17)가 형성될 수 있다. 희생라이너(17)는 제2트렌치(16)를 포함한 반도체기판(11)의 전면에 형성될 수 있다. 희생라이너(17)는 제2트렌치(16)의 제1부분(16A) 및 제2부분(16B)의 표면 프로파일을 따라 컨포멀하게 형성될 수 있다. 즉, 희생라이너(17)는 제2트렌치(16)의 저면 및 측벽들, 활성핀(13F)의 상부면(F1) 및 측벽들(F2, F3)을 커버링할 수 있다. 희생라이너(17)는 후속 산화공정 중에 활성영역(13)의 측벽산화를 방지할 수 있다. 따라서, 활성영역(13)의 측벽에서의 실리콘손실을 억제할 수 있다. 희생라이너(17)에 의해 하드마스크(15)의 측벽들 및 상부표면도 커버링될 수 있다.As shown in Fig. 1D, a sacrificial liner 17 may be formed. The sacrificial liner 17 may be formed on the front surface of the semiconductor substrate 11 including the second trench 16. The sacrificial liner 17 may conformally be formed along the surface profile of the first portion 16A and the second portion 16B of the second trench 16. That is, the sacrificial liner 17 may cover the bottom and sidewalls of the second trench 16, the top surface F1 of the active pin 13F and the sidewalls F2 and F3. The sacrificial liner 17 may prevent sidewall oxidation of the active area 13 during subsequent oxidation processes. Therefore, the silicon loss at the side wall of the active region 13 can be suppressed. The sidewalls and top surface of the hard mask 15 can also be covered by the sacrificial liner 17.

도 2c는 희생라이너를 설명하기 위한 평면도이다. 2C is a plan view for illustrating the sacrificial liner.

도 1d 및 도 2c를 참조하면, 희생라이너(17)는 후속 산화공정에 의해 산화물질로 변환될 수 있는 물질을 포함할 수 있다. 즉, 희생라이너(17)는 후속 산화공정 중에 산화(Oxidize)될 수 있는 물질을 포함할 수 있다. 희생라이너(17)는 원자층증착에 의해 증착된 질화물층을 포함할 수 있다. 이를 'ALD-질화물층(ALD-Nitride layer)'이라고 지칭할 수 있다. 희생라이너(17)는 원자층증착(ALD)에 의해 증착된 Si3N4층을 포함할 수 있다. 이를 'ALD-Si3N4층'이라고 지칭한다.Referring to FIGS. 1D and 2C, the sacrificial liner 17 may comprise a material that can be converted to an oxidizing material by a subsequent oxidation process. That is, the sacrificial liner 17 may comprise a material that can be oxidized during the subsequent oxidation process. The sacrificial liner 17 may comprise a nitride layer deposited by atomic layer deposition. This may be referred to as an " ALD-nitride layer ". The sacrificial liner 17 may comprise a Si 3 N 4 layer deposited by atomic layer deposition (ALD). This is referred to as an 'ALD-Si 3 N 4 layer'.

비교예로서, 희생라이너(17)는 다른 증착법에 의해 증착된 질화물층을 포함할 수 있다. 예컨대, 비교예에 따른 희생라이너(17)는 저압화학기상증착(LPCVD)에 의해 증착된 Si3N4층(이를 'LP-Si3N4층'이라고 지칭함)으로 형성될 수 있다. LP-Si3N4층또한 후속 산화공정 중에 실리콘손실을 억제할 수 있다. 그러나, LP-Si3N4를 증착하는 동안 퓸(fume)이 발생할 수 있다. 따라서, 증착후에 퓸을 제거하기 위한 세정(cleanning)을 실시해야 한다. 또한, LP-Si3N4는 ALD-Si3N4에 비하여 스텝커버리지(Step coverage)가 나쁘기 때문에, 후속 산화공정 시에 산화균일도가 저하될 수 있다. 즉, ALD-Si3N4를 산화시키는 경우보다 산화균일도(Oxidation uniformity) 측면에서 불리하다. 스텝커버리지는, 희생라이너(17)의 형성 두께, 즉 제2트렌치(16)의 탑부에서의 두께(D1), 제2트렌치(16)의 측벽에서의 두께(D2), 제2트렌치(16)의 저면에서의 두께(D3)에 따라 결정될 수 있다. 미들스텝커버리지(middle step coverage)는 제2트렌치(16)의 탑부에서의 두께(D1)에 대한 제2트렌치(16)의 측벽에서의 두께(D2)의 비율을 지칭할 수 있다. 바텀스텝커버리지(bottom step coverage)는 제2트렌치(16)의 탑부에서의 두께에 대한 제2트렌치(16)의 저면에서의 두께(D3)의 비율을 지칭할 수 있다. 예를 들어, 제2트렌치(16)의 탑부에서의 두께(D1)가 100Å이고, 제2트렌치(16)의 저면에서의 두께(D3)가 90Å인 경우, 바텀스텝커버리지는 90%라고 할 수 있다. 90% 이상인 경우, 스텝커버리지가 우수함(Good step coverage)을 의미한다. 한편, 제2트렌치(16)의 탑부에서의 두께(D1)가 100Å이고, 제2트렌치(16)의 저면에서의 두께(D3)가 70Å인 경우, 바텀스텝커버리지는 70%라고 할 수 있다. 70%는 스텝커버리지가 나쁨(Poor step coverage)을 의미할 수 있다. 이와 같이, 스텝커버리지가 나쁜 경우, 산화균일도또한 열화될 수 있다.As a comparative example, the sacrificial liner 17 may comprise a nitride layer deposited by other deposition methods. For example, the sacrificial liner 17 according to the comparative example may be formed of a Si 3 N 4 layer (referred to as an LP-Si 3 N 4 layer) deposited by low pressure chemical vapor deposition (LPCVD). The LP-Si 3 N 4 layer can also suppress silicon loss during subsequent oxidation processes. However, fumes may occur during the deposition of LP-Si 3 N 4 . Therefore, a cleanning process must be performed to remove the fume after the deposition. In addition, since LP-Si 3 N 4 has poor step coverage as compared with ALD-Si 3 N 4 , oxidation uniformity may be lowered in the subsequent oxidation process. That is, it is disadvantageous in terms of oxidation uniformity compared with the case of oxidizing ALD-Si 3 N 4 . The step coverage is determined by the thickness of the sacrificial liner 17, that is, the thickness D1 at the top of the second trench 16, the thickness D2 at the side wall of the second trench 16, And the thickness D3 at the bottom surface of the substrate. Middle step coverage may refer to the ratio of the thickness D2 at the sidewall of the second trench 16 to the thickness D1 at the top of the second trench 16. [ The bottom step coverage may refer to the ratio of the thickness D3 at the bottom of the second trench 16 to the thickness at the top of the second trench 16. [ For example, if the thickness D1 at the top of the second trench 16 is 100 ANGSTROM and the thickness D3 at the bottom of the second trench 16 is 90 ANGSTROM, then the bottom step coverage may be 90% have. More than 90% means good step coverage. On the other hand, when the thickness D1 at the top of the second trench 16 is 100 Å and the thickness D3 at the bottom of the second trench 16 is 70 Å, the bottom step coverage can be 70%. 70% can mean poor step coverage. As described above, when the step coverage is poor, the oxidation uniformity may also deteriorate.

위와 같이, 본 실시예에 따른 희생라이너(17)는 원자층증착법에 의해 형성됨에 따라 스텝커버리지가 우수할 수 있다. 희생라이너(17)는 제2트렌치(16)의 탑부에서의 두께(D1), 제2트렌치(16)의 측벽들에서의 두께(D2), 제2트렌치(16)의 저면에서의 두께(D3)가 동일할 수 있다.As described above, the sacrificial liner 17 according to the present embodiment is formed by the atomic layer deposition method, and hence the step coverage can be excellent. The sacrificial liner 17 has a thickness D1 at the top of the second trench 16, a thickness D2 at the sidewalls of the second trench 16, a thickness D3 at the bottom of the second trench 16 ) May be the same.

도 1e에 도시된 바와 같이, 희생라이너(17)가 산화공정(18)에 노출될 수 있다. 희생라이너(17)를 산화시키므로써 게이트절연층(19)이 형성될 수 있다. 희생라이너(17)의 산화 공정(18)과 희생라이너(17)의 증착 공정은 인시튜(In-situ)로 진행될 수 있다. 희생라이너(17)의 산화 공정(18) 중에, 활성영역(13)의 측벽산화가 억제될 수 있다. 즉, 제2트렌치(16)의 제1부분(16A)의 저면 및 측벽들에서 산화가 억제될 수 있다. 아울러, 활성핀(13F)의 상부표면 및 측벽들에서 산화가 억제될 수 있다. 이에 따라, 실리콘손실이 방지될 수 있다. The sacrificial liner 17 may be exposed to the oxidation process 18, as shown in FIG. By oxidizing the sacrificial liner 17, the gate insulating layer 19 can be formed. The deposition process of the oxidation process 18 of the sacrificial liner 17 and the sacrificial liner 17 may proceed in-situ. During the oxidation process 18 of the sacrificial liner 17, oxidation of the sidewalls of the active region 13 can be suppressed. That is, oxidation can be suppressed in the bottom surface and sidewalls of the first portion 16A of the second trench 16. In addition, oxidation can be suppressed in the upper surface and sidewalls of the active pin 13F. Thus, silicon loss can be prevented.

산화공정(18)에 의해 희생라이너(17)가 산화되기 때문에, 활성영역(13)의 제1부분(13A), 제2부분(13B) 및 제3부분(13C)은 각각 산화공정(18) 전의 임계치수를 유지할 수 있다. 제2트렌치(16)의 측벽에서 실리콘의 손실이 발생하지 않으므로, 활성영역(13)의 제1부분(13A), 제2부분(13B) 및 제3부분(13C)은 측벽 손실이 발생하지 않는다.The first portion 13A, the second portion 13B and the third portion 13C of the active region 13 are each subjected to the oxidation process 18 because the sacrificial liner 17 is oxidized by the oxidation process 18. [ The previous threshold value can be maintained. The first portion 13A, the second portion 13B and the third portion 13C of the active region 13 do not suffer sidewall losses since no silicon loss occurs in the sidewalls of the second trenches 16 .

도 2d는 게이트절연층을 설명하기 위한 평면도이다.2D is a plan view for explaining the gate insulating layer.

도 1e 및 도 2d를 참조하면, 게이트절연층(19)을 형성하기 위해, 산화공정(18)을 진행한 후에도, 활성영역(13)의 제1부분(13A)은 제1폭(W11, W11')을 유지할 수 있고, 활성영역(13)의 제2부분(13B)은 제2폭(W12, W12')을 유지할 수 있으며, 활성영역(13)의 제3부분(13C)은 제3폭(W13, W13')을 유지할 수 있다. 결국, 활성영역(13)의 제1부분(13A), 제2부분(13B) 및 제3부분(13C)은 최초 임계치수를 그대로 유지할 수 있다.The first portion 13A of the active region 13 has a first width W11 and a second width W11 after the oxidation process 18 has been performed to form the gate insulating layer 19, The second portion 13B of the active region 13 can maintain the second width W12 and W12 'and the third portion 13C of the active region 13 can maintain the third width 13' (W13, W13 '). As a result, the first portion 13A, the second portion 13B, and the third portion 13C of the active region 13 can maintain the initial threshold value as it is.

또한, 산화공정(18)에 의해 희생라이너(17)가 산화되기 때문에, 활성핀(13F)은 산화공정(18) 전의 폭(F11)을 유지할 수 있다. Further, since the sacrificial liner 17 is oxidized by the oxidation step 18, the active pin 13F can maintain the width F11 before the oxidation step 18. [

게이트절연층(19)은 희생라이너(17)와 동일 두께이거나 더 두꺼울 수 있다. 다만, 제2트렌치(16) 내 게이트전극의 갭필 불량을 방지하기 위해 그 두께를 60 Å 이하로 제어할 수 있다.The gate insulating layer 19 may be of the same thickness or thicker than the sacrificial liner 17. However, the thickness of the second trench 16 can be controlled to 60 Å or less in order to prevent a gap fill defect in the gate electrode.

산화 공정(18)에 의해, 희생라이너(17)는 산화물질로 변환될 수 있다. 따라서, 게이트절연층(19)은 실리콘산화물일 수 있다. 게이트절연층(19)은 ALD-Si3N4층이 완전히(Fully) 산화된 SiO2일 수 있다. 즉, 게이트절연층(19)은 질소가 미함유(Nitrogen-free)된 SiO2일 수 있다.By the oxidation process 18, the sacrificial liner 17 can be converted to an oxidizing material. Thus, the gate insulating layer 19 may be silicon oxide. The gate insulating layer 19 may be a fully oxidized SiO 2 layer of ALD-Si 3 N 4 . That is, the gate insulating layer 19 may be SiO 2 that is nitrogen-free.

게이트절연층(19)은 제2트렌치(16)의 측벽들 및 활성핀(13F)을 커버링하는 제1부분(19A) 및 하드마스크(15)를 커버링하는 제2부분(19B)을 포함할 수 있다. 게이트절연층(19)의 제1부분(19A)과 제2부분(19B)은 연속될 수 있다. 게이트절연층(19)의 제1부분(19A)은 제2트렌치(16)의 측벽들 및 활성핀(13F)과 직접 접촉된 희생라이너(17)의 일부가 산화된 부분일 수 있다. 희생라이너(17)가 활성핀(13F)의 상부면 및 측벽을 커버링하고 있으므로, 게이트절연층(19)의 제1부분(19A)은 활성핀(13F)의 상부면 및 측벽을 커버링할 수 있다. 따라서, 활성핀(13F)의 측벽들에서 실리콘손실을 방지할 수 있고, 이에 따라 산화공정(18) 전의 활성핀(13F)의 높이 및 폭을 그대로 유지할 수 있다.The gate insulating layer 19 may include a first portion 19A covering the sidewalls of the second trench 16 and the active pin 13F and a second portion 19B covering the hard mask 15. [ have. The first portion 19A and the second portion 19B of the gate insulating layer 19 may be continuous. The first portion 19A of the gate insulating layer 19 may be an oxidized portion of the sacrificial liner 17 directly contacting the sidewalls of the second trench 16 and the active pin 13F. The first portion 19A of the gate insulating layer 19 can cover the top surface and the side wall of the active pin 13F since the sacrificial liner 17 covers the top surface and the side wall of the active pin 13F . Therefore, it is possible to prevent the silicon loss at the sidewalls of the active pin 13F, and thus to maintain the height and width of the active pin 13F before the oxidation process 18.

게이트절연층(19) 형성을 위한 산화 공정(18)은, 실리콘손실을 억제하면서 희생라이너(17)를 효과적으로 산화물질로 변환시킬 수 있는 라디칼산화(Radical oxidation) 공정을 이용하여 수행될 수 있다. The oxidation process 18 for forming the gate insulating layer 19 can be performed using a radical oxidation process capable of effectively converting the sacrificial liner 17 into an oxidized material while suppressing the silicon loss.

희생라이너(17)가 ALD-Si3N4층을 포함하는 경우, 라디칼산화공정에 의해 ALD-Si3N4층을 SiO2층으로 변환시킬 수 있다. 라디칼산화공정을 적용함에 따라, SiO2층 내에 질소를 미포함하도록 하거나(Nitrogen-free), 질소함량을 최소화할 수 있다. 한편, SiO2내의 높은 함량의 질소는 제2트렌치(16)와 SiO2의 계면에 결함을 발생시킬 수 있다.When the sacrificial liner 17 comprises a-Si 3 N 4 layer ALD, a N 4 layer ALD-Si 3 by a radical oxidation process may be converted into a SiO 2 layer. By applying the radical oxidation process, nitrogen can be contained in the SiO 2 layer (nitrogen-free) and the nitrogen content can be minimized. On the other hand, the high nitrogen content in the SiO 2 may generate a defect at the interface of the second trench 16 and the SiO 2.

ALD-Si3N4층을 라디칼산화공정에 의해 산화시킨 SiO2는 단단한 물질이다. 따라서, 게이트절연층(19)의 제2부분(19B)은 하드마스크(15)를 커버링하는 보호층(passivation layer)의 기능을 할 수 있다. 이하, 게이트절연층(19)의 제2부분(19B)을 '보호층(19B)'이라고 지칭하기로 한다. 라디칼산화공정에 노출된 하드마스크(15)는 치밀화될 수 있다. 즉, 하드마스크(15)가 경화(hardening)될 수 있다. 라디칼산화공정에 의해 하드마스크(15)는 경화된 실리콘산화물로 개질될 수 있다. 이와 같이 보호층(19B)을 형성하면서 하드마스크(15)를 경화시키므로써, 후속 게이트층의 리세싱 공정시에 하드마스크(15)의 손실이 발생하지 않는다.SiO 2 , which is oxidized by the radical oxidation process of the ALD-Si 3 N 4 layer, is a hard material. Accordingly, the second portion 19B of the gate insulating layer 19 can function as a passivation layer covering the hard mask 15. [ Hereinafter, the second portion 19B of the gate insulating layer 19 will be referred to as a "protective layer 19B". The hard mask 15 exposed to the radical oxidation process can be densified. That is, the hard mask 15 can be hardened. By the radical oxidation process, the hard mask 15 can be modified with cured silicon oxide. By hardening the hard mask 15 while forming the protective layer 19B in this way, loss of the hard mask 15 does not occur during the recessing process of the subsequent gate layer.

도 1f에 도시된 바와 같이, 게이트절연층(19) 및 보호층(19B) 상에 게이트층(20A)이 형성될 수 있다. 게이트층(20A)은 게이트절연층(19) 상에서 제2트렌치(16)를 채우도록 형성될 수 있다. 게이트층(20A)은 제2트렌치(16)를 포함한 반도체기판(11)의 전면에 형성될 수 있다. 게이트전극의 저항을 낮추기 위해, 게이트층(20A)은 저저항금속을 포함할 수 있다. 예를 들어, 게이트층(20A)은 텅스텐(W), 티타늄질화물(TiN) 또는 이들의 조합을 포함할 수 있다.As shown in Fig. 1F, a gate layer 20A may be formed on the gate insulating layer 19 and the protective layer 19B. The gate layer 20A may be formed to fill the second trench 16 on the gate insulating layer 19. [ The gate layer 20A may be formed on the entire surface of the semiconductor substrate 11 including the second trench 16. In order to lower the resistance of the gate electrode, the gate layer 20A may comprise a low resistance metal. For example, the gate layer 20A may comprise tungsten (W), titanium nitride (TiN), or a combination thereof.

도 1g에 도시된 바와 같이, 게이트전극(20)이 형성될 수 있다. 게이트전극(20)을 형성하기 위해, 게이트층(20A)이 리세싱될 수 있다. 게이트전극(20)의 상부 표면(20G)은 반도체기판(11)의 상부 표면보다 낮은 레벨일 수 있다. 게이트층(20A)의 리세싱은 평탄화 공정 및 에치백 공정에 의해 수행될 수 있다. 게이트전극(20)은 매립워드라인이라고 지칭될 수 있다. 게이트전극(20)은 고일함수물질을 포함할 수 있다. 이에 따라, 채널도즈를 감소시킬 수 있다.As shown in FIG. 1G, a gate electrode 20 may be formed. In order to form the gate electrode 20, the gate layer 20A may be recessed. The upper surface 20G of the gate electrode 20 may be at a lower level than the upper surface of the semiconductor substrate 11. [ The recessing of the gate layer 20A can be performed by a planarization process and an etch-back process. The gate electrode 20 may be referred to as a buried word line. The gate electrode 20 may comprise a high-k dielectric material. Thus, the channel dose can be reduced.

위와 같은 게이트층(20A)의 리세싱동안 하드마스크(15)는 보호층(19B)에 의해 보호될 수 있다. 이에 따라, 하드마스크(15)의 손실(도면 부호 '15R' 참조)을 방지할 수 있다. 결국, 하드마스크(15)는 게이트층(20A)의 리세싱 이전의 폭 및 두께를 유지할 수 있다.During the recessing of the gate layer 20A as described above, the hard mask 15 can be protected by the protective layer 19B. Thus, loss of the hard mask 15 (refer to 15R) can be prevented. As a result, the hard mask 15 can maintain the width and thickness before the recessing of the gate layer 20A.

도 1h에 도시된 바와 같이, 게이트전극(20) 상에 게이트캡핑층(21)이 형성될 수 있다. 게이트캡핑층(21)을 형성하기 위해, 게이트전극(20) 상에 게이트트렌치(16)를 캡핑층(도면부호 생략)으로 채울 수 있다. 후속하여, 캡핑층은 CMP 또는 에치백공정에 의해 평탄화될 수 있다. 평탄화된 캡핑층은 게이트캡핑층(21)이 될 수 있다. 캡핑층의 평탄화 공정은 보호층(19B)에서 정지하도록 한다. 이에 따라, 하드마스크(15)의 폭 및 두께가 감소되지 않는다.The gate capping layer 21 may be formed on the gate electrode 20, as shown in FIG. To form the gate capping layer 21, the gate trench 16 may be filled with a capping layer (not shown) on the gate electrode 20. Subsequently, the capping layer may be planarized by a CMP or etch back process. The planarized capping layer may be a gate capping layer 21. The planarizing process of the capping layer is stopped at the protective layer 19B. Thus, the width and thickness of the hard mask 15 are not reduced.

상술한 제1실시예에 따르면, 희생라이너(17) 증착 및 산화 공정(18)에 의해 게이트절연층(19)을 형성할 수 있다. 이에 따라, 활성영역(13)의 임계치수 감소 및 벤딩을 방지할 수 있다.According to the first embodiment described above, the gate insulating layer 19 can be formed by the sacrificial liner 17 deposition and oxidation process 18. Thereby, the number of thresholds of the active region 13 can be reduced and bending can be prevented.

도 1i에 도시된 바와 같이, 활성영역(13)에 제1도핑영역(22) 및 제2도핑영역(23)을 형성할 수 있다. 제1도핑영역(22)과 제2도핑영역(23)은 임플란트(Implantation) 등의 도핑 공정에 의해 형성할 수 있다. 제1도핑영역(22)은 활성영역의 제1부분(13A)에 형성될 수 있다. 제2도핑영역(23)은 활성영역(13)의 제2부분(13B) 및 제3부분(13C)에 각각 형성될 수 있다.The first doped region 22 and the second doped region 23 may be formed in the active region 13 as shown in FIG. The first doped region 22 and the second doped region 23 may be formed by a doping process such as implantation. A first doped region 22 may be formed in the first portion 13A of the active region. The second doped region 23 may be formed in the second portion 13B and the third portion 13C of the active region 13, respectively.

도 1j는 제1실시예의 변형예에 따른 반도체장치를 설명하기 위한 도면이다.1J is a view for explaining a semiconductor device according to a modification of the first embodiment.

도 1j를 참조하면, 게이트전극(20) 상에 배리어(24) 및 저일함수층(25)이 더 형성될 수 있다. 배리어층(24)은 티타늄질화물을 포함할 수 있다. 저일함수층(25)은 N형 일함수 물질을 포함할 수 있다. 저일함수층(25)은 N형 도펀트가 도핑된 N 도프드 폴리실리콘을 포함할 수 있다. 저일함수층(25)은 제1도핑영역(22) 및 제2도핑영역(23)과 오버랩될 수 있다. 이에 따라, 저일함수층(25)에 의해 GIDL(Gate Induced Drain Leakage)을 개선할 수 있다.Referring to FIG. 1J, a barrier 24 and a low-ohmic layer 25 may be further formed on the gate electrode 20. FIG. The barrier layer 24 may comprise titanium nitride. The functional layer 25 may include an N-type work function material. The buffer layer 25 may comprise an N-doped polysilicon doped with an N-type dopant. The buffer layer 25 may overlap the first doped region 22 and the second doped region 23. As a result, the GIDL (Gate Induced Drain Leakage) can be improved by the low temperature function layer 25.

도 3a 내지 도 3e는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다. 도 3a 내지 도 3e에 있어서, 도 1a 내지 도 1i에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.3A to 3E illustrate an example of a method of manufacturing the semiconductor device according to the second embodiment. In Figs. 3A to 3E, the same reference numerals as in Figs. 1A to 1I denote the same members, and a duplicate description thereof will be omitted for the sake of simplicity.

도 3a에 도시된 바와 같이, 반도체기판(11)에 제1트렌치(14)가 형성될 수 있다. 제1트렌치(14)에 의해 복수의 활성영역(13)이 정의될 수 있다. 제1트렌치(14)를 형성하기 위해, 소자분리마스크(31)를 이용하여 반도체기판(11)이 식각될 수 있다. As shown in FIG. 3A, a first trench 14 may be formed in the semiconductor substrate 11. In FIG. A plurality of active regions 13 can be defined by the first trenches 14. [ In order to form the first trench 14, the semiconductor substrate 11 can be etched using the element isolation mask 31. [

위와 같은, 제1트렌치(14)를 형성하기 위한 식각 공정에서는, 제1트렌치(14)의 표면에 식각손상을 발생시킬 수 있다. 식각손상을 치유하기 위해, 일반적으로 열산화(thermall oxidation)에 의한 측벽산화(Sidewall oxidation) 공정을 진행하고 있다. 그러나, 제2실시예는 열산화를 적용하지 않고, 희생라이너 증착 및 산화공정을 적용한다.In the above-described etching process for forming the first trench 14, etching damage may occur on the surface of the first trench 14. [ In order to heal etch damage, a sidewall oxidation process is generally performed by thermall oxidation. However, the second embodiment applies a sacrificial liner deposition and oxidation process without applying thermal oxidation.

도 3b에 도시된 바와 같이, 희생라이너(32)가 형성될 수 있다. 희생라이너(32)는 제1트렌치(14)를 포함한 반도체기판(11)의 전면에 형성될 수 있다. 희생라이너(32)는 제1트렌치(14)의 표면 프로파일을 따라 컨포멀하게 형성될 수 있다. 즉, 희생라이너(32)는 제1트렌치(14)의 저면 및 측벽들을 커버링할 수 있다. 희생라이너(32)는 후속 산화공정 중에 활성영역(13)의 산화를 방지할 수 있다. 따라서, 활성영역(13)에서의 실리콘손실을 억제할 수 있다. 희생라이너(32)에 의해 소자분리마스크(31)도 커버링될 수 있다.3B, a sacrificial liner 32 may be formed. The sacrificial liner 32 may be formed on the front surface of the semiconductor substrate 11 including the first trench 14. The sacrificial liner 32 may be conformally formed along the surface profile of the first trench 14. That is, the sacrificial liner 32 may cover the bottom and sidewalls of the first trench 14. The sacrificial liner 32 can prevent oxidation of the active area 13 during subsequent oxidation processes. Therefore, the silicon loss in the active region 13 can be suppressed. The element isolation mask 31 can also be covered by the sacrificial liner 32. [

희생라이너(32)는 제1실시예에 따른 희생라이너(17)와 동일 물질일 수 있다. 제1희생라이너(32)는 후속 산화공정에 의해 산화물질로 변환될 수 있는 물질을 포함할 수 있다. 즉, 희생라이너(32)는 후속 산화공정 중에 산화될 수 있는 물질을 포함할 수 있다. 희생라이너(32)는 ALD-질화물층을 포함할 수 있다. 희생라이너(32)는 ALD-Si3N4층'을 포함할 수 있다. ALD-Si3N4는 LP-Si3N4에 비하여 스텝커버리지가 우수하다. 따라서, 희생라이너(32)는 제1트렌치(14)의 탑부, 제1트렌치(14)의 측벽 및 제1트렌치(14)의 저면에서 동일한 두께를 갖고 형성될 수 있다. The sacrificial liner 32 may be the same material as the sacrificial liner 17 according to the first embodiment. The first sacrificial liner 32 may comprise a material that can be converted to an oxidizing material by a subsequent oxidation process. That is, the sacrificial liner 32 may comprise a material that may be oxidized during a subsequent oxidation process. The sacrificial liner 32 may comprise an ALD-nitride layer. Sacrificial liner 32 may include a-Si 3 N 4 layer ALD. ALD-Si 3 N 4 has better step coverage than LP-Si 3 N 4 . The sacrificial liner 32 may be formed to have the same thickness at the top of the first trench 14, the side wall of the first trench 14, and the bottom of the first trench 14. [

도 3c에 도시된 바와 같이, 희생라이너(32)가 산화공정(33)에 노출될 수 있다. 희생라이너(32)를 산화시키므로써 산화물라이너(34)가 형성될 수 있다. 희생라이너(32)의 산화 공정(33)과 희생라이너(32)의 증착 공정은 인시튜로 진행될 수 있다. 희생라이너(32)의 산화 공정(33) 중에, 활성영역(13)의 측벽산화가 억제될 수 있다. 이에 따라, 실리콘손실이 방지될 수 있다. 산화공정(33)에 의해 희생라이너(32)가 산화되기 때문에, 활성영역(13)은 산화공정(33) 전의 임계치수를 유지할 수 있다. 산화물라이너(34)는 희생라이너(32)와 동일 두께일 수 있다. The sacrificial liner 32 may be exposed to the oxidation process 33, as shown in Fig. 3C. By oxidizing the sacrificial liner 32, an oxide liner 34 can be formed. The deposition process of the oxidation process 33 of the sacrificial liner 32 and the sacrificial liner 32 can proceed in situ. During the oxidation process 33 of the sacrificial liner 32, oxidation of the sidewalls of the active region 13 can be suppressed. Thus, silicon loss can be prevented. Since the sacrificial liner 32 is oxidized by the oxidation process 33, the active region 13 can maintain the critical number before the oxidation process 33. [ The oxide liner 34 may be as thick as the sacrificial liner 32.

산화 공정(33)에 의해, 희생라이너(32)는 산화물질로 변환될 수 있다. 산화 공정(33)은, 실리콘손실을 억제하면서 희생라이너(32)를 효과적으로 산화물질로 변환시킬 수 있는 라디칼산화 공정을 이용하여 수행될 수 있다. By the oxidation step 33, the sacrificial liner 32 can be converted to an oxidizing material. The oxidation process 33 can be performed using a radical oxidation process that can effectively convert the sacrificial liner 32 into an oxidizing material while suppressing silicon loss.

희생라이너(32)가 ALD-Si3N4층을 포함하는 경우, 라디칼산화공정에 의해 ALD-Si3N4층을 SiO2층으로 변환시킬 수 있다. 라디칼산화공정을 적용함에 따라, SiO2층 내에 질소를 미포함하도록 하거나, 질소함량을 최소화할 수 있다. 한편, SiO2 내의 높은 함량의 질소는 제1트렌치(14)와 SiO2의 계면에 결함을 발생시킬 수 있다.When the sacrificial liner 32 comprises a-Si 3 N 4 layer ALD, a N 4 layer ALD-Si 3 by a radical oxidation process may be converted into a SiO 2 layer. By applying the radical oxidation process, nitrogen may be included in the SiO 2 layer, or the nitrogen content may be minimized. On the other hand, SiO 2 May cause a defect in the interface between the first trench 14 and the SiO 2 .

도 3d에 도시된 바와 같이, 소자분리층(12)이 형성될 수 있다. 소자분리층(12)은 제1트렌치(14)를 채우는 절연물질을 포함할 수 있다. 소자분리층(12)은 단일 물질로 이루어질 수 있으며, 단일 물질은 산화물일 수 있다. 다른 실시예에서, 소자분리층(12)은 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 조합을 포함할 수 있다. 소자분리층(12)을 형성하기 위해, 절연물질로 소자분리트렌치를 채운 후, 평탄화 공정이 수행될 수 있다. 후속하여, 활성영역(13)의 상부 표면과 동일 높이가 되도록 리세싱될 수 있다. As shown in Fig. 3D, a device isolation layer 12 may be formed. The device isolation layer 12 may comprise an insulating material filling the first trench 14. The device isolation layer 12 may be made of a single material, and the single material may be an oxide. In another embodiment, the device isolation layer 12 may comprise silicon nitride or a combination of silicon oxide and silicon nitride. In order to form the element isolation layer 12, after the element isolation trench is filled with an insulating material, a planarization process can be performed. Subsequently, it may be recessed to be flush with the top surface of the active region 13.

다음에, 소자분리마스크(31)가 제거될 수 있다. 아울러, 산화물라이너(34) 중에서 소자분리마스크(31)의 측벽 및 상부표면을 커버링하는 부분이 제거될 수 있다. 따라서, 제1트렌치(14)의 저면 및 측벽에만 산화물라이너(34)가 잔류할 수 있다.Next, the element isolation mask 31 can be removed. In addition, a portion of the oxide liner 34 covering the side walls and the upper surface of the element isolation mask 31 can be removed. Thus, the oxide liner 34 may remain only on the bottom and sidewalls of the first trench 14.

위와 같이, 제2실시예에 따르면, 소자분리 공정시에, 산화물라이너(34)를 형성할 수 있다. 산화물라이너(34)를 형성하므로써, 제1트렌치(14)를 형성하기 위한 식각 공정에서 발생된 식각손상(etch damage)을 치유할 수 있다. 도시하지 않았으나, 제1실시예에서는 공지된 방법, 즉, 라이너실리콘층 증착 및 산화 공정(즉, 라디칼산화)에 의해 산화물라이너를 형성할 수 있다.As described above, according to the second embodiment, the oxide liner 34 can be formed in the element isolation process. By forming the oxide liner 34, the etch damage generated in the etch process for forming the first trench 14 can be healed. Although not shown, in the first embodiment, the oxide liner can be formed by a known method, that is, a liner silicon layer deposition and oxidation process (i.e., radical oxidation).

아울러, 제2실시예는, 희생라이너(32) 증착 및 산화공정(33)에 의해 실리콘손실없이 산화물라이너(34)를 형성할 수 있다. 따라서, 활성영역(13)의 임계치수 감소를 방지할 수 있다.In addition, the second embodiment can form the oxide liner 34 without sacrificing the silicon by the sacrificial liner 32 deposition and oxidation process 33. Therefore, it is possible to prevent the threshold number of active regions 13 from decreasing.

후속하여, 제1실시예와 유사하게, 제2트렌치 형성 공정, 희생라이너 증착 공정, 산화 공정, 게이트전극 형성 공정, 게이트캡핑층 형성 공정이 수행될 수 있다.Subsequently, a second trench formation process, a sacrificial liner deposition process, an oxidation process, a gate electrode formation process, and a gate capping layer formation process may be performed similarly to the first embodiment.

제2트렌치(16) 및 활성핀(13F)를 형성하기 위해, 도 1b 및 도 1c에 도시된 일련의 공정을 수행할 수 있다.In order to form the second trench 16 and the active pin 13F, a series of processes shown in Figs. 1B and 1C can be performed.

게이트절연층(19)을 형성하기 위해, 도 1d 및 도 1e에 도시된 바와 같이, 희생라이너(17) 증착 및 산화공정(18)을 인시튜로 진행할 수 있다.In order to form the gate insulating layer 19, the sacrificial liner 17 deposition and oxidation process 18 may be advanced in situ, as shown in Figs. 1D and 1E.

도 3e에 도시된 바와 같이, 게이트전극(20) 및 게이트캡핑층(21)을 형성하기 위해, 도 1f 내지 도 1h에 도시된 바와 같이, 게이트층(20A) 증착 및 리세싱, 캡핑층 증착 및 평탄화 공정을 수행할 수 있다.As shown in FIG. 3E, to form the gate electrode 20 and the gate capping layer 21, a gate layer 20A is deposited and recessed, capping layer deposition and A planarizing process can be performed.

다음으로, 제1도핑영역(22) 및 제2도핑영역(23)을 형성할 수 있다.Next, the first doped region 22 and the second doped region 23 can be formed.

상술한 제2실시예에 따르면, 희생라이너(32) 증착 및 산화공정(33)에 의해 실리콘손실없이 산화물라이너(34)를 형성할 수 있다. 아울러, 희생라이너(17) 증착 및 산화 공정(18)에 의해 게이트절연층(19)을 형성할 수 있다. 이에 따라, 활성영역(13)의 임계치수 감소 및 벤딩을 방지할 수 있다. 아울러, 산화공정(18)에 의해 보호층(19B)을 형성하므로써, 후속 공정으로부터 하드마스크(15)의 손실을 방지할 수 있다.According to the second embodiment described above, the oxide liner 34 can be formed without a silicon loss by the sacrificial liner 32 deposition and oxidation process 33. In addition, the gate insulating layer 19 can be formed by a sacrificial liner 17 deposition and oxidation process 18. Thereby, the number of thresholds of the active region 13 can be reduced and bending can be prevented. In addition, by forming the protective layer 19B by the oxidation step 18, it is possible to prevent the loss of the hard mask 15 from the subsequent process.

제1실시예 및 제2실시예의 비교예로서, 게이트절연층을 형성하기 위해, 라이너실리콘층 증착 및 산화 공정을 수행할 수 있다. 그러나, 라이너실리콘층을 산화시키는 경우, 게이트절연층과 제2트렌치 표면 사이의 표면 거칠기가 나쁘기 때문에 채널특성이 열화될 수 있다.As a comparative example of the first embodiment and the second embodiment, a liner silicon layer deposition and oxidation process can be performed to form the gate insulating layer. However, when the liner silicon layer is oxidized, the channel characteristics may deteriorate because the surface roughness between the gate insulating layer and the second trench surface is poor.

도 4a 내지 도 4i는 본 실시예들에 따른 반도체장치의 제조 방법을 설명한다. 도 4a 내지 도 4i는 메모리셀의 제조 방법을 설명한다. 이하, 설명의 편의를 위해, A-A'선에 따른 제조 방법을 설명한다.4A to 4I illustrate a method of manufacturing a semiconductor device according to the present embodiments. 4A to 4I illustrate a method of manufacturing a memory cell. Hereinafter, for convenience of explanation, a manufacturing method according to the line A-A 'will be described.

도 4a에 도시된 바와 같이, 제1콘택홀(41)이 형성될 수 있다. 제1콘택홀(41)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 보호층(19B) 및 하드마스크(15)를 식각할 수 있다. 이하, 보호층(19B) 및 하드마스크(15)를 층간절연층'의 기능을 수행할 수 있다. 제1콘택홀(41)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 제1콘택홀(41)에 의해 활성영역(13)의 일부분이 노출된다. 제1콘택홀(41)은 일정 선폭으로 제어된 직경을 가질 수 있다. 예컨대, 제1콘택홀(41)에 의해 제1도핑영역(22)이 노출된다. 제1콘택홀(41)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(41)을 형성하기 위한 식각 공정에서 제1도핑영역(22) 및 소자분리층(12)의 일부가 식각될 수 있다. 즉, 제1콘택홀(41) 아래의 제1도핑영역(22) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 제1콘택홀(41)의 저부를 확장시킬 수 있다. As shown in FIG. 4A, a first contact hole 41 may be formed. The protective layer 19B and the hard mask 15 may be etched using a contact mask (not shown) to form the first contact hole 41. [ Hereinafter, the protective layer 19B and the hard mask 15 can function as an interlayer insulating layer. The first contact hole 41 may have a circular shape or an elliptical shape when viewed in a plan view. A part of the active region 13 is exposed by the first contact hole 41. The first contact hole 41 may have a diameter controlled to a certain line width. For example, the first doped region 22 is exposed by the first contact hole 41. The first contact hole 41 has a diameter larger than the width of the minor axis of the active region 13. Therefore, in the etching process for forming the first contact hole 41, the first doped region 22 and part of the device isolation layer 12 can be etched. That is, the first doped region 22 and the device isolation layer 12 under the first contact hole 41 can be recessed to a certain depth. Thus, the bottom of the first contact hole 41 can be expanded.

도 4b에 도시된 바와 같이, 예비 플러그(42A)가 형성된다. 예비 플러그(42A)의 형성 방법을 살펴보면 다음과 같다. 먼저, 제1콘택홀(41)을 포함한 반도체기판(11)의 전면에 제1콘택홀(41)를 채우는 제1도전층(도면부호 생략)을 형성한다. 다음으로, 보호층(19B)의 표면이 노출되도록 제1도전층이 식각될 수 있다. 이로써, 제1콘택홀(41)을 채우는 예비 플러그(42A)가 형성된다. 예비 플러그(42A)의 표면은 보호층(19B)의 표면과 공면이거나, 더 낮은 높이일 수 있다. 후속하여, 임플란트 등의 도핑공정에 의해 예비 플러그(42A)에 불순물이 도핑될 수 있다. 본 실시예에서, 예비 플러그(42A)는 도펀트가 도핑된 폴리실리콘을 포함할 수 있다.As shown in Fig. 4B, a spare plug 42A is formed. A method of forming the preliminary plug 42A will be described below. First, a first conductive layer (not shown) filling the first contact hole 41 is formed on the entire surface of the semiconductor substrate 11 including the first contact hole 41. Next, the first conductive layer may be etched so that the surface of the protective layer 19B is exposed. Thereby, a preliminary plug 42A filling the first contact hole 41 is formed. The surface of the preliminary plug 42A may be coplanar with the surface of the protective layer 19B, or may be a lower height. Subsequently, the preliminary plug 42A can be doped with an impurity by a doping process such as an implant. In this embodiment, the preliminary plug 42A may comprise polysilicon doped with a dopant.

다음으로, 제2도전층(43A)과 캡핑층(44A)이 적층될 수 있다. 예비 플러그(42A) 및 보호층(19B) 상에 제2도전층(43A)과 캡핑층(44A)을 순차적으로 적층할 수 있다. 제2도전층(43A)은 금속함유물질을 포함한다. 제2도전층(43A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2도전층(43A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 제2도전층(43A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 캡핑층(44A)은 제2도전층(43A) 및 예비 플러그(42A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 캡핑층(44A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 캡핑층(44A)은 실리콘질화물로 형성된다.Next, the second conductive layer 43A and the capping layer 44A may be laminated. The second conductive layer 43A and the capping layer 44A may be sequentially stacked on the preliminary plug 42A and the protective layer 19B. The second conductive layer 43A includes a metal-containing material. The second conductive layer 43A may comprise a metal, a metal nitride, a metal suicide, or a combination thereof. In this embodiment, the second conductive layer 43A may include tungsten (W). In another embodiment, the second conductive layer 43A may comprise a layer of titanium nitride and tungsten (TiN / W). At this time, the titanium nitride can serve as a barrier. The capping layer 44A may be formed of an insulating material having an etch selectivity to the second conductive layer 43A and the preliminary plug 42A. The capping layer 44A may comprise silicon oxide or silicon nitride. In this embodiment, the capping layer 44A is formed of silicon nitride.

도 4c에 도시된 바와 같이, 비트라인구조물(BL)과 비트라인콘택플러그(42)가 형성된다. 비트라인구조물(BL)과 비트라인콘택플러그(42)은 비트라인마스크를 이용한 식각공정에 의해 형성될 수 있다. 비트라인마스크(도시 생략)를 식각장벽으로 하여 캡핑층(44A) 및 제2도전층(43A)을 식각한다. 이에 따라, 비트라인(43) 및 비트라인캡핑층(44)을 포함하는 비트라인구조물(BL)이 형성된다. 비트라인(43)은 제2도전층(43A)의 식각에 의해 형성될 수 있다. 비트라인캡핑층(44)은 캡핑층(44A)의 식각에 의해 형성된다.As shown in FIG. 4C, a bit line structure BL and a bit line contact plug 42 are formed. The bit line structure BL and the bit line contact plug 42 may be formed by an etching process using a bit line mask. The capping layer 44A and the second conductive layer 43A are etched using a bit line mask (not shown) as an etching barrier. Accordingly, a bit line structure BL including the bit line 43 and the bit line capping layer 44 is formed. The bit line 43 may be formed by etching the second conductive layer 43A. The bit line capping layer 44 is formed by etching the capping layer 44A.

연속해서, 비트라인(43)과 동일한 선폭으로, 예비 플러그(42A)를 식각한다. 이에 따라 비트라인콘택플러그(42)가 형성된다. 비트라인콘택플러그(42)는 제1도핑영역(22) 상에 형성된다. 비트라인콘택플러그(42)는 제1도핑영역(22)과 비트라인(43)을 상호 접속시킨다. 비트라인콘택플러그(44)는 제1콘택홀(41) 내에 형성된다. 비트라인콘택플러그(42)의 선폭은 제1콘택홀(41)의 직경보다 작다. 따라서, 비트라인콘택플러그(42) 주변에 갭이 형성될 수 있다. Subsequently, the preliminary plug 42A is etched with the same line width as that of the bit line 43. A bit line contact plug 42 is thus formed. A bit line contact plug 42 is formed on the first doped region 22. The bit line contact plug 42 interconnects the first doped region 22 and the bit line 43. A bit line contact plug 44 is formed in the first contact hole 41. The line width of the bit line contact plug 42 is smaller than the diameter of the first contact hole 41. Thus, a gap can be formed around the bit line contact plug 42. [

도 4d 내지 도 4f에 도시된 바와 같이, 스페이서요소(spacer element, 45A)가 형성될 수 있다. 스페이서요소(45A)는 비트라인콘택플러그(42) 및 비트라인구조물(BL)의 측벽에 위치할 수 있다. 스페이서요소(45A)는 복수의 스페이서로 이루어질 수 있다. 스페이서요소(45A)의 일부는 비트라인콘택플러그(42) 주변의 갭을 채울 수 있다.As shown in Figs. 4D to 4F, a spacer element 45A may be formed. The spacer element 45A may be located on the sidewalls of the bit line contact plug 42 and the bit line structure BL. The spacer element 45A may be composed of a plurality of spacers. A portion of the spacer element 45A may fill the gap around the bit line contact plug 42.

다음으로, 플러그분리층(48) 및 제2콘택홀(49)이 형성될 수 있다. 플러그분리(48)은 비트라인구조물(BL) 사이에 갭필된다. 플러그분리층(48)은 실리콘질화물을 포함한다. 제2콘택홀(49)을 형성하기 위해 다마신 공정이 적용될 수 있다. 예컨대, 비트라인구조물(BL) 사이에 희생층(46A)을 채운 후에, 희생층(46A)의 일부를 식각하여 플러그분리부(47)를 형성한다. 다음에, 플러그분리부(47)에 플러그분리층(48)을 채운다. 이후에, 잔류하는 희생층(46)을 제거하므로써 제2콘택홀(49)이 형성될 수 있다. 플러그분리층(48)은 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 희생층(46)을 제거하기 위해 딥아웃 공정이 적용될 수 있다. 제2콘택홀(49)은 평면상으로 볼 때, 사각형 형상일 수 있다. Next, the plug separation layer 48 and the second contact hole 49 may be formed. The plug isolation 48 is gapped between the bit line structures BL. The plug separation layer 48 includes silicon nitride. A damascene process may be applied to form the second contact hole 49. For example, after filling the sacrificial layer 46A between the bit line structures BL, a part of the sacrificial layer 46A is etched to form a plug separating portion 47. [ Next, the plug separating portion 48 is filled with the plug separating portion 47. Thereafter, the second contact hole 49 can be formed by removing the remaining sacrificial layer 46. The plug separation layer 48 may be formed by forming silicon nitride and then planarizing. A dip-out process may be applied to remove the sacrificial layer 46. The second contact hole 49 may have a rectangular shape when viewed in a plan view.

도 4g에 도시된 바와 같이, 제2도핑영역(23)이 노출되도록 식각 공정을 진행한다. 이를 제2콘택홀(49)의 확장공정(Widening process)이라고 지칭한다. 예컨대, 제2콘택홀(49) 내의 스페이서요소(45A)를 식각하여 비트라인구조물(BL)의 측벽에 스페이서(45)를 형성할 수 있다. 계속해서, 스페이서(45)에 자기-정렬(self-aligned)시켜 보호층(19B) 및 하드마스크(15)을 식각할 수 있다. 확장공정에 의해 제2콘택홀(49)의 바텀부가 확장되어, 제2도핑영역(23)이 노출된다. 후속하여 제2도핑영역(23) 및 소자분리층(12)의 일부가 일정 깊이 리세스될 수 있다. 제2콘택홀(49)의 바텀부는 식각선택비 차이에 의해 라운드 프로파일(R 참조)을 가질 수 있다. 이와 같은 라운드 프로파일(R)에 의해 후속 스토리지노드콘택플러그의 접촉면적을 증가시킬 수 있다. As shown in FIG. 4G, the etching process is performed so that the second doped region 23 is exposed. This is called a widening process of the second contact hole 49. For example, the spacer element 45A in the second contact hole 49 may be etched to form the spacer 45 on the sidewall of the bit line structure BL. Subsequently, the protective layer 19B and the hard mask 15 may be etched by self-aligning the spacer 45. [ The bottom portion of the second contact hole 49 is expanded by the exposing process so that the second doped region 23 is exposed. A part of the second doped region 23 and the element isolation layer 12 can be recessed to a certain depth subsequently. The bottom portion of the second contact hole 49 may have a round profile (see R) by etching selectivity difference. Such a round profile R can increase the contact area of the subsequent storage node contact plugs.

제2콘택홀(53)의 확장공정은 깊이 방향은 물론 수평방향으로 진행할 수 있다. 이를 위해 등방성 식각공정을 수행할 수 있다. 등방성식각 공정에 의해 보호층(19B) 및 하드마스크(15)가 등방성으로 식각될 수 있다.The extension process of the second contact hole 53 can proceed not only in the depth direction but also in the horizontal direction. For this purpose, an isotropic etching process can be performed. The protective layer 19B and the hard mask 15 may be isotropically etched by an isotropic etching process.

본 실시예들에서, 게이트전극(20) 형성 동안에 하드마스크(15)의 손실이 발생되지 않으므로, 확장공정시 이웃하는 제2콘택홀(49) 사이에 전기적으로 절연될 수 있는 간격(도면부호 'S' 참조)을 충분히 확보할 수 있다. 비교예로서, 하드마스크(15)의 손실이 발생된 경우에는, 확장공정에 의해 이웃하는 제2콘택홀(49) 사이에 브릿지가 발생될 수 있다.In this embodiment, since the loss of the hard mask 15 is not generated during the formation of the gate electrode 20, an interval (refer to ' S ') can be sufficiently secured. As a comparative example, when loss of the hard mask 15 is generated, a bridge may be generated between neighboring second contact holes 49 by the expansion process.

도 4h에 도시된 바와 같이, 제2콘택홀(49)을 부분적으로 채우는 실리콘플러그(50)가 형성될 수 있다. 실리콘플러그(50)를 형성하기 위해, 제2콘택홀(49)을 채우도록 폴리실리콘층을 형성할 수 있다. 다음에, 비트라인구조물(BL)의 상부 표면보다 낮은 높이가 되도록, 폴리실리콘층을 리세스할 수 있다. 이에 따라, 제2콘택홀(49) 내에 실리콘플러그(50)가 형성될 수 있다. 실리콘플러그(50)는 '폴리실리콘플러그'라고 지칭될 수 있다. 실리콘플러그에 도펀트가 도핑될 수 있다. As shown in Fig. 4H, a silicon plug 50 may be formed to partially fill the second contact hole 49. [0050] As shown in Fig. In order to form the silicon plug 50, a polysilicon layer may be formed to fill the second contact hole 49. Next, the polysilicon layer may be recessed to a lower height than the top surface of the bit line structure BL. Thus, the silicon plug 50 can be formed in the second contact hole 49. The silicon plug 50 may be referred to as a " polysilicon plug ". The silicon plug may be doped with a dopant.

다음에, 실리사이드-금속층 증착 및 열공정에 의해 금속실리사이드(51)가 형성될 수 있다. 실리콘플러그(50) 상에 금속실리사이드(51)가 형성될 수 있다. 열공정 이후에, 미반응 실리사이드-금속층을 제거할 수 있다.Next, the metal silicide 51 may be formed by a silicide-metal layer deposition and a thermal process. A metal silicide 51 may be formed on the silicon plug 50. After the thermal process, the unreacted silicide-metal layer can be removed.

금속실리사이드(51)는 코발트실리사이드를 포함할 수 있으나, 코발트실리사이드에 한정되지 않는다. 예컨대, 실리콘과 반응하여 실리사이드를 형성할 수 있는 다른 금속(예를 들면, 티타늄, 니켈 등)을 이용하여, 금속실리사이드를 형성할 수도 있다. The metal silicide 51 may include cobalt silicide, but is not limited to cobalt silicide. For example, another metal (for example, titanium, nickel, or the like) capable of reacting with silicon to form a silicide may be used to form a metal silicide.

제2콘택홀(49)에 도전층을 채울 수 있다. 도전층은 실리콘플러그(50)보다 저저항인 물질일 수 있다. 예를 들어, 도전층으로는 금속물질일 수 있다. 도전층을 채운후에 CMP 공정이 수행될 수 있다. 이에 따라, 제2콘택홀(49) 내에 금속플러그(52)가 형성될 수 있다. The second contact hole 49 can be filled with the conductive layer. The conductive layer may be a material that is lower in resistance than the silicon plug 50. For example, the conductive layer may be a metallic material. After the conductive layer is filled, a CMP process can be performed. Thus, the metal plug 52 can be formed in the second contact hole 49. [

상술한 바에 따르면, 스토리지노드콘택플러그가 형성될 수 있다. 스토리지노드콘택플러그는 실리콘플러그(50), 금속실리콘사이드(51), 금속플러그(52)를 포함할 수 있다. According to the above description, a storage node contact plug can be formed. The storage node contact plug may include a silicon plug 50, a metal silicon side 51, and a metal plug 52.

도 4i에 도시된 바와 같이, 금속플러그(52) 상에 메모리요소(53)가 형성될 수 있다. 메모리요소(53)는 캐패시터를 포함할 수 있다.As shown in FIG. 4I, a memory element 53 may be formed on the metal plug 52. The memory element 53 may comprise a capacitor.

도 5는 비교예에 따른 반도체장치를 도시한 도면이다. 비교예는 게이트절연층을 형성하기 위해 희생라이너 없이 열산화 또는 라디칼산화를 직접 적용한 경우이다. 따라서, 비교예는 게이트전극(20)을 형성하기 위한 에치백 공정시 하드마스크(15)가 손실될 수 있다.5 is a view showing a semiconductor device according to a comparative example. The comparative example is a case in which thermal oxidation or radical oxidation is directly applied without forming a sacrificial liner to form a gate insulating layer. Therefore, in the comparative example, the hard mask 15 may be lost in the etch-back process for forming the gate electrode 20. [

도 5를 참조하면, 비교예는 하드마스크(15)의 손실로 인해, 제2콘택홀(49)의 확장공정시 이웃하는 제2콘택홀(49) 사이에 충분한 간격(S1)을 유지하기 어렵다. 간격(S1)은 도 4g의 간격(S1)보다 좁다. 이에 따라, 이웃하는 제2콘택홀(49)간 브릿지가 발생될 수 있다. 5, it is difficult to maintain a sufficient gap S1 between the neighboring second contact holes 49 during the extension process of the second contact hole 49 due to the loss of the hard mask 15 . The interval S1 is narrower than the interval S1 in Fig. 4G. Thus, bridges between adjacent second contact holes 49 can be generated.

상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.The semiconductor device according to the above-described embodiments may be applied to a dynamic random access memory (DRAM), and the present invention is not limited thereto. For example, a static random access memory (SRAM), a flash memory, a ferroelectric random access memory (FeRAM) (Magnetic Random Access Memory), and a PRAM (Phase Change Random Access Memory).

전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined by the appended claims. Will be clear to those who have knowledge of.

11 : 반도체기판 12 : 소자분리층
13 : 활성영역 13 : 제1트렌치
15 : 하드마스크 16 : 제2트렌치
17 : 희생라이너 19 : 게이트절연층11: semiconductor substrate 12: device isolation layer
13: active region 13: first trench
15: hard mask 16: second trench
17: sacrificial liner 19: gate insulating layer

Claims (16)

반도체기판에 활성영역을 정의하는 소자분리층을 형성하는 단계;
상기 활성영역의 일부 및 상기 소자분리층의 일부를 동시에 횡단하는 라인 형상의 오프닝을 갖는 하드마스크를 형성하는 단계;
상기 하드마스크의 오프닝을 통해 상기 활성영역 및 상기 소자분리층을 식각하여 트렌치를 형성하는 단계;
상기 하드마스크의 상부 표면 및 측벽들과 상기 트렌치의 측면들 및 바닥면을 커버링하는 실리콘질화물층을 형성하는 단계;
상기 실리콘질화물층을 산화시켜 상기 트렌치의 측면들 및 바닥면을 덮는 게이트산화물층과 상기 하드마스크를 커버링하는 보호층을 형성하는 단계;
상기 게이트산화물층 및 보호층 상에 상기 트렌치를 채우는 게이트층을 형성하는 단계; 및
상기 트렌치 내에 상기 반도체기판의 상부 표면보다 낮은 레벨을 갖는 게이트전극을 형성하기 위해, 상기 게이트층을 리세싱하는 단계
를 포함하는 반도체장치 제조 방법.
Forming an element isolation layer for defining an active region on a semiconductor substrate;
Forming a hard mask having a line-shaped opening that simultaneously traverses a portion of the active region and a portion of the device isolation layer;
Etching the active region and the device isolation layer through the opening of the hard mask to form a trench;
Forming a silicon nitride layer overlying the top surface and sidewalls of the hard mask and the sides and bottom surface of the trench;
Oxidizing the silicon nitride layer to form a gate oxide layer covering the sides and the bottom surface of the trench and a protective layer covering the hard mask;
Forming a gate layer on the gate oxide layer and the passivation layer to fill the trench; And
Recessing the gate layer to form a gate electrode in the trench having a lower level than the top surface of the semiconductor substrate,
≪ / RTI >
제1항에 있어서,
상기 실리콘질화물층을 형성하는 단계와 상기 실리콘질화물층의 산화 단계는, 인시튜로 진행하는 반도체장치 제조 방법.
The method according to claim 1,
Wherein the step of forming the silicon nitride layer and the step of oxidizing the silicon nitride layer proceed in situ.
제1항에 있어서,
상기 실리콘질화물층을 형성하는 단계는, 원자층증착법으로 형성하는 반도체장치 제조 방법.
The method according to claim 1,
Wherein the step of forming the silicon nitride layer is performed by atomic layer deposition.
제1항에 있어서,
상기 게이트산화물층을 형성하는 단계는,
라디칼산화 공정을 이용하는 반도체장치 제조 방법.
The method according to claim 1,
Wherein forming the gate oxide layer comprises:
A method of manufacturing a semiconductor device using a radical oxidation process.
제1항에 있어서,
상기 실리콘질화물층을 형성하는 단계는,
상기 하드마스크의 상부 표면 및 측벽들 상에 형성되는 두께, 상기 트렌치의 측면들 및 바닥면 상에 형성되는 두께가 동일하도록 형성하는 반도체장치 제조 방법.
The method according to claim 1,
Wherein forming the silicon nitride layer comprises:
The thickness formed on the upper surface and the sidewalls of the hard mask, and the thickness formed on the side surfaces and the bottom surface of the trench are the same.
제1항에 있어서,
상기 하드마스크는 TEOS를 포함하는 반도체장치 제조 방법.
The method according to claim 1,
Wherein the hard mask comprises TEOS.
반도체기판을 식각하여 활성영역을 정의하는 제1트렌치를 형성하는 단계;
상기 제1트렌치를 커버링하는 제1실리콘질화물층을 형성하는 단계;
상기 제1트렌치를 커버링하는 실리콘산화물라이너를 형성하기 위해 상기 제1실리콘질화물층을 산화시키는 단계;
상기 실리콘산화물라이너 상에 상기 제1트렌치를 채우는 소자분리층을 형성하는 단계;
상기 활성영역의 일부 및 상기 소자분리층의 일부를 동시에 횡단하는 라인 형상의 오프닝을 갖는 하드마스크를 형성하는 단계;
상기 하드마스크의 오프닝을 통해 상기 활성영역 및 상기 소자분리층을 식각하여 제2트렌치를 형성하는 단계;
상기 하드마스크의 상부 표면 및 측벽들과 상기 트렌치의 측면들 및 바닥면을 커버링하는 제2실리콘질화물층을 형성하는 단계; 및
상기 제2실리콘질화물층을 산화시켜 상기 제2트렌치의 측면들 및 바닥면을 덮는 게이트산화물층과 상기 하드마스크의 상부표면 및 측벽들을 커버링하는 보호층을 형성하는 단계
를 포함하는 반도체장치 제조 방법.Etching the semiconductor substrate to form a first trench defining an active region;
Forming a first silicon nitride layer overlying the first trench;
Oxidizing the first silicon nitride layer to form a silicon oxide liner covering the first trench;
Forming a device isolation layer on the silicon oxide liner to fill the first trench;
Forming a hard mask having a line-shaped opening that simultaneously traverses a portion of the active region and a portion of the device isolation layer;
Etching the active region and the device isolation layer through the opening of the hard mask to form a second trench;
Forming a second silicon nitride layer overlying the top surface and sidewalls of the hard mask and sides and bottom surface of the trench; And
Oxidizing the second silicon nitride layer to form a gate oxide layer covering the sides and the bottom surface of the second trench and a protective layer covering the top surface and sidewalls of the hard mask
≪ / RTI > 제7항에 있어서,
상기 제1실리콘질화물층을 형성하는 단계와 상기 제1실리콘질화물층의 산화 단계는, 인시튜로 진행하는 반도체장치 제조 방법.
8. The method of claim 7,
Wherein the step of forming the first silicon nitride layer and the step of oxidizing the first silicon nitride layer proceed in situ.
제7항에 있어서,
상기 제2실리콘질화물층을 형성하는 단계와 상기 제2실리콘질화물층의 산화 단계는, 인시튜로 진행하는 반도체장치 제조 방법.
8. The method of claim 7,
Wherein the step of forming the second silicon nitride layer and the step of oxidizing the second silicon nitride layer proceed in situ.
제7항에 있어서,
상기 제1실리콘질화물층 및 제2실리콘질화물층을 형성하는 단계는, 각각 원자층증착법으로 형성하는 반도체장치 제조 방법.
8. The method of claim 7,
Wherein the first silicon nitride layer and the second silicon nitride layer are formed by atomic layer deposition.
제7항에 있어서,
상기 실리콘산화물라이너 및 게이트산화물층을 형성하는 단계는,
각각 라디칼산화 공정을 이용하는 반도체장치 제조 방법.
8. The method of claim 7,
Wherein forming the silicon oxide liner and gate oxide layer comprises:
And each of which is a radical oxidation process.
제7항에 있어서,
상기 제2트렌치를 형성하는 단계 이후에,
상기 제2트렌치 저면에 활성핀을 형성하기 위해, 상기 트렌치의 저면보다 낮은 레벨을 갖도록 상기 소자분리층을 추가로 식각하는 단계
를 더 포함하는 반도체장치 제조 방법.
8. The method of claim 7,
After forming the second trench,
Further etching the device isolation layer so as to have a lower level than the bottom surface of the trench to form an active fin on the bottom surface of the second trench;
≪ / RTI >
제7항에 있어서,
상기 게이트산화물층 및 보호층을 형성하는 단계 이후에,
상기 게이트산화물층 및 보호층 상에 상기 트렌치를 채우는 게이트층을 형성하는 단계;
상기 반도체기판의 상부 표면보다 낮은 레벨을 갖는 게이트전극을 형성하기 위해, 상기 게이트층을 리세싱하는 단계; 및
상기 게이트전극 상에 게이트캡핑층을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
8. The method of claim 7,
After the step of forming the gate oxide layer and the protective layer,
Forming a gate layer on the gate oxide layer and the passivation layer to fill the trench;
Recessing the gate layer to form a gate electrode having a lower level than an upper surface of the semiconductor substrate; And
Forming a gate capping layer on the gate electrode
≪ / RTI >
제13항에 있어서,
상기 게이트캡핑층을 형성하는 단계 이후에,
상기 하드마스크 및 보호층을 식각하여 상기 활성영역의 제1부분을 노출시키는 제1콘택홀을 형성하는 단계;
상기 제1콘택홀 내에 예비 플러그를 형성하는 단계;
상기 예비 플러그 상에 비트라인을 형성하는 단계;
상기 비트라인과 동일한 선폭을 갖는 비트라인콘택플러그를 형성하기 위해, 상기 예비 플러그를 식각하는 단계;
상기 비트라인콘택플러그 및 비트라인구조물의 측벽에 스페이서요소를 형성하는 단계;
상기 하드마스크 및 보호층을 식각하여 상기 활성영역의 제2부분을 노출시키는 제2콘택홀을 형성하는 단계;
등방성식각에 의해 상기 제2콘택홀을 확장하는 단계; 및
상기 확장된 제2콘택홀 내에 스토리지노드콘택플러그를 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
14. The method of claim 13,
After forming the gate capping layer,
Etching the hard mask and the passivation layer to form a first contact hole exposing a first portion of the active region;
Forming a preliminary plug in the first contact hole;
Forming a bit line on the pre-plug;
Etching the preliminary plug to form a bit line contact plug having the same line width as the bit line;
Forming a spacer element on a sidewall of the bit line contact plug and the bit line structure;
Etching the hard mask and the passivation layer to form a second contact hole exposing a second portion of the active region;
Expanding the second contact hole by isotropic etching; And
Forming a storage node contact plug in the extended second contact hole
≪ / RTI >
제14항에 있어서,
상기 스토리지노드콘택플러그를 형성하는 단계는,
상기 확장된 제2콘택홀을 부분적으로 채우는 실리콘플러그를 형성하는 단계;
상기 실리콘플러그 상에 금속실리사이드를 형성하는 단계; 및
상기 금속실리사이드 상에 금속플러그를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
15. The method of claim 14,
Wherein forming the storage node contact plug comprises:
Forming a silicon plug partially filling the extended second contact hole;
Forming a metal silicide on the silicon plug; And
Forming a metal plug on the metal silicide
≪ / RTI >
제7항에 있어서,
상기 하드마스크는 TEOS를 포함하는 반도체장치 제조 방법.8. The method of claim 7,
Wherein the hard mask comprises TEOS.
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524399A (en) * 2017-09-18 2019-03-26 三星电子株式会社 Semiconductor storage unit and its manufacturing method
CN111063733A (en) * 2018-10-17 2020-04-24 长鑫存储技术有限公司 Preparation method and structure of grid oxide layer and preparation method of grid
KR20200067214A (en) * 2017-11-03 2020-06-11 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. Semiconductor device and manufacturing method thereof
CN112614776A (en) * 2019-10-04 2021-04-06 三星电子株式会社 Integrated circuit device and method of manufacturing the same
US11088144B2 (en) 2018-11-19 2021-08-10 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
CN113517226A (en) * 2020-04-10 2021-10-19 爱思开海力士有限公司 Method for manufacturing semiconductor device
CN113571417A (en) * 2021-05-25 2021-10-29 上海华力集成电路制造有限公司 FinFET oxidation gate preparation method and oxidation gate structure
CN114373720A (en) * 2022-01-19 2022-04-19 芯盟科技有限公司 Method for forming dynamic random access memory
KR20220103586A (en) * 2021-01-15 2022-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Semiconductor device and method
CN114792624A (en) * 2021-01-26 2022-07-26 中芯国际集成电路制造(上海)有限公司 Method for forming semiconductor structure
CN115223943A (en) * 2021-04-15 2022-10-21 长鑫存储技术有限公司 Memory manufacturing method and memory
WO2025048991A1 (en) * 2023-08-31 2025-03-06 Applied Materials, Inc. Growth of thin oxide layer with silicon nitride and conversion

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524399B (en) * 2017-09-18 2024-03-05 三星电子株式会社 Semiconductor memory device and manufacturing method thereof
CN109524399A (en) * 2017-09-18 2019-03-26 三星电子株式会社 Semiconductor storage unit and its manufacturing method
US11462546B2 (en) 2017-11-03 2022-10-04 Varian Semiconductor Equipment Associates, Inc. Dynamic random access device including two-dimensional array of fin structures
KR20200067214A (en) * 2017-11-03 2020-06-11 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. Semiconductor device and manufacturing method thereof
CN111063733A (en) * 2018-10-17 2020-04-24 长鑫存储技术有限公司 Preparation method and structure of grid oxide layer and preparation method of grid
US11871559B2 (en) 2018-11-19 2024-01-09 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US11088144B2 (en) 2018-11-19 2021-08-10 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
CN112614776A (en) * 2019-10-04 2021-04-06 三星电子株式会社 Integrated circuit device and method of manufacturing the same
CN113517226A (en) * 2020-04-10 2021-10-19 爱思开海力士有限公司 Method for manufacturing semiconductor device
KR20220103586A (en) * 2021-01-15 2022-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Semiconductor device and method
US12015031B2 (en) 2021-01-15 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12501697B2 (en) 2021-01-15 2025-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming semiconductor devices
CN114792624A (en) * 2021-01-26 2022-07-26 中芯国际集成电路制造(上海)有限公司 Method for forming semiconductor structure
CN115223943A (en) * 2021-04-15 2022-10-21 长鑫存储技术有限公司 Memory manufacturing method and memory
CN113571417A (en) * 2021-05-25 2021-10-29 上海华力集成电路制造有限公司 FinFET oxidation gate preparation method and oxidation gate structure
CN114373720A (en) * 2022-01-19 2022-04-19 芯盟科技有限公司 Method for forming dynamic random access memory
WO2025048991A1 (en) * 2023-08-31 2025-03-06 Applied Materials, Inc. Growth of thin oxide layer with silicon nitride and conversion
US12473644B2 (en) 2023-08-31 2025-11-18 Applied Materials, Inc. Growth of thin oxide layer with silicon nitride and conversion

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