KR20160049053A - 기록 및 판독 비트라인들을 나눈 비－휘발성 메모리 - Google Patents
기록 및 판독 비트라인들을 나눈 비－휘발성 메모리 Download PDFInfo
- Publication number
- KR20160049053A KR20160049053A KR1020167010684A KR20167010684A KR20160049053A KR 20160049053 A KR20160049053 A KR 20160049053A KR 1020167010684 A KR1020167010684 A KR 1020167010684A KR 20167010684 A KR20167010684 A KR 20167010684A KR 20160049053 A KR20160049053 A KR 20160049053A
- Authority
- KR
- South Korea
- Prior art keywords
- nvm
- write
- read
- access transistor
- shot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 99
- 238000000034 method Methods 0.000 claims description 46
- 238000004891 communication Methods 0.000 claims description 10
- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 16
- 238000003860 storage Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 230000000875 corresponding effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 1
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- -1 manufacture Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Read Only Memory (AREA)
- Telephone Function (AREA)
Abstract
비-휘발성 메모리(NVM) 비트셀의 판독 및 기록 동작들은 NVM 비트셀의 설계 동안 충돌을 발생시키는 상이한 최적의 파라미터들을 구비한다. NVM 비트셀 내 하나의 비트라인은 최적의 판독 성능을 막는다. 판독 성능은 2개의 비트라인들 사이의 NVM 비트셀 내에서 판독 경로와 기록 경로를 나눔으로써 개선될 수 있다. NVM 비트셀의 판독 비트라인은 개선된 판독 동작 및 감소된 전력 소모를 위해 저 커패시턴스를 갖는다. NVM 비트셀의 기록 비트라인은 기록 동작들 동안 존재하는 큰 전류들을 다루기 위해 저 저항을 갖는다. NVM 비트셀의 메모리 엘리먼트는 퓨즈, 안티-퓨즈, eFUSE, 또는 자기 터널 접합일 수 있다. 판독 성능은 차동 센싱 판독 동작들에 의해 더욱 향상될 수 있다.
Description
관련 출원의 상호 참조
본 출원은, 2010년 6월 28일 출원되고 명칭이 "Non-Volatile Memory with Split Write and Read Bitlines"인 미국 가특허 출원 번호 제61/359,155호를 우선권으로 주장한다.
본 개시물은 일반적으로 비-휘발성 메모리(NVM)에 관한 것이다. 보다 구체적으로, 본 개시물은 비트라인들을 나눔으로써 비-휘발성 메모리 비트셀들의 성능을 향상시키는 것에 관한 것이다.
비-휘발성 메모리(NVM) 비트셀들, 이를 테면, eFUSE 비트셀들은 비트셀에 대한 판독 및 기록 동작들을 위한 하나의 비트라인과 판독 및 기록 동작들을 위한 하나의 액세스 트랜지스터를 구비한다. 그러나, 판독 및 기록 동작들은 NVM 비트셀을 설계할 경우 충돌(conflict)들을 발생시키는 상이한 동작 특성들을 갖는다. 아래의 도 1을 참조하여 종래의 NVM 비트셀을 기술할 것이다.
도 1은 종래의 비-휘발성 메모리 비트셀을 도시하는 회로 개략도(circuit schematic)이다. NVM 비트셀(100)은 퓨즈 엘리먼트(102) 및 액세스 트랜지스터(104)를 포함한다. 퓨즈 엘리먼트(102)는 비트라인(112) 및 액세스 트랜지스터(104)에 결합된다. 액세스 트랜지스터(104)의 게이트는 워드라인(114)에 결합된다.
NVM 비트셀들에서의 기록 동작들은 저 저항 비트라인들에 의해 최적으로(best) 다루어지는 큰 전류들을 수반한다. 추가적으로, 기록 동작을 위한 액세스 트랜지스터는 큰 전류들을 다루기 위해 대형 다이 면적을 점유한다. 저 저항, 큰 비트라인들은 큰 커패시턴스를 갖는다. 예를 들어, 몇몇 종래의 비트라인들은 수(several) picoFarads의 커패시턴스들을 갖는다.
NVM 비트셀들에서의 판독 동작들은 저 저항 비트라인들에 의해 최적으로 다루어지는 작은 센싱 전류들을 수반한다. 따라서, 판독 및 기록 동작들을 위한 NVM 비트셀을 설계할 경우 설계 충돌이 일어난다. 기록 동작들을 위한 비트라인들의 큰 커패시턴스는 낮은 판독 속도들 및 높은 평균 및 서지 판독 전류들을 발생시킨다. 판독 및 기록 동작들을 위해 하나의 비트라인을 공유하는 NVM 비트셀의 결과로서, NVM 비트셀은 고 전압 동작과 저 전압 동작 둘 모두에 대해 설계될 수 없다. 추가적으로, NVM 비트셀의 하나의 비트라인 상에서 다수의 전압들(기록 전압 및 판독 전압)을 동작시키는 것은 NVM 비트셀에 결합된 주변 회로의 복잡성을 증가시킨다.
NVM 비트셀들을 위한 대안적인 설계들은 차동(differential) 어레인지먼트를 포함한다. 도 2는 차동 센싱을 구비한 종래의 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다. NVM 비트셀(200)은 홀수(odd) 비트라인(206)에 결합된 퓨즈 엘리먼트(202)와 짝수(even) 비트라인(226)에 결합된 퓨즈 엘리먼트(222)를 포함한다. 액세스 트랜지스터(204)는 퓨즈 엘리먼트(202)에 결합되고 홀수 워드라인(214)에 의해 제어된다. 액세스 트랜지스터(224)는 퓨즈 엘리먼트(222)에 결합되고 짝수 워드라인(234)에 의해 제어된다. 차동 설계가 판독 성능을 증가시킬 수 있지만, 다이 상에서 이용가능한 전도성 배선층(line layer)들(예를 들어, 금속층들)은 홀수 비트라인(206)과 짝수 비트라인(226)에 의해 공유되기 때문에 제 2 비트라인을 추가하는 것은 비트라인들의 저항을 증가시킨다. 보다 적은 전도성 배선층들이 비트라인에 할당되는 경우, 비트라인의 저항이 증가한다.
따라서, 더욱 신뢰가능하고 더욱 고성능의 비-휘발성 메모리 비트셀에 대한 요구가 존재한다.
일 실시형태에 따르면, 비-휘발성 메모리(NVM) 비트셀은 기록 비트라인에 결합된 제 1 NVM 1회성-기록 엘리먼트를 포함한다. 비트셀은 또한 제 1 NVM 1회성-기록 엘리먼트를 접지에 결합시키는 제 1 기록 액세스 트랜지스터를 포함한다. 제 1 기록 액세스 트랜지스터의 게이트는 기록 워드라인에 결합된다. 비트셀은 또한 제 1 NVM 1회성-기록 엘리먼트를 판독 비트라인에 결합시키는 제 1 판독 액세스 트랜지스터를 포함한다. 제 1 판독 액세스 트랜지스터의 게이트는 판독 워드라인에 결합된다.
다른 실시형태에 따르면, 비-휘발성 메모리(NVM) 1회성-기록 엘리먼트로부터 판독하는 방법은 NVM 1회성-기록 엘리먼트에 결합된 기록 비트라인을 0으로 바이어싱하는 단계를 포함한다. 이 방법은 또한 NVM 1회성-기록 엘리먼트를 판독 비트라인에 결합시키는 판독 액세스 트랜지스터를 스위치 온하기 위해 하이(high) 신호를 판독 워드라인에 인가하는 단계를 포함한다. 이 방법은 NVM 1회성-기록 엘리먼트의 상태를 결정하기 위해 NVM 1회성-기록 엘리먼트를 통과하는 전류를 감지하는 단계를 더 포함한다.
추가적인 실시형태에 따르면, 비-휘발성 메모리(NVM) 1회성-기록 엘리먼트에 기록하는 방법은 NVM 1회성-기록 엘리먼트에 결합된 기록 비트라인에 기록 전압을 인가하는 단계를 포함한다. 이 방법은 또한 전류가 NVM 1회성-기록 엘리먼트를 통해 흐르게 하는 기록 액세스 트랜지스터를 스위치 온하기 위해 하이 신호를 기록 워드라인에 인가하는 단계를 포함한다.
또 다른 실시형태에 따르면, 장치는 비-휘발성 메모리(NVM) 1회성-기록 엘리먼트를 포함한다. 이 장치는 또한 NVM 1회성-기록 엘리먼트에 결합된 NVM 1회성-기록 엘리먼트에 기록하기 위한 수단을 포함한다. 이 장치는 NVM 1회성-기록 엘리먼트를 접지에 결합시키는 기록 트랜지스터를 더 포함한다. 기록 트랜지스터의 게이트는 기록 워드라인에 결합된다. 이 장치는 또한 NVM 1회성-기록 엘리먼트로부터 판독하기 위한 수단을 포함한다. 이 장치는 NVM 1회성-기록 엘리먼트를 판독하기 위한 수단에 결합시키는 판독 트랜지스터를 더 포함한다. 판독 트랜지스터의 게이트는 판독 워드라인에 결합된다.
본 개시물은 다음의 상세한 설명이 더 양호하게 이해될 수 있도록 본 개시물의 특징들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시물의 추가적인 특징들 및 이점들을 아래에 설명할 것이다. 이 개시물이 본 개시물의 동일한 목적들을 수행하기 위해 다른 구조들을 변형하거나 또는 설계하기 위한 근거로서 용이하게 이용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 첨부되는 청구항들에 설명되는 바와 같이, 이러한 동등한 구성들이 본 개시물의 교시들부터 벗어나지 않는다는 것이 당업자들에 의해 인지되어야 한다. 본 개시물의 조직 및 동작 방법 둘 모두에 관하여, 본 개시물의 특징인 것으로 여겨지는 신규한 특징들은 추가적인 목적들 및 이점들과 함께, 첨부한 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 도면들 각각은 단지 예시 및 설명을 목적으로 제공되며 본 개시물의 범위(limits)에 대한 정의로서 의도되지 않는다는 것이 명백하게 이해될 것이다.
본 개시물의 더욱 완전한 이해를 위해서, 이제, 첨부된 도면들과 함께 취해진 다음의 설명에 대한 참조가 이루어진다.
도 1은 종래의 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 2는 차동 센싱을 구비한 종래의 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 3은 일 실시형태에 따른 예시적인 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 4는 일 실시형태에 따른 차동 센싱을 구비한 예시적인 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 5는 일 실시형태에 따른 비-휘발성 메모리 비트셀들의 예시적인 어레이를 도시하는 회로 개략도이다.
도 6은 일 실시형태에 따른 예시적인 비-휘발성 메모리 비트셀에 대한 등가적인 회로를 도시하는 회로 개략도이다.
도 7은 일 실시형태에 따른, 비트셀의 저항을 비트셀 높이의 함수로서 도시하는 그래프이다.
도 8은 본 개시물의 실시형태가 유익하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
도 9는 일 실시형태에 따른 반도체 컴포넌트의 회로, 레이아웃 및 논리 설계를 위해 사용된 설계 워크스테이션을 도시하는 블록도이다.
도 1은 종래의 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 2는 차동 센싱을 구비한 종래의 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 3은 일 실시형태에 따른 예시적인 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 4는 일 실시형태에 따른 차동 센싱을 구비한 예시적인 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다.
도 5는 일 실시형태에 따른 비-휘발성 메모리 비트셀들의 예시적인 어레이를 도시하는 회로 개략도이다.
도 6은 일 실시형태에 따른 예시적인 비-휘발성 메모리 비트셀에 대한 등가적인 회로를 도시하는 회로 개략도이다.
도 7은 일 실시형태에 따른, 비트셀의 저항을 비트셀 높이의 함수로서 도시하는 그래프이다.
도 8은 본 개시물의 실시형태가 유익하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
도 9는 일 실시형태에 따른 반도체 컴포넌트의 회로, 레이아웃 및 논리 설계를 위해 사용된 설계 워크스테이션을 도시하는 블록도이다.
판독 및 기록 동작들을 위한 별개의 물리적인 비트라인들을 구비한 비-휘발성 메모리(NVM) 비트셀들은 하나의 비트라인 NVM 비트셀들과 비교하여 개선된 판독 및 기록 성능을 제공한다. NVM 비트셀에서의 비트라인들 각각은 판독 또는 기록 동작들을 위해 설계된다. 따라서, 판독 동작들 동안 저 비트라인 커패시턴스가 제공되고 기록 동작들 동안 저 저항이 제공된다.
도 3은 일 실시형태에 따른 예시적인 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다. NVM 비트셀(300)은 기록 비트라인(322)에 결합된 메모리 엘리먼트(302)를 포함한다. 메모리 엘리먼트(302)는, 예를 들어, 퓨즈, 안티-퓨즈, eFUSE, 또는 자기 터널 접합(MTJ)일 수 있다. 일 실시형태에 따르면, 메모리 엘리먼트(302)는 비트셀당 최대 한번 기록되는 1회성-기록 디바이스(one-time-write device)이다. 기록 액세스 트랜지스터(306)가 메모리 엘리먼트(302)와 접지에 결합된다. 기록 액세스 트랜지스터(306)의 게이트가 기록 워드라인(316)에 결합된다. 판독 액세스 트랜지스터(304)가 메모리 엘리먼트(302)에 그리고 판독 비트라인(324)에 결합된다. 판독 액세스 트랜지스터(304)의 게이트가 판독 워드라인(314)에 결합된다.
일 실시형태에 따르면, 판독 비트라인(324)은 고성능 판독 동작들을 위해 설계된 저 커패시턴스 비트라인이다. 일 실시형태에 따르면, 기록 비트라인(322)은 고 전류 기록 동작들을 위해 설계된 저 저항 비트라인이다. 기록 비트라인(322)의 저항은 기록 비트라인(322)에 금속층들을 추가함으로써 감소될 수 있다.
판독 비트라인(324)을 아이솔레이팅하고 로우 신호를 판독 워드라인(314)에 제공(placing)함으로써 메모리 엘리먼트(302) 상에서 기록 동작이 실시될 수 있다. 기록 전압이 기록 비트라인(322)에 인가되고 하이 신호가 기록 워드라인(316)에 인가된다. 일 실시형태에 따르면, 기록 전압은 1.8볼트이고 하이 신호는 1.0볼트이다. 기록 액세스 트랜지스터(306)가 스위치 온되어 전류가 기록 비트라인(322)으로부터 메모리 엘리먼트(302)를 통과하여 기록 액세스 트랜지스터(306)에 결합된 접지로 흐르게 한다. 일 실시형태에 따르면, 메모리 엘리먼트(302)는 퓨즈 엘리먼트이고 메모리 엘리먼트(302)를 통과한 전류는 퓨즈를 차단(break)하여 판독 동작들 동안 메모리 엘리먼트(302)에서 개방 회로를 발생시킨다.
판독 동작은, 로우 신호를 기록 워드라인(316)에 제공(placing)함으로써 메모리 엘리먼트(302) 상에서 실시될 수 있다. 기록 비트라인(322)은 컬럼 키퍼(keeper)(미도시)에 의해 0으로 바이어싱되고 하이 신호가 판독 워드라인(314)에 인가된다. 일 실시형태에 따라, 하이 신호는 1.0볼트이다. 판독 액세스 트랜지스터(304)가 스위치 온되어 전류를 기록 비트라인(322)으로부터 메모리 엘리먼트(302)를 통과하여 판독 비트라인(324)으로 전도한다. 메모리 엘리먼트(302)의 상태를 결정하기 위해 메모리 엘리먼트(302)를 통과한 전류의 양이 측정될 수 있다. 예를 들어, 메모리 엘리먼트(302)가 퓨즈이고 전류가 메모리 엘리먼트(302)를 통과하여 지나가지 않는 경우, 메모리 엘리먼트는 "0"일 수 있다. 대안으로, 메모리 엘리먼트(302)가 퓨즈이고 전류가 메모리 엘리먼트(302)를 통과하여 지나가는 경우, 메모리 엘리먼트는 "1"일 수 있다. 일 실시형태에 따르면, 메모리 엘리먼트(302)를 통과하는 전류는 판독 비트라인(324)에 전압을 인가함으로써 감지된다. 판독 비트라인(324)의 전압이 상당히 상승하는 경우, 메모리 엘리먼트(302)는 개방 회로이다. 판독 비트라인(324)의 전압이 상당히 상승하지 않는 경우, 메모리 엘리먼트(302)는 단락 회로이다.
도 3의 예시적인 NVM 비트셀 설계는, 저 커패시턴스 판독 비트라인(324)을 NVM 비트셀(300)에 배치(placing)함으로써 판독 성능을 개선한다. 추가적인 판독 비트라인(324) 및 판독 액세스 트랜지스터(304)가 추가적인 다이 면적을 점유지만, 판독 액세스 트랜지스터(304)에 의해 점유된 다이 면적은 기록 액세스 트랜지스터(306)에 의해 점유된 다이 면적보다 상당히 더 작다. 따라서, 도 3의 예시적인 NVM 비트셀 설계(300)에 의해 점유된 전체 다이 면적이 상당히 증가되지 않는다.
다른 실시형태에 따라, 판독 비트라인이 차동 NVM 비트셀 설계에 추가된다. 도 4는 일 실시형태에 따른 차동 센싱을 구비한 예시적인 비-휘발성 메모리 비트셀을 도시하는 회로 개략도이다. 차동 NVM 비트셀(400)은 기록 비트라인(430)을 포함한다. 기록 비트라인(430)이 메모리 엘리먼트들(402, 412)에 결합되고 그리고 메모리 엘리먼트들(402, 412)에 의해 공유된다. 메모리 엘리먼트(402)가 판독 액세스 트랜지스터(404) 및 기록 액세스 트랜지스터(406)에 결합된다. 기록 액세스 트랜지스터(406)는 메모리 엘리먼트(402)를 접지에 결합시키고 짝수 기록 워드라인(410)에 의해 제어된다. 판독 액세스 트랜지스터(404)는 메모리 엘리먼트(402)를 짝수 판독 비트라인(444)에 결합시키고 짝수 판독 워드라인(408)에 의해 제어된다.
메모리 엘리먼트(412)는 기록 액세스 트랜지스터(416) 및 판독 액세스 트랜지스터(414)에 결합된다. 기록 액세스 트랜지스터(416)는 메모리 엘리먼트(412)를 접지에 결합시키고 홀수 기록 워드라인(420)에 의해 제어된다. 판독 액세스 트랜지스터(414)는 메모리 엘리먼트(412)를 홀수 판독 비트라인(442)에 결합시키고 홀수 판독 워드라인(418)에 의해 제어된다.
차동 NVM 비트셀에서의 판독 동작 동안, 메모리 엘리먼트(412)를 통과하는 감지된 전류는 메모리 엘리먼트(402)를 통과하는 감지된 전류와 비교될 수 있다. 예를 들어, 연산 증폭기(미도시)는 짝수 판독 비트라인(444)과 홀수 판독 비트라인(442) 상에 존재하는 전압을 비교할 수 있다.
차동 NVM 비트셀(400)은, 저 저항을 갖는 하나의 기록 비트라인(430)을 포함한다. 하나의 기록 비트라인(430)의 저항은 기록 비트라인(430)과 다른 기록 비트라인들(미도시) 사이에 공유된 리소스들(예를 들어, 금속 배선들)을 감소시킴으로써 최소화되거나 또는 감소된다. 판독 비트라인들(442, 444)은 저 커패시턴스를 갖도록 설계되어 NVM 비트셀(400)의 능력에 영향을 주지 않고 판독 동작들을 개선하여 큰 전류 기록 동작들을 다룬다.
도 5는 일 실시형태에 따른 비-휘발성 메모리 비트셀들의 예시적인 어레이를 도시하는 회로 개략도이다. 어레이(500)는 다수의 비트셀들(570)을 포함한다. 각각의 비트셀들, 이를 테면, 비트셀(570)은 판독 액세스 트랜지스터(504)와 기록 액세스 트랜지스터(506)에 결합된 메모리 엘리먼트(502)를 포함한다. 비트셀(570)의 메모리 엘리먼트(502)는 기록 비트라인(WBL0)에 결합된다. 기록 액세스 트랜지스터(506)의 게이트(516)는 기록 워드라인(WWL0)에 결합되고, 판독 액세스 트랜지스터(504)의 게이트(514)는 판독 워드라인(RWL0)에 결합된다. 판독 액세스 트랜지스터(504)는 메모리 엘리먼트(502)를 판독 비트라인(RBL0)에 결합시킨다. 기록 액세스 트랜지스터(506)는 메모리 엘리먼트(502)를 소스 라인(SL0)(예를 들어, 접지에 결합될 수 있음)에 결합시킨다.
비트셀(570)은 비트라인들(RBL0 및 WBL0, RBL1 및 WBL1, 및 RBLn 및 WBLn)에 대응하는 컬럼들(550, 552, 554)을 따라 반복된다. 단지 3개의 컬럼들만이 어레이(500)에 도시되었지만, 추가적인 컬럼들이 존재할 수 있다. 비트셀(570)은 또한, 워드라인들(RWL0 및 WWL0, RWL1 및 WWL1, RWL2 및 WWL2, 및 RWLn 및 WWLn)에 대응하는 로우들(rows)(560, 562, 564, 566)을 따라 반복된다. 단지 4개의 로우들만이 어레이(500)에 도시되었지만, 추가적인 로우들이 존재할 수 있다.
별개의 기록 및 판독 경로들을 구비한 비-휘발성 메모리(NVM) 비트셀들은 더 양호한 판독 동작 성능, 더 낮은 판독 동작 전력 소모, 및 더 빠른 판독 동작 속도를 가능하게 한다. 고 전압 기록 동작 경로로부터 저 전압 판독 동작 경로를 추가적으로 분리하는 것은 주변 회로소자의 복잡성을 상당히 감소시켜 주변 회로소자에 의해 소모되는 다이 면적을 감소시킨다.
비-정사각형 비트셀 기하학적 구조를 선택함으로써 저항을 최소화하거나 또는 감소시킴으로써 NVM 비트셀들의 성능이 추가로 개선될 수 있다. 도 6은 일 실시형태에 따른 예시적인 NVM 비트셀에 대한 등가적인 회로를 도시하는 회로 개략도이다. 저항(602)은 칩-레벨 기생 저항을 나타내고, 저항(606)은 비트라인 저항을 나타내고, 저항(612)은 소스 기생 저항을 나타낸다. 트랜지스터(604)는 컬럼 선택 트랜지스터를 나타내고, 트랜지스터(610)는 프로그램 트랜지스터를 나타낸다. 메모리 엘리먼트(608)는 비트라인 저항(606)과 프로그램 트랜지스터(610) 사이에서 결합된다.
비트셀 기하학적 구조를 선택할 경우, 비트셀의 높이와 비트셀의 폭 간에 트레이드오프가 발생한다. 비트셀 높이가 더 높을수록 프로그램 트랜지스터 저항(610)은 더 낮아지지만 비트라인 저항(606)은 더 높아진다. 비트셀이 더 짧을 수록 프로그램 트랜지스터 저항(610)은 더 높아지지만 비트라인 저항(606)은 더 낮아진다. 주어진 비트셀 폭의 경우, 비트라인 저항(606)과 프로그램 트랜지스터 저항(610)의 유효 저항은 다음과 같이 주어진다.
여기서 n은 비트라인당 로우들(rows)의 수이고, Rm은 단위 높이당 비트라인 저항이고, y는 비트셀 높이이고, Rds는 프로그램 트랜지스터 선형 저항이고, 그리고 f는 비트셀 레이아웃 내부의 레이아웃 핑거들의 수이다.
도 7은 일 실시형태에 따른, 비트셀의 저항을 비트셀 높이의 함수로서 도시하는 그래프이다. 그래프(700)는 유효 저항을 비트셀 높이의 함수로서 라인 702 상에 도시한다. 그래프(700)는 또한 비트 셀 사이즈를 비트셀 높이의 함수로서 라인 704 상에 도시한다. 그래프(700)는, 최소 셀 높이에서 항상 최소 저항이 달성되는 것이 아니라는 것을 보여준다.
도 8은 본 개시물의 실시형태가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(800)을 도시하는 블록도이다. 예시의 목적으로, 도 8은 3개의 원격 유닛들(820, 830 및 850) 및 2개의 기지국들(840)을 도시한다. 무선 통신 시스템들은 더욱 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인지될 것이다. 원격 유닛들(820, 830 및 850)은 개시되는 비-휘발성 메모리를 포함하는 IC 디바이스들(825A, 825C 및 825B)을 포함한다. 기지국들, 스위칭 디바이스들 및 네트워크 장비를 포함하는, IC를 포함하는 임의의 디바이스는 또한 본 명세서에 개시되는 비-휘발성 메모리를 포함할 수 있다는 것이 인지될 것이다. 도 8은 기지국(840)으로부터 원격 유닛들(820, 830 및 850)로의 순방향 링크 신호들(880) 및 원격 유닛들(820, 830 및 850)로부터 기지국들(840)로의 역방향 링크 신호들(890)을 도시한다.
도 8에서, 무선 로컬 루프 시스템에서, 원격 유닛(820)은 모바일 전화로서 도시되고, 원격 유닛(830)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(850)은 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화들, 핸드-헬드 개인 통신들 시스템(PCS) 유닛들, 개인 데이터 보조기들과 같은 휴대용 데이터 유닛들, GPS 가능한 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 계측(meter reading) 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리브(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 8은 본 개시물의 교시들에 따른 원격 유닛들을 도시하지만, 본 개시물은 이러한 예시적인 도시된 유닛들로 제한되지 않는다. 본 개시물의 실시예들은 메모리 디바이스를 포함하는 임의의 디바이스에서 적합하게 사용될 수 있다.
도 9는 상기 개시된 바와 같이 비-휘발성 메모리 비트셀과 같은, 반도체 컴포넌트의 회로, 레이아웃, 및 논리 설계를 위해 사용된 설계 워크스테이션을 도시하는 블록도이다. 설계 워크스테이션(900)은 운영 체제 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(901)를 포함한다. 또한, 설계 워크스테이션(900)은 회로(910) 또는 비-휘발성 메모리와 같은 반도체 컴포넌트(912)의 설계를 용이하게 하기 위해서 디스플레이를 포함한다. 회로 설계(910) 또는 반도체 컴포넌트(912)를 유형적으로(tangibly) 저장하기 위한 저장 매체(904)가 제공된다. 회로 설계(910) 또는 반도체 컴포넌트(912)는 GDSII 또는 GERBER과 같은 파일 포맷으로 저장 매체(904) 상에 저장될 수 있다. 저장 매체(904)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(900)은 저장 매체(904)로부터 입력을 수용하거나 또는 저장 매체(904)에 출력을 기록하기 위한 드라이브 장치(903)를 포함한다.
저장 매체(904) 상에 기록된 데이터는 논리 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 논리 시뮬레이션들과 연관된 타이밍도들 또는 네트 회로들과 같은 논리 검증 데이터를 더 포함할 수 있다. 저장 매체(904) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(910) 또는 반도체 컴포넌트(912)의 설계를 용이하게 한다.
펌웨어 및/또는 소프트웨어 구현에 있어서, 이 방법론들은 본원에 기재된 기능을 실시하는 모듈들(예를 들어, 절차, 기능 등)로 구현될 수 있다. 명령들을 유형적으로 수록하는 임의의 머신-판독가능 매체가 본원에 설명된 방법론들을 구현하는데 사용될 수 있다. 예를 들어, 소프트웨어 코드들이 메모리에 저장되고 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내부에서 또는 프로세서 유닛 외부에서 구현될 수 있다. 본원에 사용된 바와 같이, 용어 "메모리"는 임의의 타입의 장기, 단기, 또는 기타 메모리를 지칭하며 어떤 특정 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체의 타입으로 제한되지 않는다.
펌웨어 및/또는 소프트웨어로 구현되면, 그 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장될 수 있다. 예들로는 데이터 구조로 인코딩된 컴퓨터-판독가능 매체와 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독가능 매체를 포함한다. 컴퓨터-판독가능 매체는 물리적인 컴퓨터 저장 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체는, RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자성 디스크 저장부 또는 다른 자성 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다; 여기에 사용된 바와 같이, 디스크(disk 및 disc)는, 컴팩 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 데이터를 레이저들을 이용하여 광학적으로 재생한다. 상기한 것들의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함된다.
컴퓨터 판독가능 매체 상의 저장 이외에도, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체 상에서 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 포함하는 송수신기를 포함할 수 있다. 명령들 및 데이터는 하나 또는 그 초과의 프로세서들로 하여금 청구항들에서 그 개요가 서술된 기능들을 구현하게 하도록 구성된다.
특정 회로소자가 제시되었지만, 개시된 회로소자 모두가 본 개시물을 실시하는데 필요하지 않을 수 있다는 것을 당업자는 인식할 것이다. 또한, 특정 잘 공지된 회로들은 본 개시물에 대한 초점을 유지하기 위해서 설명되지 않았다. 유사하게, 설명이 특정 위치들에서 논리적 "0" 및 논리적 "1"을 지칭하더라도, 당업자는, 본 발명의 동작에 영향을 주지 않고 그에 맞춰 조정되는 회로의 나머지 부분에 의해 논리적 값들이 전환될 수 있다는 것을 인식한다.
본 개시물 및 그의 이점들이 상세하게 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같이 본 개시물의 기술로부터 벗어나지 않고 다양한 변경들, 치환들 및 변화들이 본원에서 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 상관관계에 있는 용어들, 이를 테면 "위(above)" 및 "아래(below)"는 기판 또는 전자 디바이스에 관하여 사용된다. 물론, 기판 또는 전자 디바이스가 뒤집어졌다면, 위는 아래가 되고 아래는 위가 된다. 추가적으로, 옆으로 배향되는 경우, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다. 또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 머신, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시형태들로 제한되도록 의도되지 않는다. 본원에 기술된 대응하는 실시형태들과 실질적으로 동일한 기능을 실시하거나 또는 실질적으로 동일한 결과를 달성하는 현존하거나 또는 추후 개발될 프로세스들, 머신들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 개시물에 따라 사용될 수 있다는 것을, 당업자는 본 개시물로부터 용이하게 인식할 것이다. 따라서, 첨부된 청구항들은 그들의 범위 내에 이러한 프로세스들, 머신들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.
Claims (23)
- 비-휘발성 메모리(NVM) 비트셀로서,
기록 비트라인에 결합된 제 1 NVM 1회성-기록 엘리먼트;
상기 제 1 NVM 1회성-기록 엘리먼트를 소스 라인에 결합시키는 제 1 기록 액세스 트랜지스터 － 상기 제 1 기록 액세스 트랜지스터의 게이트는 기록 워드라인에 결합됨 －; 및
상기 제 1 NVM 1회성-기록 엘리먼트를 판독 비트라인에 결합시키는 제 1 판독 액세스 트랜지스터 － 상기 제 1 판독 액세스 트랜지스터의 게이트는 판독 워드라인에 결합됨 －
를 포함하고, 상기 제 1 판독 액세스 트랜지스터는 상기 제 1 기록 액세스 트랜지스터와 상이한 크기의 상기 NVM 비트셀의 면적을 점유하는,
비-휘발성 메모리(NVM) 비트셀. - 제 1 항에 있어서,
상기 제 1 판독 액세스 트랜지스터는 상기 제 1 기록 액세스 트랜지스터보다 작은 면적을 점유하는,
비-휘발성 메모리(NVM) 비트셀. - 제 1 항에 있어서,
상기 NVM 1회성-기록 엘리먼트는 퓨즈, 안티-퓨즈, 또는 자기 터널 접합(MTJ) 중 적어도 하나인,
비-휘발성 메모리(NVM) 비트셀. - 제 1 항에 있어서,
상기 기록 비트라인에 결합된 제 2 NVM 1회성-기록 엘리먼트;
상기 제 2 NVM 1회성-기록 엘리먼트를 상기 소스 라인에 결합시키는 제 2 기록 액세스 트랜지스터 － 상기 제 2 기록 액세스 트랜지스터의 게이트는 홀수(odd) 기록 워드라인에 결합됨 －; 및
상기 제 2 NVM 1회성-기록 엘리먼트를 홀수 판독 비트라인에 결합시키는 제 2 판독 액세스 트랜지스터 － 상기 제 2 판독 액세스 트랜지스터의 게이트는 홀수 판독 워드라인에 결합됨 －
를 더 포함하고, 상기 제 1 NVM 1회성-기록 엘리먼트는 짝수 판독 비트라인에 결합되고, 상기 제 1 판독 액세스 트랜지스터의 게이트는 짝수 판독 워드라인에 결합되는,
비-휘발성 메모리(NVM) 비트셀. - 제 1 항에 있어서,
상기 판독 비트라인은 저(low) 커패시턴스 라인이고 상기 기록 비트라인은 저 저항 라인인,
비-휘발성 메모리(NVM) 비트셀. - 제 1 항에 있어서,
상기 비트셀은 비-정사각형 다이 면적을 점유하는,
비-휘발성 메모리(NVM) 비트셀. - 제 1 항에 있어서,
상기 비트셀은 메모리 어레이에 통합되는,
비-휘발성 메모리(NVM) 비트셀. - 제 7 항에 있어서,
상기 메모리 어레이는 모바일 전화기, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드(hand-held) 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 또는 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
비-휘발성 메모리(NVM) 비트셀. - 비-휘발성 메모리(NVM) 1회성-기록 엘리먼트로부터 판독하는 방법으로서,
상기 NVM 1회성-기록 엘리먼트를 판독 비트라인에 결합시키는 판독 액세스 트랜지스터를 스위치 온하기 위해 판독 워드라인 상에 하이(high) 신호를 인가하는 단계;
상기 판독 액세스 트랜지스터를 통하는 그리고 상기 NVM 1회성-기록 엘리먼트를 통과하는 전류를 상기 기록 비트라인으로부터 상기 판독 비트라인에 인가하는 단계;
상기 NVM 1회성-기록 엘리먼트의 상태를 결정하기 위해 상기 NVM 1회성-기록 엘리먼트를 통과하는 상기 전류를 감지하는 단계
를 포함하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트로부터 판독하는 방법. - 제 9 항에 있어서,
상기 NVM 1회성-기록 엘리먼트에 결합된 기록 액세스 트랜지스터의 기록 워드라인 상에 로우(low) 신호를 인가하는 단계
를 더 포함하고, 상기 판독 액세스 트랜지스터는 상기 기록 액세스 트랜지스터와 상이한 크기의 상기 NVM 비트셀의 면적을 점유하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트로부터 판독하는 방법. - 제 9 항에 있어서,
상기 NVM 1회성-기록 엘리먼트에 결합된 기록 액세스 트랜지스터의 기록 워드라인 상에 로우 신호를 인가하는 단계
를 더 포함하고, 상기 판독 액세스 트랜지스터는 상기 기록 액세스 트랜지스터보다 작은 면적을 점유하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트로부터 판독하는 방법. - 제 9 항에 있어서,
상기 NVM 1회성-기록 엘리먼트를 통과하는 상기 감지된 전류를 상이한 NVM 1회성-기록 엘리먼트를 통과하는 제 2 감지된 전류와 비교하는 단계
를 더 포함하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트로부터 판독하는 방법. - 제 9 항에 있어서,
상기 NVM 1회성-기록 엘리먼트를 모바일 전화기, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 또는 고정 위치 데이터 유닛 중 적어도 하나에 통합하는 단계
를 더 포함하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트로부터 판독하는 방법. - 비-휘발성 메모리(NVM) 1회성-기록 엘리먼트에 기록하는 방법으로서,
NVM 1회성-기록 엘리먼트로부터 판독 액세스 트랜지스터로 판독 비트라인을 아이솔레이팅하는 단계;
상기 NVM 1회성-기록 엘리먼트에 결합된 기록 비트라인에 기록 전압을 인가하는 단계; 및
전류가 상기 기록 비트라인으로부터 기록 액세스 트랜지스터에 결합된 소스 라인으로 상기 NVM 1회성-기록 엘리먼트를 통과하여 흐르게 하는 상기 기록 액세스 트랜지스터를 스위치 온하기 위해 하이 신호를 기록 워드라인에 인가하는 단계
를 포함하고, 상기 판독 액세스 트랜지스터는 상기 기록 액세스 트랜지스터와 상이한 크기의 상기 NVM 비트셀의 면적을 점유하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트에 기록하는 방법. - 제 14 항에 있어서,
상기 제 1 판독 액세스 트랜지스터는 상기 기록 액세스 트랜지스터보다 작은 면적을 점유하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트에 기록하는 방법. - 제 14 항에 있어서,
상기 판독 비트라인을 아이솔레이팅하는 단계는, 상기 판독 액세스 트랜지스터를 스위치 오프하기 위해 판독 워드라인에 로우 신호를 인가하는 단계를 포함하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트에 기록하는 방법. - 제 14 항에 있어서,
상기 NVM 1회성-기록 엘리먼트를 모바일 전화기, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 또는 고정 위치 데이터 유닛 중 적어도 하나에 통합하는 단계
를 더 포함하는,
비-휘발성 메모리(NVM) 1회성-기록 엘리먼트에 기록하는 방법. - 비-휘발성 메모리(NVM) 1회성-기록 엘리먼트;
상기 NVM 1회성-기록 엘리먼트에 결합된, 상기 NVM 1회성-기록 엘리먼트에 기록하기 위한 기록 비트라인;
상기 NVM 1회성-기록 엘리먼트를 소스 라인에 결합시키는 기록 트랜지스터 － 상기 기록 트랜지스터의 게이트는 기록 워드라인에 결합됨 －;
상기 NVM 1회성-기록 엘리먼트로부터 판독하기 위한 수단; 및
상기 기록 트랜지스터와 상이한 크기의 면적을 점유하는 판독 액세스 트랜지스터
를 포함하고, 상기 판독 트랜지스터는 상기 NVM 1회성-기록 엘리먼트를 상기 판독하기 위한 수단에 결합시키고, 상기 판독 트랜지스터의 게이트는 판독 워드라인에 결합되는,
장치. - 제 18 항에 있어서,
상기 판독 트랜지스터는 상기 기록 트랜지스터보다 작은 면적을 점유하는,
장치. - 제 18 항에 있어서,
상기 NVM 1회성-기록 엘리먼트는 퓨즈, 안티-퓨즈, eFUSE 또는 자기 터널 접합(MTJ) 중 적어도 하나인,
장치. - 제 18 항에 있어서,
상기 판독하기 위한 수단은 저 커패시턴스를 갖고 상기 기록하기 위한 수단은 저 저항 비트라인을 갖는,
장치. - 제 18 항에 있어서,
상기 NVM 1회성-기록 엘리먼트는 메모리 어레이에 통합되는,
장치. - 제 22 항에 있어서,
상기 메모리 어레이는 모바일 전화기, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 또는 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
장치.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35915510P | 2010-06-28 | 2010-06-28 | |
| US61/359,155 | 2010-06-28 | ||
| US12/849,862 US8331126B2 (en) | 2010-06-28 | 2010-08-04 | Non-volatile memory with split write and read bitlines |
| US12/849,862 | 2010-08-04 | ||
| PCT/US2011/042092 WO2012003165A1 (en) | 2010-06-28 | 2011-06-28 | Non-volatile memory with split write and read bitlines |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137001966A Division KR101616920B1 (ko) | 2010-06-28 | 2011-06-28 | 기록 및 판독 비트라인들을 나눈 비－휘발성 메모리 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160049053A true KR20160049053A (ko) | 2016-05-04 |
| KR101752857B1 KR101752857B1 (ko) | 2017-06-30 |
Family
ID=45352432
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137001966A Active KR101616920B1 (ko) | 2010-06-28 | 2011-06-28 | 기록 및 판독 비트라인들을 나눈 비－휘발성 메모리 |
| KR1020167010684A Active KR101752857B1 (ko) | 2010-06-28 | 2011-06-28 | 기록 및 판독 비트라인들을 나눈 비－휘발성 메모리 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137001966A Active KR101616920B1 (ko) | 2010-06-28 | 2011-06-28 | 기록 및 판독 비트라인들을 나눈 비－휘발성 메모리 |
Country Status (14)
| Country | Link |
|---|---|
| US (2) | US8331126B2 (ko) |
| EP (1) | EP2586030B1 (ko) |
| JP (1) | JP5922652B2 (ko) |
| KR (2) | KR101616920B1 (ko) |
| CN (2) | CN110097915A (ko) |
| AU (1) | AU2011271542A1 (ko) |
| BR (1) | BR112012033432B1 (ko) |
| CA (1) | CA2802737C (ko) |
| PH (1) | PH12012502515A1 (ko) |
| RU (1) | RU2533308C2 (ko) |
| SG (1) | SG186308A1 (ko) |
| TW (2) | TWI582781B (ko) |
| WO (1) | WO2012003165A1 (ko) |
| ZA (1) | ZA201300619B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230013152A (ko) * | 2020-07-13 | 2023-01-26 | 퀄컴 인코포레이티드 | 데이터 리던던시를 위한 새로운 비트셀 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8331126B2 (en) | 2010-06-28 | 2012-12-11 | Qualcomm Incorporated | Non-volatile memory with split write and read bitlines |
| US8446757B2 (en) * | 2010-08-18 | 2013-05-21 | International Business Machines Corporation | Spin-torque transfer magneto-resistive memory architecture |
| US8760955B2 (en) * | 2011-10-21 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse memory arrays |
| JP6103815B2 (ja) * | 2012-04-13 | 2017-03-29 | ラピスセミコンダクタ株式会社 | 不揮発性メモリ回路、及び半導体装置 |
| KR20140100143A (ko) | 2013-02-05 | 2014-08-14 | 삼성전자주식회사 | 비휘발성 메모리 장치의 프로그램 방법 및 읽기 방법 |
| US20140268983A1 (en) * | 2013-03-15 | 2014-09-18 | GlobalFoundries, Inc. | Otprom array with leakage current cancelation for enhanced efuse sensing |
| CN103219046B (zh) * | 2013-04-08 | 2017-02-08 | 成都凯路威电子有限公司 | Otp存储器 |
| US9779807B2 (en) * | 2014-07-31 | 2017-10-03 | Nxp Usa, Inc. | Non-volatile memory using bi-directional resistive elements |
| US9362001B2 (en) | 2014-10-14 | 2016-06-07 | Ememory Technology Inc. | Memory cell capable of operating under low voltage conditions |
| GB2541961B (en) | 2015-09-01 | 2019-05-15 | Lattice Semiconductor Corp | Multi-time programmable non-volatile memory cell |
| CN106601302A (zh) * | 2015-10-14 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种电熔丝存储单元和电熔丝存储阵列 |
| CN106601300B (zh) * | 2015-10-14 | 2020-06-02 | 中芯国际集成电路制造(上海)有限公司 | 一种电熔丝存储单元、电熔丝存储阵列及其使用方法 |
| CN106601301B (zh) * | 2015-10-14 | 2020-06-02 | 中芯国际集成电路制造(上海)有限公司 | 一种电熔丝存储单元和电熔丝存储阵列 |
| CN106653081B (zh) * | 2015-11-02 | 2020-04-10 | 中芯国际集成电路制造(北京)有限公司 | 电可编程熔丝单元、阵列以及存储单元 |
| CN106910525B (zh) * | 2015-12-23 | 2019-09-20 | 中芯国际集成电路制造(北京)有限公司 | 电可编程熔丝单元阵列及其操作方法 |
| CN108346449B (zh) * | 2017-01-22 | 2021-06-04 | 中芯国际集成电路制造(上海)有限公司 | 一种eFuse存储电路 |
| CN106997782B (zh) * | 2017-03-27 | 2021-01-29 | 上海华力微电子有限公司 | 一种efuse烧写方法及烧写电路 |
| US10224368B2 (en) * | 2017-06-30 | 2019-03-05 | Qualcomm Incorporated | Voltage-switched magneto-resistive random access memory (MRAM) employing separate read operation circuit paths from a shared spin torque write operation circuit path |
| US10741246B2 (en) * | 2018-04-23 | 2020-08-11 | Arm Limited | Method, system and device for integration of volatile and non-volatile memory bitcells |
| US10847236B2 (en) * | 2018-10-17 | 2020-11-24 | Ememory Technology Inc. | Memory cell with a sensing control circuit |
| CN109493909B (zh) * | 2018-11-21 | 2021-06-25 | 上海华虹宏力半导体制造有限公司 | 电可编程熔丝电路以及电可编程熔丝编程方法、检测方法 |
| CN111696613A (zh) * | 2019-03-13 | 2020-09-22 | 中芯国际集成电路制造(上海)有限公司 | 一种电可编程熔丝单元、阵列、存储单元和电子装置 |
| CN111899772A (zh) * | 2019-05-05 | 2020-11-06 | 中芯国际集成电路制造(上海)有限公司 | efuse存储单元、存储器及其写入、读取方法 |
| US10796735B1 (en) * | 2019-07-01 | 2020-10-06 | Qualcomm Incorporated | Read tracking scheme for a memory device |
| KR102284263B1 (ko) * | 2019-10-29 | 2021-07-30 | 주식회사 키 파운드리 | 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치 |
| US11164610B1 (en) | 2020-06-05 | 2021-11-02 | Qualcomm Incorporated | Memory device with built-in flexible double redundancy |
| CN114078548A (zh) * | 2020-08-18 | 2022-02-22 | 上海华力微电子有限公司 | 可编程存储器 |
| US11250924B1 (en) | 2020-10-20 | 2022-02-15 | Qualcomm Incorporated | One-time programmable (OTP) memory cell circuits employing a diode circuit for area reduction, and related OTP memory cell array circuits and methods |
| CN114694734A (zh) * | 2020-12-28 | 2022-07-01 | 中国科学院微电子研究所 | 反熔丝存储单元及其数据写入方法和读取方法、电子设备 |
| CN112750491B (zh) * | 2020-12-30 | 2024-05-10 | 上海集成电路研发中心有限公司 | 一种efuse阵列结构及其编程方法和读方法 |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
| JP3086247B2 (ja) * | 1990-11-27 | 2000-09-11 | 株式会社東芝 | 半導体メモリセル |
| US5949712A (en) * | 1997-03-27 | 1999-09-07 | Xilinx, Inc. | Non-volatile memory array using gate breakdown structure |
| US6266269B1 (en) * | 2000-06-07 | 2001-07-24 | Xilinx, Inc. | Three terminal non-volatile memory element |
| US6314030B1 (en) | 2000-06-14 | 2001-11-06 | Micron Technology, Inc. | Semiconductor memory having segmented row repair |
| US6272041B1 (en) | 2000-08-28 | 2001-08-07 | Motorola, Inc. | MTJ MRAM parallel-parallel architecture |
| DE60307459T2 (de) * | 2002-05-22 | 2007-04-12 | Koninklijke Philips Electronics N.V. | Mram-zelle und speicherarchitektur mit maximalem lesesignal und reduzierter elektromagnetischer interferenz |
| JP2004103179A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 薄膜磁性体記憶装置およびその製造方法 |
| JP2004110992A (ja) * | 2002-09-20 | 2004-04-08 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
| ATE430979T1 (de) * | 2002-12-05 | 2009-05-15 | Nxp Bv | Programmierbare nichtflüchtige halbleiterspeicheranordnung |
| JP2004193282A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR100506060B1 (ko) * | 2002-12-16 | 2005-08-05 | 주식회사 하이닉스반도체 | 낸드형 자기저항 램 |
| US7236418B2 (en) * | 2004-06-25 | 2007-06-26 | Qualcomm Incorporated | Reduced area, reduced programming voltage CMOS eFUSE-based scannable non-volatile memory bitcell |
| RU2310928C2 (ru) * | 2004-10-27 | 2007-11-20 | Самсунг Электроникс Ко., Лтд. | Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства |
| JP4646608B2 (ja) * | 2004-11-26 | 2011-03-09 | パナソニック株式会社 | 半導体記憶装置 |
| US7405989B2 (en) * | 2005-03-07 | 2008-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrical fuses with redundancy |
| US7286437B2 (en) | 2005-06-17 | 2007-10-23 | International Business Machines Corporation | Three dimensional twisted bitline architecture for multi-port memory |
| WO2007027607A2 (en) * | 2005-08-31 | 2007-03-08 | International Business Machines Corporation | Random access electrically programmable-e-fuse rom |
| JP5067650B2 (ja) * | 2006-01-06 | 2012-11-07 | 日本電気株式会社 | 半導体記憶装置 |
| US7254078B1 (en) * | 2006-02-22 | 2007-08-07 | International Business Machines Corporation | System and method for increasing reliability of electrical fuse programming |
| KR101213702B1 (ko) * | 2006-04-21 | 2012-12-18 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법 |
| JP4855851B2 (ja) * | 2006-07-03 | 2012-01-18 | 株式会社東芝 | 半導体記憶装置 |
| JP2008097785A (ja) | 2006-10-16 | 2008-04-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4921985B2 (ja) * | 2007-01-09 | 2012-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4921986B2 (ja) * | 2007-01-09 | 2012-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7688613B2 (en) * | 2007-04-14 | 2010-03-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for controlling multiple electrical fuses with one program device |
| US7724600B1 (en) * | 2008-03-05 | 2010-05-25 | Xilinx, Inc. | Electronic fuse programming current generator with on-chip reference |
| US7710813B1 (en) * | 2008-03-05 | 2010-05-04 | Xilinx, Inc. | Electronic fuse array |
| US7911820B2 (en) * | 2008-07-21 | 2011-03-22 | International Business Machines Corporation | Regulating electrical fuse programming current |
| US7881104B2 (en) | 2008-08-08 | 2011-02-01 | Seagate Technology Llc | Magnetic memory with separate read and write paths |
| KR20100035445A (ko) * | 2008-09-26 | 2010-04-05 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 구동 방법 |
| US8134854B2 (en) * | 2008-11-25 | 2012-03-13 | Mediatek Inc. | Efuse device |
| JP2010165428A (ja) * | 2009-01-16 | 2010-07-29 | Toshiba Corp | 不揮発性半導体記憶装置及びその制御方法 |
| US8331126B2 (en) | 2010-06-28 | 2012-12-11 | Qualcomm Incorporated | Non-volatile memory with split write and read bitlines |
-
2010
- 2010-08-04 US US12/849,862 patent/US8331126B2/en active Active
-
2011
- 2011-06-28 TW TW100122712A patent/TWI582781B/zh active
- 2011-06-28 KR KR1020137001966A patent/KR101616920B1/ko active Active
- 2011-06-28 SG SG2012091294A patent/SG186308A1/en unknown
- 2011-06-28 JP JP2013518551A patent/JP5922652B2/ja active Active
- 2011-06-28 PH PH1/2012/502515A patent/PH12012502515A1/en unknown
- 2011-06-28 RU RU2013103506/08A patent/RU2533308C2/ru not_active IP Right Cessation
- 2011-06-28 WO PCT/US2011/042092 patent/WO2012003165A1/en not_active Ceased
- 2011-06-28 EP EP11730821.3A patent/EP2586030B1/en active Active
- 2011-06-28 CN CN201811611208.1A patent/CN110097915A/zh active Pending
- 2011-06-28 CN CN2011800324946A patent/CN102959637A/zh active Pending
- 2011-06-28 AU AU2011271542A patent/AU2011271542A1/en not_active Abandoned
- 2011-06-28 BR BR112012033432-8A patent/BR112012033432B1/pt active IP Right Grant
- 2011-06-28 CA CA2802737A patent/CA2802737C/en not_active Expired - Fee Related
- 2011-06-28 KR KR1020167010684A patent/KR101752857B1/ko active Active
- 2011-06-28 TW TW105138494A patent/TWI606449B/zh active
-
2012
- 2012-11-02 US US13/667,187 patent/US8611144B2/en active Active
-
2013
- 2013-01-23 ZA ZA2013/00619A patent/ZA201300619B/en unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230013152A (ko) * | 2020-07-13 | 2023-01-26 | 퀄컴 인코포레이티드 | 데이터 리던던시를 위한 새로운 비트셀 |
Also Published As
| Publication number | Publication date |
|---|---|
| ZA201300619B (en) | 2014-06-25 |
| CA2802737C (en) | 2015-07-28 |
| TWI582781B (zh) | 2017-05-11 |
| TW201214449A (en) | 2012-04-01 |
| BR112012033432A2 (pt) | 2016-11-22 |
| RU2533308C2 (ru) | 2014-11-20 |
| EP2586030A1 (en) | 2013-05-01 |
| US8331126B2 (en) | 2012-12-11 |
| AU2011271542A1 (en) | 2013-01-17 |
| PH12012502515A1 (en) | 2013-02-11 |
| CN102959637A (zh) | 2013-03-06 |
| KR20130024959A (ko) | 2013-03-08 |
| WO2012003165A1 (en) | 2012-01-05 |
| SG186308A1 (en) | 2013-01-30 |
| TWI606449B (zh) | 2017-11-21 |
| RU2013103506A (ru) | 2014-08-20 |
| CA2802737A1 (en) | 2012-01-05 |
| US20130058151A1 (en) | 2013-03-07 |
| KR101616920B1 (ko) | 2016-04-29 |
| US20110317468A1 (en) | 2011-12-29 |
| JP5922652B2 (ja) | 2016-05-24 |
| TW201709210A (zh) | 2017-03-01 |
| JP2013529827A (ja) | 2013-07-22 |
| US8611144B2 (en) | 2013-12-17 |
| KR101752857B1 (ko) | 2017-06-30 |
| BR112012033432B1 (pt) | 2020-11-10 |
| EP2586030B1 (en) | 2019-11-06 |
| CN110097915A (zh) | 2019-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101752857B1 (ko) | 기록 및 판독 비트라인들을 나눈 비－휘발성 메모리 | |
| US9679663B2 (en) | OTP cell with reversed MTJ connection | |
| US8441850B2 (en) | Magnetic random access memory (MRAM) layout with uniform pattern | |
| US20140071739A1 (en) | Reference level adjustment scheme | |
| US8593173B2 (en) | Programmable logic sensing in magnetic random access memory | |
| HK1179744A (en) | Non-volatile memory with split write and read bitlines |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| PA0104 | Divisional application for international application |
Comment text: Divisional Application for International Patent Patent event code: PA01041R01D Patent event date: 20160422 Application number text: 1020137001966 Filing date: 20130124 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20160630 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20170328 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20170626 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20170627 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20200324 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210329 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20230327 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20240320 Start annual number: 8 End annual number: 8 |