KR20140085198A - Method for separating substrate and method for fabricating semiconductor device using mask pattern - Google Patents
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Abstract
기판 분리 방법 및 반도체 소자 제조 방법이 개시된다. 상기 기판 분리 방법은, 기판을 준비하고; 상기 기판 상에 희생층을 형성하고; 상기 희생층 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; 상기 희생층을 부분적으로 식각하여 상기 희생층 내에 미세 공동을 형성하고; 상기 희생층 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함할 수 있다. 이에 따라, 기판을 에피층으로부터 분리하는 것이 용이해질 수 있고, 대면적으로 기판을 분리하는 것이 가능하다.A substrate separation method and a semiconductor device manufacturing method are disclosed. The substrate separation method includes: preparing a substrate; Forming a sacrificial layer on the substrate; Forming a mask pattern having a masking region and an opening region on the sacrificial layer; Partially etching the sacrificial layer to form microcavities in the sacrificial layer; Forming an epitaxial layer on the sacrificial layer to cover the mask pattern; And separating the substrate from the epi layer, wherein the masking region of the mask pattern comprises a first masking portion and a second masking portion, the first masking portion and the second masking portion may comprise different materials . This makes it easier to separate the substrate from the epi layer, and it is possible to separate the substrate with a large area.
Description
본 발명은 마스크 패턴을 이용한 기판 분리 방법 및 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는, 마스킹 영역에 두 개의 마스킹부를 갖는 마스크 패턴을 이용한 기판 분리 방법 및 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a method of separating a substrate using a mask pattern and a method of manufacturing a semiconductor device, and more particularly, to a method of separating a substrate using a mask pattern having two masking portions in a masking region and a method of manufacturing a semiconductor device.
발광 다이오드는 전자와 정공의 재결합으로 발생되는 광을 발하는 무기 반도체 소자로서, 최근, 디스플레이, 자동차 램프, 일반 조명 등의 여러 분야에서 사용되고 있다. BACKGROUND ART Light emitting diodes (LEDs) are inorganic semiconductor devices that emit light generated by the recombination of electrons and holes. Recently, they have been used in various fields such as displays, automobile lamps, and general lighting.
상기 발광 다이오드는 전극 형성위치에 따라서 수평형 발광 다이오드와 수직형 발광 다이오드로 분류될 수 있다.The light emitting diode may be classified into a horizontal type light emitting diode and a vertical type light emitting diode according to an electrode formation position.
수평 발광 다이오드는 제조 방법이 비교적 간단하나, 하부 반도체층의 전극을 형성하기 위하여 활성층의 일부를 제거하므로 발광 면적이 감소한다. 또한, 상기 수평형 발광 다이오드의 P형 전극과 N형 전극은 수평 배치되므로, 이에 기인한 전류쏠림현상이 발생하여 발광 다이오드의 발광 효율이 감소된다. 뿐만 아니라, 수평형 발광 다이오드의 성장기판으로 열전도성이 낮은 사파이어 기판이 가장 폭 넓게 사용된다. 이러한 사파이어 기판을 갖는 수평형 발광 다이오드는 열방출이 어렵고, 이에 따라 발광 다이오드의 접합 온도가 높아져 상기 발광 다이오드의 내부 양자 효율이 저하된다.Although the manufacturing method of the horizontal light emitting diode is relatively simple, the light emitting area is reduced because a part of the active layer is removed to form the electrode of the lower semiconductor layer. In addition, since the P-type electrode and the N-type electrode of the horizontal type light emitting diode are horizontally disposed, a current leaking phenomenon due to the horizontal current leakage occurs and the light emitting efficiency of the LED is reduced. In addition, a sapphire substrate having low thermal conductivity is widely used as a growth substrate for horizontal flat type light emitting diodes. Such a horizontal light emitting diode having a sapphire substrate is difficult to dissipate heat, so that the junction temperature of the light emitting diode is increased and the internal quantum efficiency of the light emitting diode is lowered.
상기와 같은 수평형 발광 다이오드가 갖는 문제점을 해결하기 위하여, 수직형 발광 다이오드가 개발되고 있다. 수직형 발광 다이오드는 전극이 상하 배치되고 사파이어 기판과 같은 성장기판이 분리되므로, 수평형 발광 다이오드가 갖는 문제를 해소할 수 있다.In order to solve such a problem of the horizontal type light emitting diode, a vertical type light emitting diode has been developed. In the vertical type light emitting diode, since the electrodes are vertically arranged and the growth substrate such as the sapphire substrate is separated, the problem of the horizontal type light emitting diode can be solved.
수직형 발광 다이오드는 전극이 상하 배치되므로, 제조시 성장 기판을 분리하는 공정이 추가로 요구된다. 일반적으로, 성장 기판 분리를 위하여 주로 레이저 리프트 오프(Laser Lift-off; LLO) 기술이 사용된다. 그러나, 레이저 리프트 오프를 이용하여 성장 기판을 분리할 경우, 강한 에너지의 레이저로 인하여 반도체층에 크랙이 발생할 수 있는 문제점이 있다. 더욱이, 반도체층과 동종 물질의 성장 기판을 사용할 경우(예컨대, 질화갈륨 반도체층과 질화갈륨 기판)에는, 성장 기판과 반도체층 간의 에너지 밴드갭 차이가 작아 레이저 리프트 오프 방법을 적용하는 것이 어렵다.In the vertical type light emitting diode, since the electrodes are arranged vertically, a step of separating the growth substrate during manufacturing is further required. Generally, a laser lift-off (LLO) technique is mainly used for growth substrate separation. However, when a growth substrate is separated using a laser lift-off, cracks may be generated in the semiconductor layer due to a strong energy laser. Furthermore, in the case of using the growth substrate of the same material as the semiconductor layer (for example, the gallium nitride semiconductor layer and the gallium nitride substrate), it is difficult to apply the laser lift-off method because the energy band gap difference between the growth substrate and the semiconductor layer is small.
최근, 레이저 리프트 오프를 이용한 성장 기판 분리 방법의 문제점을 해결하고자, 화학적 리프트 오프(Chemical Lift-off; CLO) 기술, 응력 리프트 오프(stress Lift-off; SLO) 기술 등이 개발되고 있다. 상기 화학적 리프트 오프 기술은 반도체층과 성장 기판 사이에 형성된 채널(일반적으로, 공동)을 통해 식각 용액을 침투시켜 반도체층과 성장 기판을 분리하는 기술이다. 또한, 상기 응력 리프트 오프 기술은 반도체층과 성장 기판 사이의 결합을 약화시킨 후 응력을 가해 반도체층과 성장 기판을 분리하는 기술이다.Recently, a chemical lift-off (CLO) technique and a stress lift-off (SLO) technique have been developed to solve the problems of a growth substrate separation method using a laser lift-off. The chemical lift-off technique is a technique for separating the semiconductor layer from the growth substrate by penetrating the etching solution through a channel (generally, a cavity) formed between the semiconductor layer and the growth substrate. In addition, the stress lift-off technique is a technique for weakening the bond between the semiconductor layer and the growth substrate and then applying stress to separate the semiconductor layer from the growth substrate.
화학적 리프트 오프 기술을 이용하여 성장 기판을 분리하기 위하여, 식각 용액이 성장 기판과 반도체층 사이로 침투할 수 있는 채널 형성 기술이 이용된다. 예를 들어, 반도체층과 성장 기판 사이에 위치하는 희생층을 형성하고, 상기 희생층 상에 마스크 패턴을 형성한다. 상기 희생층을 전기화학식각(Electro-chemical Etching; ECE)하여 그 일부분을 제거하면, 상기 희생층 내에 공동이 형성된다. 이때, 상기 공동은 마스크 패턴에 덮이지 않는 부분 아래의 희생층이 식각되어 형성된다. 여기서, 상기 공동은 상기 식각 용액의 이동 채널로 이용될 수 있다.In order to separate the growth substrate using a chemical lift-off technique, a channel forming technique is employed in which etching solution can penetrate between the growth substrate and the semiconductor layer. For example, a sacrificial layer is formed between the semiconductor layer and the growth substrate, and a mask pattern is formed on the sacrificial layer. Electro-chemical etching (ECE) is performed on the sacrificial layer to remove a portion thereof, thereby forming a cavity in the sacrificial layer. At this time, the cavity is formed by etching the sacrificial layer under the portion not covered with the mask pattern. Here, the cavity may be used as a moving channel of the etching solution.
그러나, 전기화학식각에 의하여 형성된 공동의 폭은 수 ㎛에 불과하기 때문에, 공동을 채널로 한 식각 용액의 침투 속도는 매우 느리다. 뿐만 아니라, 반도체층을 상기 마스크 패턴 상에 형성하는 동안, 공동과 접하는 부분의 마스크 패턴에 미세하게 반도체층이 성장되어 있다. 상기 마스크 패턴에 성장된 반도체층은 식각 용액이 마스크 패턴을 식각하는 것을 방해한다. 따라서, 기판을 식각 용액을 이용하여 분리하기 위해서는 장시간이 소요되며, 상기 공동 형성 방법으로는 대면적 기판 분리가 어렵다.However, since the width of the cavity formed by electrochemical etching is only a few micrometers, the penetration rate of the etching solution through the cavity is very slow. In addition, while the semiconductor layer is formed on the mask pattern, the semiconductor layer is finely grown on the mask pattern at the portion in contact with the cavity. The semiconductor layer grown on the mask pattern prevents the etching solution from etching the mask pattern. Therefore, it takes a long time to separate the substrate by using the etching solution, and it is difficult to separate the large-sized substrate by the method of forming the cavity.
한편, 기판 분리 시간을 단축시키기 위하여 기판상의 반도체층들을 미리 소자 영역으로 분리하는 기술이 사용될 수 있다. 이 경우, 식각 용액이 채널을 통한 이동거리가 감소되므로, 기판 분리 시간이 단축될 수 있다. 그러나, 상기와 같이 반도체층들을 소자 영역으로 분리한 후 식각 용액을 공급하게 되면, 활성층의 측면이 식각 용액에 노출되어 손상될 수 있다. 또한, 성장기판의 분리과정에서 소자 영역의 모서리 부분 손상, 예컨대 치핑(chipping)이 발생되어 발광 다이오드가 손상될 수 있다. 따라서, 반도체층이 손상된 발광 다이오드의 발광 효율 및 신뢰성이 매우 떨어지게 되며, 공정 수율이 저하된다.On the other hand, in order to shorten the substrate separation time, a technique of separating the semiconductor layers on the substrate into device regions in advance may be used. In this case, since the moving distance of the etching solution through the channel is reduced, the substrate separation time can be shortened. However, when the semiconductor layers are separated into the device regions and then the etching solution is supplied as described above, the side surfaces of the active layer may be exposed to etch solution and damaged. In addition, during the separation process of the growth substrate, damage to the edge of the device region, for example, chipping may occur, and the light emitting diode may be damaged. Accordingly, the light emitting efficiency and reliability of the light emitting diode in which the semiconductor layer is damaged is very low, and the process yield is lowered.
본 발명이 해결하고자 하는 과제는, 마스크 패턴 식각 시간이 단축되고, 대면적 기판 분리가 가능한 기판 분리 방법을 제공하는 것이다.A problem to be solved by the present invention is to provide a substrate separation method capable of shortening a mask pattern etching time and separating a large area substrate.
본 발명이 해결하고자 하는 또 다른 과제는, 전기화학식각을 이용하지 않고 공동을 형성하여 마스크 패턴을 식각할 수 있는 기판 분리 방법을 제공하는 것이다.Another object of the present invention is to provide a substrate separation method capable of etching a mask pattern by forming a cavity without using electrochemical etching.
본 발명이 해결하고자 하는 또 다른 과제는, 상기 기판 분리 방법을 이용하여 대면적으로 기판을 분리할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of separating a substrate in a large area by using the substrate separation method.
본 발명의 일 실시예에 따른 기판 분리 방법은, 기판을 준비하고; 상기 기판 상에 희생층을 형성하고; 상기 희생층 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; 상기 희생층을 부분적으로 식각하여 상기 희생층 내에 미세 공동을 형성하고; 상기 희생층 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함할 수 있다.According to an embodiment of the present invention, there is provided a substrate separation method comprising: preparing a substrate; Forming a sacrificial layer on the substrate; Forming a mask pattern having a masking region and an opening region on the sacrificial layer; Partially etching the sacrificial layer to form microcavities in the sacrificial layer; Forming an epitaxial layer on the sacrificial layer to cover the mask pattern; And separating the substrate from the epi layer, wherein the masking region of the mask pattern comprises a first masking portion and a second masking portion, the first masking portion and the second masking portion may comprise different materials .
이에 따라, 마스크 패턴 제거 시에 제1 마스킹부와 제2 마스킹부를 각각 식각하여 제거할 수 있다. Accordingly, when the mask pattern is removed, the first masking portion and the second masking portion can be etched and removed, respectively.
상기 마스크 패턴을 형성하는 것은, 상기 희생층 상에 부분적으로 제1 마스킹부를 형성하고, 상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함할 수 있다.The forming of the mask pattern may include forming a first masking portion on the sacrificial layer and forming a second masking portion covering the first masking portion.
상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮을 수 있다.The second masking portion may cover the upper surface and the side surface of the first masking portion.
나아가, 상기 제2 마스킹부의 적어도 일부는 상기 제1 마스킹부로부터 연장하여 상기 희생층 상면을 덮을 수 있다.Further, at least a portion of the second masking portion may extend from the first masking portion to cover the upper surface of the sacrificial layer.
또한, 상기 제1 마스킹부는 상기 제2 마스킹부에 의해 상기 에피층으로부터 이격될 수 있다.The first masking portion may be spaced apart from the epi layer by the second masking portion.
한편, 상기 제1 마스킹부는 금속을 포함하고, 상기 제2 마스킹부는 절연 물질을 포함할 수 있다. 상기 금속은 Ti 및 Cr 중 적어도 하나를 포함할 수 있고, 상기 절연 물질은 SiO2를 포함할 수 있다.Meanwhile, the first masking portion may include a metal, and the second masking portion may include an insulating material. The metal may include at least one of Ti and Cr, the insulating material may include SiO 2.
상기 희생층을 부분적으로 식각하는 것은 전기화학식각(ECE)을 이용하는 것을 포함할 수 있다.Partial etching of the sacrificial layer may include using electrochemical etching (ECE).
몇몇 실시예들에 있어서, 상기 기판을 상기 에피층으로부터 분리하는 것은, 제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함할 수 있다.In some embodiments, separating the substrate from the epi layer may include etching the first masking portion using a first etching solution and etching the second masking portion using a second etching solution .
또한, 상기 제1 식각 용액에 의한 상기 제1 마스킹부의 식각률은 상기 제2 식각 용액에 의한 상기 제2 마스킹부의 식각률보다 빠를 수 있다.In addition, the etching rate of the first masking part by the first etching solution may be faster than the etching rate of the second masking part by the second etching solution.
따라서, 마스크 패턴을 화학 식각하여 제거하는 시간이 단축될 수 있고, 기판 분리 공정 시간이 단축될 수 있다. 나아가, 마스크 패턴의 제거가 용이하므로, 대면적으로 기판 분리가 가능하다.Therefore, the time for removing the mask pattern by chemical etching can be shortened, and the substrate separation process time can be shortened. Furthermore, since the removal of the mask pattern is easy, the substrate can be separated into a large area.
상기 제1 식각 용액은 HCl 및 H2SO4 중 적어도 하나를 포함할 수 있고, 상기 제2 식각 용액은 HF 및 BOE(Buffered Oxide Etchant) 중 적어도 하나를 포함할 수 있다.The first etch solution is HCl and H 2 SO 4 , And the second etching solution may include at least one of HF and BOE (Buffered Oxide Etchant).
본 발명의 또 다른 실시예에 따른 기판 분리 방법은, 기판을 준비하고; 상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; 상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함할 수 있다.According to another aspect of the present invention, there is provided a substrate separation method comprising: preparing a substrate; Forming a mask pattern having a masking region and an opening region on the substrate; Forming an epitaxial layer on the substrate to cover the mask pattern; And separating the substrate from the epi layer, wherein the masking region of the mask pattern comprises a first masking portion and a second masking portion, the first masking portion and the second masking portion may comprise different materials .
상기 마스크 패턴을 형성하는 것은, 상기 기판 상에 부분적으로 제1 마스킹부를 형성하고, 상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함할 수 있다.The forming of the mask pattern may include forming a first masking portion on the substrate and forming a second masking portion covering the first masking portion.
상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮을 수 있다.The second masking portion may cover the upper surface and the side surface of the first masking portion.
한편, 상기 기판을 상기 에피층으로부터 분리하는 것은, 제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함할 수 있다.,On the other hand, separating the substrate from the epi layer may include etching the first masking portion using the first etching solution and etching the second masking portion using the second etching solution.
나아가, 상기 기판을 상기 에피층으로부터 분리하는 것은, 상기 마스크 패턴을 화학 식각한 후에, 상기 기판과 상기 에피층 사이에 응력을 가하는 것을 더 포함할 수 있다.Further, separating the substrate from the epi layer may further include applying a stress between the substrate and the epi layer after chemically etching the mask pattern.
상기 마스킹 영역은 3 내지 10㎛의 폭을 가질 수 있다. 또한, 상기 에피층은, 상기 오프닝 영역으로부터 수직 성장 및 측면 성장될 수 있고, 상기 수직 성장 속도와 상기 측면 성장 속도의 비율은 1:2 내지 1:1의 범위를 가질 수 있다.The masking region may have a width of 3 to 10 mu m. Also, the epi layer may be vertically grown and laterally grown from the opening region, and the ratio of the vertical growth rate to the lateral growth rate may be in a range of 1: 2 to 1: 1.
상기 오프닝 영역은 0.5 내지 2㎛의 폭을 가질 수 있다.The opening area may have a width of 0.5 to 2 mu m.
몇몇 실시예들에 있어서, 상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 버퍼층을 형성하는 것을 더 포함할 수 있다.In some embodiments, prior to forming the mask pattern, the method may further comprise forming a buffer layer on the substrate.
본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법은, 기판을 준비하고; 상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; 상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; 상기 에피층 상에 지지 기판을 형성하고; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함할 수 있다.According to another embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a substrate; Forming a mask pattern having a masking region and an opening region on the substrate; Forming an epitaxial layer on the substrate to cover the mask pattern; Forming a support substrate on the epilayer; And separating the substrate from the epi layer, wherein the masking region of the mask pattern comprises a first masking portion and a second masking portion, the first masking portion and the second masking portion may comprise different materials .
상기 마스크 패턴을 형성하는 것은, 상기 기판 상에 부분적으로 제1 마스킹부를 형성하고, 상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함할 수 있다.The forming of the mask pattern may include forming a first masking portion on the substrate and forming a second masking portion covering the first masking portion.
상기 기판을 상기 에피층으로부터 분리하는 것은, 제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함할 수 있다.Separating the substrate from the epi layer may include etching the first masking portion using the first etching solution and etching the second masking portion using the second etching solution.
나아가, 상기 제조 방법은, 상기 기판을 상기 에피층으로부터 분리하기 전에, 상기 에피층을 패터닝하여 적어도 하나의 영역 분리홈을 형성하는 것을 더 포함할 수 있고, 상기 에피층은 상기 적어도 하나의 영역 분리홈에 의해 복수의 반도체 구조체 영역으로 분할될 수 있다.Further, the manufacturing method may further include patterning the epi layer to form at least one region separation groove before separating the substrate from the epi layer, wherein the epi layer is separated from the at least one region separation And can be divided into a plurality of semiconductor structure regions by the grooves.
또한, 상기 제조 방법은, 상기 기판을 상기 에피층으로부터 분리한 후에, 상기 복수의 반도체 구조체 영역을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함할 수 있고, 상기 반도체 구조체 영역은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할될 수 있다.The manufacturing method may further include forming at least one device region isolation trench by patterning the plurality of semiconductor structure regions after separating the substrate from the epi layer, And may be divided into at least one device region by at least one device region isolation groove.
한편, 다른 실시예들에 있어서, 상기 기판을 상기 에피층으로부터 분리한 후에, 상기 에피층을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함할 수 있고, 상기 에피층은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할될 수 있다.Alternatively, in other embodiments, after separating the substrate from the epi layer, the method may further include patterning the epi layer to form at least one device region isolation trench, wherein the epi layer comprises at least one Into at least one device region by the device region isolation trenches of the trenches.
또한, 상기 제조 방법은, 상기 소자 영역 분리홈 아래 부분의 지지 기판을 분할하여 적어도 하나의 발광 다이오드 칩을 형성하는 것을 더 포함할 수 있다.In addition, the manufacturing method may further include forming at least one light emitting diode chip by dividing the supporting substrate under the element region dividing groove.
본 발명에 따르면, 제1 마스킹부 및 제2 마스킹부를 포함하는 마스크 패턴을 이용한 기판 분리 방법을 제공할 수 있다. 이에 따라, 마스크 패턴을 제거하는 시간이 단축되어 기판 분리 시간이 단축될 수 있고, 나아가, 대면적으로 기판을 분리할 수 있다.According to the present invention, it is possible to provide a method of separating a substrate using a mask pattern including a first masking portion and a second masking portion. Thus, the time for removing the mask pattern can be shortened, the substrate separation time can be shortened, and further, the substrate can be separated into a large area.
또한, 상기 마스크 패턴을 이용함으로써, 전기화학식각에 의해 희생층을 부분적으로 식각하지 않고도 상대적으로 크기가 증가된 공동을 용이하게 형성할 수 있다. 이에 따라, 기판 분리 시간이 단축되어 대면적으로 기판을 분리할 수 있으며, 공정의 재현성이 개선될 수 있다.Further, by using the mask pattern, it is possible to easily form a cavity whose size is relatively increased without partially etching the sacrificial layer by electrochemical etching. As a result, the substrate separation time can be shortened and the substrate can be separated in a large area, and the reproducibility of the process can be improved.
또한, 상기 기판 분리 방법을 이용하여 반도체 소자 제조 방법을 제공할 수 있다. 이에 따르면, 기판 분리 전에 에피층을 소자 영역으로 미리 분할하는 공정이 생략될 수 있다. 따라서, 상기 반도체 소자 제조 방법 의해, 공정 수율이 개선될 수 있고, 상기 방법으로 제조된 반도체 소자의 신뢰성 및 효율 감소를 방지할 수 있고, In addition, a method of manufacturing a semiconductor device using the substrate separation method can be provided. According to this, the step of previously dividing the epi layer into the element region before the substrate separation can be omitted. Therefore, by the above-described semiconductor element manufacturing method, the process yield can be improved, reliability and efficiency reduction of the semiconductor device manufactured by the above method can be prevented,
도 1 내지 도 5는 본 발명의 일 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 10은 본 발명의 또 다른 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명이 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 평면도이다.1 to 5 are cross-sectional views illustrating a method of separating a substrate and a method of manufacturing a semiconductor device according to an embodiment of the present invention.
6 to 10 are cross-sectional views illustrating a method of separating a substrate and a method of manufacturing a semiconductor device according to still another embodiment of the present invention.
11 is a plan view illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can sufficiently convey the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, etc. of components may be exaggerated for convenience. It is also to be understood that when an element is referred to as being "above" or "above" another element, But also includes the case where there are other components in between. Like reference numerals designate like elements throughout the specification.
여기서 설명되는 본 발명의 실시예들은 기판 상에 질화물 반도체층들을 성장시킨 후, 상기 질화물 반도체층들로부터 기판을 분리하는 것을 개시한다. 특히, 본 발명의 실시예들은 레이저 리프트 오프 기술을 사용하지 않고, 화학적 리프트 오프 기술을 사용하여 기판을 분리하는 것을 중심으로 개시한다. 다만, 본 발명이 화학적 리프트 오프 기술을 이용한 기판 분리에만 한정되는 것은 아니고, 다른 다양한 방법에 의한 기판 분리에도 적용될 수 있다.Embodiments of the invention described herein disclose the growth of nitride semiconductor layers on a substrate, followed by separation of the substrate from the nitride semiconductor layers. In particular, embodiments of the present invention are centered on separating the substrate using a chemical lift-off technique, without using a laser lift-off technique. However, the present invention is not limited to the substrate separation using the chemical lift-off technique, but can also be applied to the substrate separation by various other methods.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of separating a substrate and a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 기판(110) 상에 희생층(120)과 마스크 패턴(130)을 형성한다.Referring to FIG. 1, a
구체적으로, 도 1의 (a)를 참조하면, 기판(110)을 준비하고, 상기 기판(110) 상에 희생층(120)을 형성한다.1 (a), a
기판(110)은 질화물 반도체층들(151, 153, 155)을 성장시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판 등일 수 있다. 특히, 본 실시예에 있어서, 기판(110)은 질화갈륨 기판일 수 있다.The
희생층(120)은 기판(110) 상에 성장되어 형성될 수 있다. 이때 희생층(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 HVPE(Hydride Vapor Phase Epitaxy) 등의 기술을 이용하여 성장될 수 있다.The
희생층(120)은 질화물 반도체를 포함하는 물질로 형성될 수 있다. 나아가, 희생층(120)은 고농도의 불순물을 포함할 수 있다. 예를 들어, 희생층(120)은 Si가 3×1018/cm3 이상의 농도로 도핑된 N형 질화갈륨 반도체층으로 형성될 수 있다. 이에 따라, 후술하여 설명하는 전기화학식각(Electro-Chemical Etching; ECE) 공정을 이용하여 미세 공동을 형성할 수 있다.The
이어서, 도 1의 (b)를 참조하면, 희생층(120) 상에 부분적으로 제1 마스킹부(132)를 형성한다.1 (b), a
제1 마스킹부(132)는 금속을 포함할 수 있으며, 예를 들어, Ti 및 Cr 중 적어도 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 금속을 포함하는 제1 마스킹부(132)는 리프트 오프 기술 등을 이용하여 다양한 패턴을 갖도록 형성될 수 있다. 예를 들어, 상기 제1 마스킹부(132)는 스트라이프 패턴, 다각형 패턴 등의 형상을 갖도록 형성될 수 있다. 제1 마스킹부(132)가 희생층(120) 상에 부분적으로 형성됨으로써, 희생층(120)의 상면이 부분적으로 노출될 수 있다. 후술하는 바와 같이, 상기 노출된 희생층(120) 상면 상에 마스크 패턴(130)의 오프닝 영역(137)이 형성될 수 있다.The
도 1의 (c)를 참조하면, 제1 마스킹부(132)를 덮는 제2 마스킹부(134)를 형성한다.Referring to FIG. 1 (c), a
상기 제2 마스킹부(134)는 절연 물질을 포함할 수 있고, 예를 들어, SiO2를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 제2 마스킹부(134)는 전자빔증발(E-beam evaporation)과 같은 증착 및 패터닝 기술을 이용하여 제1 마스킹부(132)를 덮도록 형성될 수 있다. 또한, 이에 한정되지 않고, 제1 마스킹부(132)와 같이 리프트 오프 기술을 이용하여 형성될 수도 있다.The
제2 마스킹부(134)는 제1 마스킹부(132)의 상면 및 측면을 덮도록 형성될 수 있으며, 나아가, 제2 마스킹부(134)의 적어도 일부는 상기 제1 마스킹부(132)로부터 연장하여 희생층(120) 상면을 부분적으로 덮을 수 있다. 이에 따라, 희생층(120)과 후술하여 설명되는 에피층(150)의 접촉 면적이 감소될 수 있고, 후속 기판 분리 공정에서 기판 분리가 더욱 용이해질 수 있다.The
제2 마스킹부(134)가 형성됨으로써, 마스크 패턴(130)이 형성될 수 있다. 마스크 패턴(130)은 마스킹 영역(135)과 오프닝 영역(137)을 가질 수 있다. 상술한 바와 같이, 상기 마스킹 영역(135)은 제1 마스킹부(132)와 제2 마스킹부(134)를 포함할 수 있다. 또한, 제1 마스킹부(132)와 제2 마스킹부(134)는 서로 다른 물질을 포함할 수 있으며, 특히, 제1 마스킹부(132)는 금속을 포함하고, 제2 마스킹부(134)는 절연 물질을 포함할 수 있다.By forming the
한편, 마스킹 영역(135)의 폭과 높이는 다양하게 형성될 수 있고, 오프닝 영역(137)의 폭 역시 다양하게 형성될 수 있다. 다만, 에피층(150)을 성장시키기 위하여, 측면 성장의 정도를 고려하여 마스킹 영역(135)의 폭을 결정하는 것이 바람직하다. 이에 대하여 뒤에서 상세하게 설명한다.Meanwhile, the width and height of the masking
도 2를 참조하면, 희생층(120) 내에 미세 공동(140)을 형성하고, 상기 희생층(120) 상에 에피층(150)을 형성한 후, 에피층(150) 상에 지지 기판(180)을 형성한다.Referring to FIG. 2, a
상세하게, 도 2의 (a)를 참조하면, 희생층(120)은 전기화학식각(ECE) 공정을 이용하여 부분적으로 식각될 수 있고, 이에 따라 희생층(120) 내에 미세 공동(140)이 형성될 수 있다. 미세 공동(140)은 오프닝 영역(137) 아래에 주로 형성될 수 있다. 나아가, 상기 미세 공동(140)은 마스킹 영역(135)의 제2 마스킹부(134) 아래 영역에도 형성될 수 있다. 따라서, 마스크 패턴(130)의 형상에 따라 미세 공동(140) 형성 부분이 결정될 수 있다.2 (a), the
상기 전기화학식각 공정은 희생층(120)이 형성된 기판(110)과 음극 전극(예컨대, Pt 전극)을 용액에 담근 후, 희생층(120)에 양전압을 인가하고, 음극 전극에 음전압을 인가하여 수행될 수 있다. 이때, 상기 용액은 전해질 용액일 수 있고, 예를 들어 옥살산, HF 또는 NaOH를 포함하는 전해질 용액일 수 있다.In the electrochemical etching process, a
상기 전기화학식각 공정에서 용액의 조성 및 농도, 전압 인가 시간, 인가 전압을 선택적으로 적용하여, 미세 공동(140)의 크기 및 형성 영역을 조절할 수 있다. 예를 들어, 10~60V 범위의 전압을 연속적으로 인가하여 희생층(120)을 부분적으로 식각하여 미세 공동(140)을 형성할 수 있다. In the electrochemical etching process, the size and formation area of the
또한, 두 단계의 전기화학식각 공정을 이용하여 미세 공동(140)을 형성할 수도 있다. 구체적으로, 제1 단계 전기화학식각 공정에서 상대적으로 낮은 전압을 인가하고, 이 후 제2 단계 전기화학식각 공정에서 상대적으로 높은 전압을 인가하여 미세 공동(140)을 형성할 수 있다. 도 2의 (a)를 참조하면, 미세 공동(140)은 제1 미세 공동(141) 및 제2 미세 공동(143)을 포함할 수 있고, 제1 미세 공동(141)과 제2 미세 공동(143)은 각각 상술한 1 단계 전기화학식각 공정과 제2 단계 전기화학식각 공정에 의해 형성될 수 있다. 그 결과, 상대적으로 작은 크기의 제1 미세 공동(141)이 먼저 형성되고, 상대적으로 큰 크기의 제2 미세 공동이(143)이 형성된다.In addition, the
두 단계 전기화학식각 공정을 이용함으로써, 희생층(120)의 표면은 양호한 결정성을 유지할 수 있고, 아울러, 희생층(120)의 내부에 상대적으로 큰 미세 공동을 형성할 수 있어 후속 공정에 유리하다.By using the two-step electrochemical etching process, the surface of the
도 2의 (b)를 참조하면, 제1 질화물 반도체층(151), 활성층(153) 및 제2 질화물 반도체층(155)을 포함하는 에피층(150)을 형성한다. 상기 반도체층들(151, 153, 155)은 희생층(120)을 시드로 하여 형성될 수 있다.Referring to FIG. 2B, an
상기 반도체 적층 구조(150)는 MOCVD, MBE 또는 HVPE 등의 기술을 이용하여 성장될 수 있다. 에피층(150)은 성장 시, 수직 성장뿐만 아니라 수평 성장을 동반할 수 있고, 이에 따라 마스크 패턴(130)을 덮는다. 한편, 제1 마스킹부(132)는 제2 마스킹부(134)에 의해 에피층(150)으로부터 이격될 수 있다.The semiconductor laminated
제1 질화물 반도체층(151)은 오프닝 영역(137) 아래의 희생층(120)으로부터 성장될 수 있다. 나아가, 제1 질화물 반도체층(151)은 수직 방향 성장에 더하여, 에피택시 측면 과성장(Epitaxy Lateral Overgrowth)를 동반하여 성장할 수 있다. 하나의 오프닝 영역(137)으로부터 성장된 질화물 반도체는 측면 성장을 동반하고, 따라서, 인접하는 다른 오프닝 영역(137)으로부터 성장된 질화물 반도체와 합쳐질(merge) 수 있다. 이에 따라, 제1 질화물 반도체층(151)은 마스크 패턴(130)의 마스킹 영역(135)을 덮을 수 있다. The first
마스킹 영역(135)이 안정적으로 제1 질화물 반도체층(151)에 의해 덮이도록, 마스킹 영역(135)의 높이 및 폭을 조절할 수 있다. 예를 들어, 마스킹 영역(135)의 폭은 1 내지 50㎛로 형성될 수 있고, 바람직하게는 3 내지 10㎛로 형성될 수 있다. 또한, 마스킹 영역(135)의 높이는 약 6㎛로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.The height and width of the masking
나아가, 상기 마스킹 영역(135)의 높이 및 폭에 따라, 에피층(150)의 측면 성장 속도와 수직 성장 속도의 비율이 조절될 수 있다. 예를 들어, 에피층(150)의 수직 성장 속도와 측면 성장 속도의 비율은 1:2 내지 2:1의 범위를 가질 수 있고, 바람직하게는 1:2 내지 1:1의 범위를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Further, the ratio of the lateral growth rate and the vertical growth rate of the
반도체 적층 구조(150)의 각 반도체층들(151, 153, 155)은 예를 들어, (Al, Ga, In)N층을 포함할 수 있다. 본 실시예에 있어서, 제1 질화물 반도체층(151)은 P형 반도체층이고, 제2 질화물 반도체층(155)은 N형 반도체층이나, 그 반대일 수도 있다. 한편, 활성층(153)은 원하는 피크 파장의 광을 방출할 수 있도록 반도체층을 이루는 원소 및 그 조성이 조절될 수 있다. Each
상기 제1 질화물 반도체층(151)은 언도프트(un-doped)층과 도핑층을 포함할 수 있다. 제1 질화물 반도체층(151) 형성시 언도프트층을 먼저 성장시키고, 이후 도핑층을 형성하여, 제1 질화물 반도체층(151)이 다중층을 포함하도록 할 수 있다. 이와 같이, 제1 질화물 반도체층(151)의 형성시 초기에 언도프트층을 먼저 성장시킴으로써, 제1 질화물 반도체층(151)의 결정 품질을 개선시킬 수 있다.The first
이하, 질화물 반도체 물질을 포함하는 반도체층들(151, 153, 155)과 관련된 주지 기술내용의 설명은 생략한다.Hereinafter, a description of well-known technical terms relating to the semiconductor layers 151, 153, and 155 including the nitride semiconductor material will be omitted.
한편, 반도체 적층 구조(150) 형성 과정동안, 미세 공동(140)이 서로 합쳐지고 성장하여 공동(145)이 형성될 수 있다. 상기 공동(145)은 미세 공동(140)에 비해 큰 스케일을 가질 수 있다.Meanwhile, during the process of forming the semiconductor laminated
도 2의 (c)를 참조하면, 에피층(150) 상에 금속층(160)을 형성한다.Referring to FIG. 2 (c), a
상기 금속층(160)은 반사 금속층 및 베리어 금속층(미도시)을 포함할 수 있다. 베리어 금속층은 반사 금속층을 덮도록 형성될 수 있다. The
금속층(160)은 증착 및 리프트 오프 기술 등을 통해서 형성될 수 있다. 반사 금속층은 광을 반사시키는 역할을 할 수 있고, 또한, 에피층(150)과 전기적으로 연결된 전극 역할을 할 수도 있다. 따라서, 반사 금속층은 높은 반사도를 가지면서 오믹 접촉을 형성할 수 있는 물질을 포함하는 것이 바람직하다. 반사 금속층은, 예를 들어, 상기 반사 금속층은 Ni, Pt, Pd, Rh, W, Ti, Al, Ag 및 Au 중 적어도 하나를 포함하는 금속을 포함할 수 있다. The
한편, 베리어 금속층은 반사 금속층과 다른 물질의 상호 확산을 방지한다. 이에 따라, 반사 금속층의 손상에 의한 접촉 저항 증가 및 반사도 감소를 방지할 수 있다. 베리어 금속층은 Ni, Cr, Ti을 포함할 수 있으며, 다중층으로 형성될 수 있다.On the other hand, the barrier metal layer prevents mutual diffusion of the reflective metal layer and other materials. Thus, it is possible to prevent an increase in contact resistance and a reduction in reflectivity due to damage to the reflective metal layer. The barrier metal layer may include Ni, Cr, Ti, and may be formed of multiple layers.
덧붙여, 금속층(160)을 형성하기 전에, 기판(110)의 테두리 부분의 반도체 적층 구조(150)를 제거하는 엣지(edge) 식각 공정을 더 포함할 수 있다. 기판(110)의 테두리 부분에서 성장된 반도체층들(151, 153, 155)의 일부분은 그 결정 구조가 불안정할 수 있어서, 결정질이 나쁘게 성장된다. 결정질이 상대적으로 조악한 테두리 부분의 반도체층들(151, 153, 155)은 기판 분리시 화학 식각 용액의 이동 채널을 막게 되어, 식각 용액의 이동을 방해할 수 있다. 그러나, 본 실시예에 따르면, 엣지 식각 공정을 이용하여 상기 테두리 부분의 반도체층들(151, 153, 155) 일부를 제거하므로, 위와 같은 채널 막힘 현상을 방지할 수 있다. 따라서, 기판 분리 공정 시간이 단축될 수 있다.In addition, an edge etching process may be further performed to remove the semiconductor laminated
이어서, 도 2의 (d)를 참조하면, 금속층(160) 상에 지지 기판(180)을 형성한다. 나아가, 지기 기판(180)과 금속층(160)을 접합하는 본딩층(170)을 더 형성할 수 있다.Next, referring to FIG. 2D, a supporting
지지 기판(180)은 절연성 기판, 도전성 기판 또는 회로 기판일 수 있다. 예를 들어, 지지 기판(180)은 사파이어 기판, 질화갈륨 기판, 유리 기판, 실리콘카바이드 기판, 실리콘 기판, 금속 기판, 세라믹 기판 또는 PCB 기판일 수 있다.The supporting
상기 본딩층(170)은 금속 물질을 포함할 수 있고, 예를 들어, AuSn을 포함할 수 있다. AuSn을 포함하는 본딩층(170)은 지지 기판(180)과 금속층(160) 공정 본딩(Eutectic Bonding)할 수 있다. 지지 기판(180)이 도전성 기판인 경우, 본딩층(170)은 금속층(160)과 지지 기판(180)을 전기적으로 연결할 수 있다.The
도 3을 참조하면, 마스크 패턴(130)을 화학 식각으로 적어도 일부 제거하여 기판(110)을 에피층(150)으로부터 분리한다. 상세하게는, 먼저, 제1 식각 용액을 이용하여 제1 마스킹부(132)를 제거하고, 그 다음 제2 식각 용액을 이용하여 제2 마스킹부(134)를 제거한다. 이때, 제1 식각 용액에 의한 제1 마스킹부(132)의 식각률은 제2 식각 용액에 의한 제2 마스킹부(134)의 식각률보다 빠를 수 있다. 이하, 도면을 참조하여 상세하게 설명한다.Referring to FIG. 3, the
도 3의 (a)를 참조하면, 제1 식각 용액을 이용하여 제1 마스킹부(132)를 제거한다. 제1 식각 용액은 공동(145)을 채널로 이용하며, 또한 제거된 제1 마스킹부(132) 영역을 채널로 이용하여 기판(110)과 에피층(150) 사이로 침투할 수 있다. 제1 식각 용액은 HCl 및 H2SO4 중 적어도 하나를 포함할 수 있고, 이 경우 제1 마스킹부(132)는 금속을 포함할 수 있다. 제1 마스킹부(132)가 금속을 포함하는 경우, 그 식각률은 상대적으로 매우 빠르다. 따라서, 제1 식각 용액의 이동 채널이 상대적으로 좁더라도, 제1 마스킹부(132)의 식각은 매우 빠른 속도로 진행될 수 있다.Referring to FIG. 3 (a), the
제1 마스킹부(132)가 제거되면, 그 다음, 도 3의 (b)와 같이 제2 마스킹부(134)를 제거한다. 이때, 제2 마스킹부(134)는 제2 식각 용액을 이용하여 제거할 수 있다. 제2 식각 용액은 공동(145) 및 제1 마스킹부(132)가 제거된 영역을 채널로 이용하며, 또한 제거된 제2 마스킹부(134) 영역을 채널로 이용하여 기판(110)과 에피층(150) 사이로 침투할 수 있다. 제2 식각 용액은 HF 및 BOE(Buffered Oxide Etchant) 중 적어도 하나를 포함할 수 있고, 이 경우, 제2 마스킹부(134)는 SiO2를 포함하는 절연 물질을 포함할 수 있다. When the
SiO2를 포함하는 제2 마스킹부(134)의 식각률은 상대적으로 매우 느리다. 특히, 종래의 경우에, 공동(145)과 마스크 패턴 자체만을 식각 용액의 이동 채널로 이용하므로, 마스크 패턴이 전체적으로 식각되기까지 장시간이 소요된다.The etching rate of the
반면, 본 실시예에 따르면, 공동(145)과 제2 마스킹부(134)뿐만 아니라, 제1 마스킹부(132)가 제거된 공간까지 제2 식각 용액의 이동채널로 이용될 수 있다. 또한, 제1 마스킹부(132)가 제거된 공간의 스케일은 공동(145)의 스케일보다 현저히 클 수 있다. 따라서, 제2 식각 용액이 기판(110)과 에피층(150) 사이로 매우 빠르게 침투할 수 있어서, 제2 마스킹부(134)가 식각되어 제거되는 시간이 매우 단축될 수 있다. On the other hand, according to the present embodiment, not only the
본 실시예는 제1 마스킹부(132) 식각 공정을 포함하지만, 상기 제1 마스킹부(132)를 식각하여 제거하는 시간은 상대적으로 매우 짧으므로, 전체적인 마스크 패턴(130)을 식각하여 제거하는 시간이 단축될 수 있다. 그러므로, 기판(110) 분리 공정 시간이 매우 단축될 수 있으며, 대면적 기판 분리가 가능하다. 이에 따라, 기판을 분리하기 전에 에피층(150)을 소자 영역으로 분할하지 않고도, 단시간 내에 기판(110)을 에피층(150)으로부터 분리할 수 있다.Since the time for etching and removing the
더욱이, 기판 분리 시 활성층(153)의 측면이 식각 용액에 노출되는 시간이 상대적으로 짧아지므로, 식각 용액에 의해 활성층(153)이 손상되는 것을 방지할 수 있다. 따라서, 본 실시예의 제조 방법을 통해 제조된 반도체 소자의 효율 및 신뢰성 감소를 방지할 수 있다.Furthermore, since the time for exposing the side surface of the
도 3의 (a) 및 (b)를 참조하여 설명한 바와 같이, 마스크 패턴(130)이 제거되면 기판(110)이 에피층(150)으로부터 분리된다. 덧붙여, 상기 기판(110)을 분리하는 것은, 마스크 패턴(130)을 식각하여 제거한 후, 응력을 가하는 것을 더 포함할 수 있다.As described with reference to FIGS. 3A and 3B, when the
마스크 패턴(130)이 제거되고 기판(110)이 분리됨에 따라, 제1 질화물 반도체층(151)의 표면에 잔류하는 희생층(120)이 남아있을 수 있다. 상기 잔류하는 희생층(120)은 건식 식각 등을 통해서 제거될 수 있다.As the
나아가, 기판 분리 후, 기판(110)이 분리된 에피층(150)의 표면을 HCl 등으로 세정할 수 있다. 또한, 제1 질화물 반도체층(151)이 언도프트 층을 포함하는 경우, 상기 언도프트 층은 건식 식각 등으로 제거될 수 있다.Further, after the substrate is separated, the surface of the
다음, 도 4의 (a)를 참조하면, 제1 질화물 반도체층(151) 표면에 러프니스(R)를 형성한다. 또한, 제1 질화물 반도체층(151)은 오목부(151a)와 돌출부(151b)를 갖는 요철 패턴 포함할 수 있다. 도 4는 도 1 내지 도 3과는 달리, 지지 기판(180)이 하부에 위치하는 것으로 도시하였다.Next, referring to FIG. 4A, the roughness R is formed on the surface of the first
제1 질화물 반도체층(151)의 표면은 마스크 패턴(130)의 형태에 대응하는 요철 패턴을 포함할 수 있다. 특히, 상기 요철 패턴의 돌출부(151b)는 두 단계로 돌출된 형태를 가질 수 있다. The surface of the first
한편, 제1 질화물 반도체층(151) 표면에 러프니스(R)를 형성함으로써, 상기 표면의 거칠기를 증가시킬 수 있다. 러프니스(R)는 광전 화학(PEC) 식각 등의 습식 식각을 이용하여 형성될 수 있다. 상기 러프니스(R)에 의하여 활성층(153)에서 방출된 광의 광 추출 효율이 개선될 수 있다. On the other hand, by forming the roughness R on the surface of the first
도 4의 (b)를 참조하면, 에피층(150)을 패터닝하여, 적어도 하나의 소자 영역 분리홈(210)을 형성한다. 이에 따라, 에피층(150)은 적어도 하나의 소자 영역(200)으로 분할될 수 있다.Referring to FIG. 4 (b), the epi-
기판 분리 공정에서, 기판과 접하는 반도체층의 테두리 부분은 분리 시 스트레스가 집중되어 깨짐 등의 손상(chipping)이 발생할 수 있다. 특히, 종래에는 마스크 패턴의 식각 시간을 단축시키기 위하여 기판 분리 전에 에피층을 소자영역으로 분리하였다. 이에 따라, 소자영역의 반도체층에 손상이 생겨 이로부터 제조된 반도체 소자의 효율 및 신뢰성이 감소될 수 있었다.In the substrate separation process, the edge of the semiconductor layer in contact with the substrate may be chipped due to stress concentration during separation. Particularly, in order to shorten the etching time of the mask pattern in the prior art, the epi layer is separated into the device regions before the substrate separation. As a result, damage to the semiconductor layer in the element region can be reduced and the efficiency and reliability of the semiconductor device fabricated therefrom can be reduced.
그러나, 본 실시예에 따르면, 에피층(150)을 소자영역으로 분할하지 않고도 상대적으로 단시간 내에 마스크 패턴(130)을 제거할 수 있으므로, 기판(110)을 분리한 후에 에피층(150)을 소자영역(200)으로 분리할 수 있다. 따라서, 기판 분리 시에 전체 에피층(150)의 테두리 부분에만 치핑과 같은 손상이 발생되고, 에피층(150)의 내측 부분에 위치하는 소자영역(200)들의 반도체층들(151, 153, 155)은 기판 분리 공정에서 손상되지 않는다. 그러므로, 상기 소자영역(200)으로부터 제조된 발광 다이오드 칩의 손상을 최소화할 수 있고, 효율 및 신뢰성 저하를 방지할 수 있다. 또한, 본 실시예에 따르면, 전체적인 공정 수율도 향상될 수 있다.However, according to the present embodiment, since the
이어서, 도 4의 (c)를 참조하면, 소자 영역(200)을 덮는 패시베이션층(195) 및 전극(190)을 형성한다. 4C, a
패시베이션층(195)은 소자 영역(200)을 외부로부터 보호한다. 패시베이션층(195)은 소자 영역(200)의 표면을 따라 형성될 수 있고, 나아가, 러프니스(R) 상에 형성된 패시베이션층(195) 부분은 러프니스(R)보다 완만한 형태로 형성될 수 있다. The
상기 패시베이션층(195)은 TiO2, Al2O3, 또는 SiNx를 포함할 수 있으며, 또한, SiO2 또는 SiNx를 포함하는 다층 구조로 형성될 수 있다. 또한, 소자 영역(200)의 측면에 위치하는 패시베이션층(195)은 SiO2와 TiO2를 반복하여 적층한 DBR(Distributed Bragg Reflector)로 형성될 수 있다. 이 경우, 상기 DBR에 의해 광이 반사될 수 있으며, 따라서 대부분의 광은 소자 영역(200)의 상면을 통해서 외부로 방출될 수 있다.The
한편, 전극(190)은 제1 질화물 반도체층(151) 상에 형성될 수 있다. 나아가, 전극(190)을 형성하기 전에, 패시베이션층(195)의 일부 영역을 제거하여 소자 영역(200)을 노출시켜 전극 형성 영역을 형성할 수 있다. 전극(190)은 전극 패드 및 전극 연장부를 포함할 수 있으며, 이에 따라 전류 분산 효과를 개선시킬 수 있다.Meanwhile, the
도 5를 참조하면, 소자영역 분리홈(210) 아래에 위치하는 지지 기판(180), 금속층(160) 및 본딩층(170)의 부분을 분할하면, 적어도 하나의 발광 다이오드 칩(300)이 제공된다. 지지 기판(180), 금속층(160) 및 본딩층(170)은 레이저 스크라이빙 등을 이용하여 분할될 수 있다.5, the
도 6 내지 도 10은 본 발명의 또 다른 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.6 to 10 are cross-sectional views illustrating a method of separating a substrate and a method of manufacturing a semiconductor device according to still another embodiment of the present invention.
도 6 내지 도 10을 참조하여 설명하는 기판 분리 방법 및 반도체 소자 제조 방법(이하, 실시예 2)은, 도 1 내지 도 5를 참조하여 설명한 실시예(이하, 실시예 1)와 대체로 유사하다. 이하, 양 실시예에 있어서의 차이점을 중심으로 설명한다.The substrate separating method and the semiconductor device manufacturing method (hereinafter referred to as the second embodiment) described with reference to Figs. 6 to 10 are substantially similar to the embodiments described with reference to Figs. 1 to 5 (hereinafter, the first embodiment). Hereinafter, differences between the embodiments will be mainly described.
도 6을 참조하면, 기판(110) 상에 마스킹 영역(135)과 오프닝 영역(137)을 갖는 마스크 패턴(130)을 형성한다. 나아가, 상기 마스크 패턴(130)을 형성하기 전에, 기판(110) 상에 버퍼층(125)을 더 형성할 수 있다.Referring to FIG. 6, a
본 실시예의 기판 분리 방법 및 반도체 소자 제조 방법은, 실시예 1과 달리 희생층(120)을 형성하는 것을 포함하지 않는다. 또한, 희생층(120)을 형성하지 않으므로, 희생층(120)을 부분적으로 식각하여 미세 공동을 형성하는 것 역시 포함하지 않는다.The substrate separation method and the semiconductor device manufacturing method of this embodiment do not include forming the
구체적으로, 도 6의 (a)를 참조하면, 기판(110) 상에 버퍼층(125)을 형성할 수 있다.Specifically, referring to FIG. 6A, a
상기 버퍼층(125)은 저온 버퍼층과 고온 버퍼층을 포함할 수 있다. 또한, 후술하는 에피층(150) 성장에 있어서, 버퍼층(125)은 시드층으로 이용될 수 있다.The
이어서, 도 6의 (b) 및 (c)를 참조하면, 제1 마스킹부(132) 및 제2 마스킹부(134)를 형성하여 마스크 패턴(130)을 형성한다. 마스크 패턴(130)의 형성 방법은 실시예 1에서 설명한 것과 대체로 동일하므로, 이하 상세한 설명은 생략한다.6 (b) and 6 (c), a
다만, 본 실시예 2는 공동(145)을 형성하지 않으므로, 오프닝 영역(137)의 폭(L)을 조절하여 에피층(150)의 형성 및 기판 분리를 더욱 용이하게 할 수 있다. 후속 공정에 있어서, 오프닝 영역(137)은 에피층(150) 성장의 시드로 역할할 수 있고, 또한, 마스크 패턴(130) 제거 후에 에피층(150)과 기판(110)을 접합하는 역할을 할 수 있다. 그러므로, 먼저, 오프닝 영역(137)은 에피층(150)이 성장되도록 시드로서 기능할 수 있는 정도의 폭을 갖는 것이 바람직하다. 이에 더하여, 마스크 패턴(130) 제거 후에, 기판(110)을 에피층(150)으로부터 용이하게 분리하기 위하여 접합 면적이 최소화되는 것이 바람직하다. 따라서, 오프닝 영역(137)의 폭(L)은 0.5 내지 2㎛로 형성될 수 있으며, 나아가, 약 1㎛로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.However, since the
도 7의 (a)를 참조하면, 버퍼층(125) 상에 마스크 패턴(130)을 덮는 에피층(150)을 형성한다. 상기 에피층(150)은 제1 질화물 반도체층(151), 활성층(153) 및 제2 질화물 반도체층(155)을 포함할 수 있다. 이어서, 도 7의 (b)를 참조하면, 에피층(150) 상에 금속층(160) 및 지지 기판(180)을 형성할 수 있고, 나아가, 금속층(160)과 지지 기판(180) 사이에 본딩층(170)을 더 형성할 수 있다.Referring to FIG. 7A, an
도 7의 과정은 도 2 및 도 3을 참조하여 설명한 것과 대체로 동일하므로, 상세한 설명은 생략한다.The process of FIG. 7 is substantially the same as that described with reference to FIG. 2 and FIG. 3, and a detailed description thereof will be omitted.
다음, 도 8의 (a) 및 (b)를 참조하면, 제1 식각 용액을 이용하여 제1 마스킹부(132)를 제거하고, 이어서, 제2 식각 용액을 이용하여 제2 마스킹부(134)를 제거한다. 이 후, 도 8의 (c)를 참조하면, 기판(110)을 에피층(150)으로부터 분리한다. 특히, 본 실시예는 희생층(120) 및 공동(145)을 포함하지 않으므로, 기판(110)을 에피층(150)으로부터 분리하는 것은, 기판(110)과 에피층(150) 사이에 응력을 가하는 것을 더 포함할 수 있다.Next, referring to FIGS. 8A and 8B, the
상기 마스크 패턴(130)을 화학 식각하여 제거하는 것은, 실시예 1에서 설명한 바와 대체로 동일하므로, 상세한 설명은 생략한다.The removal of the
도 9 및 도 10을 참조하면, 기판이 분리된 에피층(150) 상에 러프니스(R)를 형성하고, 에피층(150)을 패터닝하여 소자 영역(200)으로 분할한다. 이 후, 소자 영역(200)을 덮는 패시베이션층(195) 및 전극(190)을 형성하고, 소자영역 분리홈(210) 아래에 위치하는 지지 기판(180), 금속층(160) 및 본딩층(170)의 부분을 분할한다. 이에 따라, 적어도 하나의 발광 다이오드 칩(300)이 제공된다. 상기 과정은 도 4 및 도 5를 참조하여 설명한 것과 대체로 동일하므로, 상세한 설명은 생략한다.9 and 10, the substrate is divided into the
본 실시예에 따르면, 전기화학식각에 의해 희생층을 부분적으로 식각하지 않고도, 제1 마스킹부(132) 및 제2 마스킹부(134)를 포함하는 마스크 패턴(130)을 이용하여 상대적으로 크기가 증가된 공동을 용이하게 형성할 수 있다. 이에 따라, 기판 분리 시간이 단축되어 대면적으로 기판을 분리할 수 있다. 또한, 재현성이 떨어지는 전기화학식각 공정을 이용하지 않으므로, 공동 형성에 있어서 공정의 재현성이 개선될 수 있다.According to the present embodiment, the
이상, 도 1 내지 도 10를 참조하여 설명한 실시예들에서, 기판(110)을 에피층(150)으로부터 분리한 후, 에피층(150)을 패터닝하여 소자 영역(200)으로 분할하는 것으로 설명하였다. 다만, 본 발명은 이에 한정되지 않으며, 기판 분리 전에 에피층(150)을 패터닝하는 것을 더 포함할 수 있다.In the embodiments described with reference to FIGS. 1 to 10, the
예를 들어, 도 11에 도시된 바와 같이, 기판(110)을 분리하기 전에 에피층(150)을 패터닝하여 적어도 하나의 영역 분리홈(220)을 형성하는 것을 더 포함할 수 있다. 이에 따라, 에피층(150)은 복수의 반도체 구조체 영역(400)으로 분할될 수 있다.For example, as shown in FIG. 11, the method may further include patterning the
영역 분리홈(220)의 스케일은 상기 공동(145)의 스케일에 비해 현저하게 크므로, 이후의 기판 분리 공정에서 식각 용액의 이동 채널이 추가로 확보될 수 있다. 따라서, 상기 영역 분리홈(220)을 통해 식각 용액이 용이하게 기판 전체로 침투될 수 있어서 기판 분리 공정이 용이해질 수 있다.Since the scale of the
복수의 반도체 구조체 영역(400)은 다양한 형태로 형성될 수 있고, 또한 다양한 크기를 가질 수 있다. 예를 들어, 도 10의 (a) 및 (b)에 도시된 것과 같이, 영역 분리홈(220)이 복수로 서로 평행하게 형성될 수 있고, 또는 복수로 서로 교차하여 형성될 수도 있다. 다만, 복수의 반도체 구조체 영역(400)의 최소 크기는 이후 공정으로 형성되는 소자 영역(200)보다 큰 것이 바람직하다.The plurality of
소자 영역(200)들은 반도체 구조체 영역(400)의 일부분이 제거됨으로써 형성되므로, 치핑 등의 손상이 생긴 부분은 소자 영역(200)으로 분할하는 패터닝 공정에 의하여 제거될 수 있다. 이에 따라, 소자 영역(200)의 반도체층들(151, 153, 155)은 손상되지 않아서 발광 다이오드 칩(300)의 불량을 최소화할 수 있다. 특히, 반도체 구조체 영역(400)의 내측 부분으로부터 형성된 소자 영역(200)들은 더욱 손상되지 않는다. 따라서, 본 실시예에 따르면, 발광 다이오드 칩 제조 공정 수율을 개선시킬 수 있다.Since the
이상에서, 본 발명의 다양한 실시예들에 대하여 설명하였지만, 상술한 다양한 실시예들 및 특징들에 본 발명이 한정되는 것은 아니고, 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Variations and changes are possible.
Claims (27)
상기 기판 상에 희생층을 형성하고;
상기 희생층 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고;
상기 희생층을 부분적으로 식각하여 상기 희생층 내에 미세 공동을 형성하고;
상기 희생층 상에 상기 마스크 패턴을 덮는 에피층을 형성하고;
상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고,
상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함하는 기판 분리 방법.Preparing a substrate;
Forming a sacrificial layer on the substrate;
Forming a mask pattern having a masking region and an opening region on the sacrificial layer;
Partially etching the sacrificial layer to form microcavities in the sacrificial layer;
Forming an epitaxial layer on the sacrificial layer to cover the mask pattern;
And separating the substrate from the epi layer,
Wherein the masking region of the mask pattern comprises a first masking portion and a second masking portion, wherein the first masking portion and the second masking portion comprise different materials.
상기 마스크 패턴을 형성하는 것은,
상기 희생층 상에 부분적으로 제1 마스킹부를 형성하고,
상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함하는 기판 분리 방법.The method according to claim 1,
The above-mentioned mask pattern is formed,
Forming a first masking portion partially on the sacrificial layer,
And forming a second masking portion covering the first masking portion.
상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮는 기판 분리 방법.The method of claim 2,
Wherein the second masking portion covers an upper surface and a side surface of the first masking portion.
상기 제2 마스킹부의 적어도 일부는 상기 제1 마스킹부로부터 연장하여 상기 희생층 상면을 덮는 기판 분리 방법.The method of claim 3,
Wherein at least a portion of the second masking portion extends from the first masking portion to cover an upper surface of the sacrificial layer.
상기 제1 마스킹부는 상기 제2 마스킹부에 의해 상기 에피층으로부터 이격된 기판 분리 방법.The method of claim 2,
Wherein the first masking portion is spaced from the epi layer by the second masking portion.
상기 제1 마스킹부는 금속을 포함하고,
상기 제2 마스킹부는 절연 물질을 포함하는 기판 분리 방법.The method according to claim 1,
Wherein the first masking portion comprises a metal,
Wherein the second masking portion comprises an insulating material.
상기 금속은 Ti 및 Cr 중 적어도 하나를 포함하고,
상기 절연 물질은 SiO2를 포함하는 기판 분리 방법.The method of claim 6,
Wherein the metal comprises at least one of Ti and Cr,
The insulating material substrate separation method that includes SiO 2.
상기 희생층을 부분적으로 식각하는 것은 전기화학식각(ECE)을 이용하는 것을 포함하는 기판 분리 방법.The method according to claim 1,
Wherein partially etching the sacrificial layer comprises using electrochemical etching (ECE).
상기 기판을 상기 에피층으로부터 분리하는 것은,
제1 식각 용액을 이용하여 제1 마스킹부를 식각하고,
제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함하는 기판 분리 방법.The method according to claim 1,
Separating the substrate from the epi layer,
The first masking portion is etched using the first etching solution,
And etching the second masking portion using a second etching solution.
상기 제1 식각 용액에 의한 상기 제1 마스킹부의 식각률은 상기 제2 식각 용액에 의한 상기 제2 마스킹부의 식각률보다 빠른 기판 분리 방법.The method of claim 9,
Wherein the etching rate of the first masking portion by the first etching solution is higher than the etching rate of the second masking portion by the second etching solution.
상기 제1 식각 용액은 HCl 및 H2SO4 중 적어도 하나를 포함하고,
상기 제2 식각 용액은 HF 및 BOE(Buffered Oxide Etchant) 중 적어도 하나를 포함하는 기판 분리 방법.The method of claim 9,
The first etch solution is HCl and H 2 SO 4 , ≪ / RTI >
Wherein the second etching solution comprises at least one of HF and BOE (Buffered Oxide Etchant).
상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고;
상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고;
상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고,
상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함하는 기판 분리 방법.Preparing a substrate;
Forming a mask pattern having a masking region and an opening region on the substrate;
Forming an epitaxial layer on the substrate to cover the mask pattern;
And separating the substrate from the epi layer,
Wherein the masking region of the mask pattern comprises a first masking portion and a second masking portion, wherein the first masking portion and the second masking portion comprise different materials.
상기 마스크 패턴을 형성하는 것은,
상기 기판 상에 부분적으로 제1 마스킹부를 형성하고,
상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함하는 기판 분리 방법.The method of claim 12,
The above-mentioned mask pattern is formed,
Forming a first masking portion partially on the substrate,
And forming a second masking portion covering the first masking portion.
상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮는 기판 분리 방법.14. The method of claim 13,
Wherein the second masking portion covers an upper surface and a side surface of the first masking portion.
상기 기판을 상기 에피층으로부터 분리하는 것은,
제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함하는 기판 분리 방법.14. The method of claim 13,
Separating the substrate from the epi layer,
Etching the first masking portion using the first etching solution and etching the second masking portion using the second etching solution.
상기 기판을 상기 에피층으로부터 분리하는 것은,
상기 마스크 패턴을 화학 식각한 후에, 상기 기판과 상기 에피층 사이에 응력을 가하는 것을 더 포함하는 기판 분리 방법.16. The method of claim 15,
Separating the substrate from the epi layer,
Further comprising applying a stress between the substrate and the epi layer after chemical etching the mask pattern.
상기 마스킹 영역은 3 내지 10㎛의 폭을 갖는 기판 분리 방법.The method of claim 12,
Wherein the masking region has a width of 3 to 10 mu m.
상기 에피층은, 상기 오프닝 영역으로부터 수직 성장 및 측면 성장되고,
상기 수직 성장 속도와 상기 측면 성장 속도의 비율은 1:2 내지 1:1의 범위를 갖는 기판 분리 방법.18. The method of claim 17,
The epi layer is grown vertically and laterally from the opening region,
Wherein the ratio of the vertical growth rate to the lateral growth rate is in the range of 1: 2 to 1: 1.
상기 오프닝 영역은 0.5 내지 2㎛의 폭을 갖는 기판 분리 방법.The method of claim 12,
Wherein the opening region has a width of 0.5 to 2 占 퐉.
상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 버퍼층을 형성하는 것을 더 포함하는 기판 분리 방법.The method of claim 12,
Further comprising forming a buffer layer on the substrate before forming the mask pattern.
상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고;
상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고;
상기 에피층 상에 지지 기판을 형성하고;
상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고,
상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함하는 반도체 소자 제조 방법.Preparing a substrate;
Forming a mask pattern having a masking region and an opening region on the substrate;
Forming an epitaxial layer on the substrate to cover the mask pattern;
Forming a support substrate on the epilayer;
And separating the substrate from the epi layer,
Wherein the masking region of the mask pattern comprises a first masking portion and a second masking portion, wherein the first masking portion and the second masking portion comprise different materials.
상기 마스크 패턴을 형성하는 것은,
상기 기판 상에 부분적으로 제1 마스킹부를 형성하고,
상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함하는 반도체 소자 제조 방법.23. The method of claim 21,
The above-mentioned mask pattern is formed,
Forming a first masking portion partially on the substrate,
And forming a second masking portion covering the first masking portion.
상기 기판을 상기 에피층으로부터 분리하는 것은,
제1 식각 용액을 이용하여 제1 마스킹부를 식각하고,
제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함하는 반도체 소자 제조 방법.23. The method of claim 22,
Separating the substrate from the epi layer,
The first masking portion is etched using the first etching solution,
And etching the second masking portion using the second etching solution.
상기 기판을 상기 에피층으로부터 분리하기 전에,
상기 에피층을 패터닝하여 적어도 하나의 영역 분리홈을 형성하는 것을 더 포함하고, 상기 에피층은 상기 적어도 하나의 영역 분리홈에 의해 복수의 반도체 구조체 영역으로 분할되는 반도체 소자 제조 방법.24. The method of claim 23,
Before separating the substrate from the epi layer,
Further comprising patterning the epi layer to form at least one region isolation trench, wherein the epi layer is divided into a plurality of semiconductor structure regions by the at least one region isolation trench.
상기 기판을 상기 에피층으로부터 분리한 후에,
상기 복수의 반도체 구조체 영역을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함하고, 상기 반도체 구조체 영역은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할되는 반도체 소자 제조 방법.27. The method of claim 24,
After separating the substrate from the epi layer,
Further comprising patterning the plurality of semiconductor structure regions to form at least one device region isolation trench, wherein the semiconductor structure region is divided into at least one device region by the at least one device region isolation trench, Way.
상기 기판을 상기 에피층으로부터 분리한 후에,
상기 에피층을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함하고, 상기 에피층은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할되는 반도체 소자 제조 방법.23. The method of claim 21,
After separating the substrate from the epi layer,
Further comprising patterning the epi layer to form at least one device region isolation trench, wherein the epi layer is divided into at least one device region by the at least one device region isolation trench.
상기 소자 영역 분리홈 아래 부분의 지지 기판을 분할하여 적어도 하나의 발광 다이오드 칩을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.26. The method of claim 25 or claim 26,
And dividing the supporting substrate under the element region separation groove to form at least one light emitting diode chip.
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