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KR20130094483A - Light emitting diode chip and metho for fabricatng the same - Google Patents

Light emitting diode chip and metho for fabricatng the same Download PDF

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KR20130094483A
KR20130094483A KR1020120015758A KR20120015758A KR20130094483A KR 20130094483 A KR20130094483 A KR 20130094483A KR 1020120015758 A KR1020120015758 A KR 1020120015758A KR 20120015758 A KR20120015758 A KR 20120015758A KR 20130094483 A KR20130094483 A KR 20130094483A
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KR
South Korea
Prior art keywords
substrate
light emitting
layer
emitting diode
grinding
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Ceased
Application number
KR1020120015758A
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Korean (ko)
Inventor
장종민
채종현
이준섭
서대웅
노원영
Original Assignee
서울옵토디바이스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to CN201610702797.9A priority patent/CN106098889B/en
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Priority to JP2014530591A priority patent/JP5869678B2/en
Priority to DE202012013620.8U priority patent/DE202012013620U1/en
Priority to PCT/KR2012/007358 priority patent/WO2013039344A2/en
Priority to CN201610701610.3A priority patent/CN106129195B/en
Priority to EP17165501.2A priority patent/EP3223320B1/en
Priority to CN201280045164.5A priority patent/CN103828073B/en
Priority to EP12832213.8A priority patent/EP2757598B1/en
Priority to EP21185027.6A priority patent/EP3926698B1/en
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Abstract

PURPOSE: A light emitting diode chip and a manufacturing method thereof improve light extraction efficiency by surface texturing at low costs with a simple process. CONSTITUTION: A light emitting diode is formed on one surface of a substrate (110). A grinding texture (112) is formed on the other surface of the substrate. The grinding texture is formed by processing phosphoric acid or sulfur phosphoric acid after grinding one surface of the substrate. A reverse patterned sapphire substrate (PSS) is formed on one surface of the substrate. An anti-reflection layer (116) is formed on the other surface of the substrate.

Description

발광 다이오드 칩 및 그의 제조 방법{LIGHT EMITTING DIODE CHIP AND METHO FOR FABRICATNG THE SAME}LIGHT EMITTING DIODE CHIP AND METHO FOR FABRICATNG THE SAME

본 발명은 발광 다이오드 칩 및 그의 제조 방법에 관한 것이다.
The present invention relates to a light emitting diode chip and a method of manufacturing the same.

발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.The light emitting diode is basically a PN junction diode which is a junction between a P-type semiconductor and an N-type semiconductor.

상기 발광 다이오드(Light Emitting Diode; LED)는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.When the P-type semiconductor and the N-type semiconductor are bonded to each other by applying a voltage to the P-type semiconductor and the N-type semiconductor, the light emitting diode (LED) Type semiconductor and the electrons of the N type semiconductor migrate toward the P type semiconductor, and the electrons and the holes move to the PN junction.

상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 광의 형태로 방출된다.The electrons moved to the PN junction are combined with holes as they fall from the conduction band to the valence band. At this time, energy corresponding to a height difference between the conduction band and the electromotive band, that is, an energy difference, is emitted, and the energy is emitted in the form of light.

이러한 발광 다이오드는 광을 발하는 반도체 소자로서 친환경, 저 전압, 긴 수명 및 저 가격 등의 특징이 있으며, 종래에는 표시용 램프나 숫자와 같은 단순 정보표시에 많이 응용되어 왔으나, 최근에는 산업기술의 발전, 특히 정보표시 기술과 반도체 기술의 발전으로 디스플레이 분야, 자동차 헤드램프, 프로젝터 등 다방면에 걸쳐서 사용되기에 이르렀다.Such a light emitting diode is a semiconductor device that emits light and has characteristics such as eco-friendliness, low voltage, long lifespan, and low cost. In the past, light emitting diodes have been widely applied to simple information display such as display lamps and numbers. In particular, with the development of information display technology and semiconductor technology, it has been used in various fields such as display fields, automobile headlamps and projectors.

이러한 발광 다이오드의 성능, 즉, 내부 양자 효율 및 외부 양자 효율을 향상시키기 위한 기술 개발이 활발히 진행되고 있다. 상기 외부 양자 효율을 높이기 위해 다양한 방법이 연구되고 있는데, 특히 광 추출 효율을 향상 기술이 많이 이루어지고 있는 실정이다.
The development of technology for improving the performance of the light emitting diode, that is, the internal quantum efficiency and the external quantum efficiency is actively progressing. Various methods have been studied to increase the external quantum efficiency, and in particular, many techniques for improving light extraction efficiency have been made.

본 발명의 목적은 간단한 공정 및 저비용으로 표면 텍스처링(surface texturing)하여 광 추출 효율을 높이는 기술을 제공하는 것이다.It is an object of the present invention to provide a technique for increasing light extraction efficiency by surface texturing with a simple process and low cost.

본 발명의 다른 목적은 광 추출 효율이 높은 발광 다이오드 칩을 제공하는 것이다.
Another object of the present invention is to provide a light emitting diode chip having high light extraction efficiency.

상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 기판; 및 상기 기판의 일측 표면 상에 구비된 발광 다이오드;를 포함하며, 상기 기판의 타측 표면에는 그라인딩 텍스처(grinding texture)를 구비하고 있으며, 상기 그라인딩 텍스처는 상기 기판의 일측 표면을 그라인딩한 후 인산 또는 황인산 처리하여 형성되는 것을 특징으로 하는 발광 다이오드 칩이 제공된다.In order to achieve the above object, according to an aspect of the present invention, a substrate; And a light emitting diode provided on one surface of the substrate, wherein the other surface of the substrate has a grinding texture, and the grinding texture is formed by grinding one surface of the substrate with phosphoric acid or sulfur. Provided is a light emitting diode chip formed by phosphoric acid treatment.

상기 발광 다이오드 칩은 상기 기판의 일측 표면에는 역 PSS(Converse Patterned Sapphire Substrate) 패턴을 구비할 수 있다.The LED chip may include a reverse patterned sapphire substrate (PSS) pattern on one surface of the substrate.

상기 역 PSS 패턴은 반구 형태, 원뿔 형태 또는 다각뿔 형태의 홈을 포함할 수 있다.The inverse PSS pattern may comprise a hemispherical, conical or polygonal groove.

상기 발광 다이오드 칩은 상기 기판의 타측 표면 상에는 반사 방지층을 더 포함할 수 있다.The light emitting diode chip may further include an anti-reflection layer on the other surface of the substrate.

상기 반사 방지층은 산화물 또는 질화물로 이루어질 수 있다.The anti-reflection layer may be made of oxide or nitride.

본 발명의 다른 측면에 따르면, 기판을 준비하는 단계; 상기 기판의 일측 표면 상에 복수의 반도체층을 형성하는 단계; 상기 기판의 타측 표면을 그라인딩하는 단계; 상기 그라인딩한 타측 표면을 인산 또는 황인산 처리하여 그라인딩 텍스처를 형성하는 단계; 및 상기 기판을 분리하여 발광 다이오드 칩을 제조하는 단계;를 포함하는 발광 다이오드 칩 제조 방법이 제공된다.According to another aspect of the invention, preparing a substrate; Forming a plurality of semiconductor layers on one surface of the substrate; Grinding the other surface of the substrate; Treating the ground surface with phosphoric acid or sulfuric acid to form a grinding texture; And separating the substrate to manufacture a light emitting diode chip.

상기 발광 다이오드 칩 제조 방법은 상기 복수의 반도체층을 형성하기 이전에, 상기 기판의 일측 표면에 역 PSS 패턴을 형성하는 단계를 더 포함할 수 있다.The light emitting diode chip manufacturing method may further include forming an inverse PSS pattern on one surface of the substrate before forming the plurality of semiconductor layers.

상기 발광 다이오드 칩 제조 방법은 상기 기판의 타측 표면에 그라인딩 텍스처를 형성한 후, 상기 타측 표면 상에 반사 방지층을 형성하는 단계를 더 포함할 수 있다.The light emitting diode chip manufacturing method may further include forming a grinding texture on the other surface of the substrate and then forming an anti-reflection layer on the other surface.

상기 그라인딩하는 단계는 상기 기판을 일정 두께로 갈아내는 단계일 수 있다.The grinding may be a step of grinding the substrate to a predetermined thickness.

상기 복수의 반도체층을 형성하는 단계는 적어도 제1형 반도체층, 활성층 및 제2형 반도체층을 순차적으로 형성하는 단계일 수 있다.The forming of the plurality of semiconductor layers may be a step of sequentially forming at least a first type semiconductor layer, an active layer, and a second type semiconductor layer.

상기 발광 다이오드 칩 제조 방법은 상기 기판을 분리하여 상기 발광 다이오드 칩을 제조하기 전에, 상기 복수의 반도체층을 식각하여 발광 다이오드를 형성하는 단계를 더 포함할 수 있다.The light emitting diode chip manufacturing method may further include forming a light emitting diode by etching the plurality of semiconductor layers before separating the substrate to manufacture the light emitting diode chip.

상기 복수의 반도체층을 식각하여 복수의 발광 다이오드를 형성하는 단계는 상기 제2형 반도체층과 활성층을 식각하여 상기 제1형 반도체층을 노출시키는 메사 식각을 실시하는 단계를 포함할 수 있다.Etching the plurality of semiconductor layers to form a plurality of light emitting diodes may include performing mesa etching to expose the first type semiconductor layer by etching the second type semiconductor layer and the active layer.

상기 발광 다이오드 칩 제조 방법은 상기 제1형 반도체층을 노출시킨 후, 상기 노출된 제1형 반도체층 상에 제1형 반도체층 상에 제1 패드를 형성하고, 상기 제2형 반도체층 상에 투명 전극층 및 제2 패드를 형성하는 단계를 포함할 수 있다.
In the LED chip manufacturing method, after exposing the first type semiconductor layer, a first pad is formed on the first type semiconductor layer on the exposed first type semiconductor layer, and on the second type semiconductor layer. The method may include forming a transparent electrode layer and a second pad.

본 발명에 의하면, 간단한 공정 및 저비용으로 표면 텍스처링(surface texturing)하여 광 추출 효율을 높이는 기술을 제공하는 효과가 있다.According to the present invention, there is an effect of providing a technique for increasing light extraction efficiency by surface texturing at a simple process and low cost.

또한, 본 발명에 의하면, 광 추출 효율이 높은 발광 다이오드 칩을 제공하는 효과가 있다.
Moreover, according to this invention, there exists an effect which provides the light emitting diode chip with high light extraction efficiency.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 보여주는 도이다.
도 2 내지 도 8은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 제조하는 방법을 보여주는 도들이다.
도 9는 반사 방지층이 구비되는 경우의 투과률을 보여주는 그래프이다.
도 10은 그라인딩 처리된 기판의 타측 표면을 보여주는 사진이다.1 is a view showing a light emitting diode chip according to an embodiment of the present invention.
2 to 8 are views illustrating a method of manufacturing a light emitting diode chip according to an embodiment of the present invention.
9 is a graph showing transmittance when an antireflection layer is provided.
10 is a photograph showing the other surface of the ground substrate.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 보여주는 도이다.1 is a view showing a light emitting diode chip according to an embodiment of the present invention.

도 1을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 기판(110), 발광 다이오드(120), 패시베이션층(130), 패드들(140), 범프들(150) 및 서브 마운트(160)를 포함할 수 있다.Referring to FIG. 1, a light emitting diode chip 100 according to an embodiment of the present invention may include a substrate 110, a light emitting diode 120, a passivation layer 130, pads 140, and bumps 150. ) And the submount 160.

상기 기판(110)은 성장 기판일 수 있으며, 상기 성장 기판은 특별히 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있다.The substrate 110 may be a growth substrate, and the growth substrate is not particularly limited. For example, the substrate 110 may be a sapphire substrate, a silicon carbide substrate, or a silicon substrate.

상기 기판(110)은 그 일측 표면 상에는 발광 다이오드(120)를 구비할 수 있다. The substrate 110 may include a light emitting diode 120 on one surface thereof.

상기 기판(110)은 그 타측 표면에는 그라인딩 텍스처(grinding texture)(112)를 구비하고, 그 일측 표면에는 역 PSS(Converse Patterned Sapphire Substrate) 패턴(114)을 구비할 수 있다.The substrate 110 may have a grinding texture 112 on the other surface thereof, and a reverse patterned sapphire substrate (PSS) pattern 114 on one surface thereof.

또한, 상기 기판(110)은 그 타측 표면 상에는 반사 방지층(116)을 구비할 수 있으며, 상기 기판(110)은 그 모서리가 모깍기된 형태의 모깍기된 모서리(118)를 구비할 수 있다.In addition, the substrate 110 may include an anti-reflection layer 116 on the other surface thereof, and the substrate 110 may have a filleted edge 118 having a filleted edge thereof.

상기 그라인딩 텍스처(112)는 상기 기판(110)의 타측 표면에 구비되며, 상기 기판(110)의 타측 표면을 그라인더(미도시)로 그라인딩한 후, 상기 그라인딩에 의해 거칠어진 표면을 인산 또는 황인산 처리하여 타측 표면의 파티클 등을 제거하고, 날카로운 모서리를 둥글게 처리하여 형성된 구조일 수 있다. 그러므로 상기 그라인딩 텍스처(112)는 불규칙한 형태의 거칠기를 갖는 표면으로 구비될 수 있으며, 인산 또는 황인산 처리에 의해 둥글게 처리된 모서리 또는 돌출부를 구비할 수 있다.The grinding texture 112 is provided on the other surface of the substrate 110, and after grinding the other surface of the substrate 110 with a grinder (not shown), the surface roughened by the grinding is phosphoric acid or sulfuric acid It may be a structure formed by removing particles on the other surface by treatment and rounding sharp edges. Therefore, the grinding texture 112 may be provided with a surface having an irregular roughness, and may have corners or protrusions rounded by phosphoric acid or sulfuric acid treatment.

상기 역 PSS 패턴(114)은 상기 기판(110)의 일측 표면에 구비될 수 있다. 상기 역 PSS 패턴(114)은 반구 형태, 원뿔 형태 또는 다각뿔 형태의 홈을 복수 개 구비한 형태로 구비될 수 있다. 즉, 상기 역 PSS 패턴(114)은 상기 기판(110)의 일측 표면에 반구 형태의 홈이 복수 개 구비되거나, 상기 원뿔 형태의 홈이 복수 개 구비되거나, 상기 다각뿔 형태의 홈이 복수 개 구비된 구조로 구비될 수 있다.The reverse PSS pattern 114 may be provided on one surface of the substrate 110. The reverse PSS pattern 114 may be provided in the form of a plurality of grooves having a hemispherical shape, a cone shape, or a polygonal shape. That is, the reverse PSS pattern 114 is provided with a plurality of hemispherical grooves, a plurality of conical grooves, or a plurality of polygonal grooves on one surface of the substrate 110. It may be provided in a structure.

이때, 상기 역 PSS 패턴(114)은 그 내부, 즉, 홈 내부를 이후 설명되는 버퍼층(미도시) 또는 제1형 반도체층(122)에 의해 채워질 수 있고, 또한, 도 1에서 도시하고 있지 않지만, 상기 PSS 패턴(114)의 홈들은 실리콘 산화물 또는 실리콘 질화물 등의 절연물로 채워져 상기 기판(110) 상에 형성, 바람직하게는 에피 성장되는 발광 다이오드(120)를 이루는 반도체층들이 선택적으로 성장되어 전위 밀도(dislocation density)를 낮추는 역할을 할 수 있다.In this case, the reverse PSS pattern 114 may be filled in the inside thereof, that is, the inside of the groove by the buffer layer (not shown) or the first type semiconductor layer 122 described later, and is not shown in FIG. 1. In addition, the grooves of the PSS pattern 114 are filled with an insulator such as silicon oxide or silicon nitride, and the semiconductor layers constituting the light emitting diode 120 formed on the substrate 110, preferably epitaxially, are selectively grown to have potential It may serve to lower the density (dislocation density).

상기 반사 반지층(116)은 실리콘 산화물, TiO2, AlTiO2 또는 CeO2 등과 같은 산화물, 실리콘 질화물 등과 같은 질화물 또는 MgF2 등과 같은 절연물을 포함하는 절연 물질로 이루어질 수 있고, 또한 이들을 적어 하나 포함하는 다층 구조로 이루어질 수 있다.The reflective ring layer 116 may be made of an insulating material including an oxide such as silicon oxide, an oxide such as TiO 2 , AlTiO 2 or CeO 2 , a nitride such as silicon nitride, or an insulator such as MgF 2 . It may be made of a multilayer structure.

이때, 도 1에서는 상기 반사 반지층(116)이 상기 그라인딩 텍스처(112)뿐만 아니라 모깍기된 모서리(118) 상에도 구비되어 있는 것으로 도시하고 있으나, 상기 모깍기된 모서리(118) 상에는 구비되지 않고, 상기 그라인딩 텍스처(112) 상에만 구비될 수 있다. In this case, in FIG. 1, the reflective ring layer 116 is illustrated as being provided not only on the grinding texture 112 but also on the filleted edge 118, but is not provided on the filleted edge 118. It may be provided only on the grinding texture 112.

상기 모깍기된 모서리(118)는 상기 기판(110)의 모서리가 모깍기된 형태로 구비될 수 있다.The filleted edge 118 may be provided in a form in which the edge of the substrate 110 is filleted.

그러므로 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 그 일측 표면에는 역 PSS 패턴(114)을 구비하고, 그 타측 표면에는 그라인딩 텍스처(112), 반사 방지층(116) 및 모깍기된 모서리(118)를 구비한 기판(110)을 포함하여 상기 기판(110)의 일측 표면 상에 구비된 발광 다이오드(120)로부터 발생된 광이 상기 기판(110)의 타측 표면으로 효율적으로 방출될 수 있다.Therefore, the LED chip 100 according to an embodiment of the present invention includes an inverse PSS pattern 114 on one surface thereof, and a grinding texture 112, an antireflection layer 116, and a filleted corner on the other surface thereof. Light generated from the light emitting diodes 120 provided on one surface of the substrate 110, including the substrate 110 having the 118, may be efficiently emitted to the other surface of the substrate 110. .

즉, 상기 그라인딩 텍스처(112)는 광이 상기 기판(110) 내부에서 외부로 진행할 때, 상기 기판(110) 내부로 다시 반사되지 않고 외부로 원활히 진행되도록 하는 역할을 하고, 상기 역 PSS 패턴(114)은 상기 발광 다이오드(120)에서 발생된 광이 상기 기판(110) 내부로 진행할 때, 상기 발광 다이오드(120) 방향으로 반사되지 않고, 상기 기판(110) 내부로 원활히 진행되도록 하는 역할을 하고, 상기 반사 방지층(116)은 상기 기판(110)과 외부, 즉, 공기와의 굴절률 차이를 완화시켜, 상기 기판(110)의 전반사를 줄이는 역할을 하고, 상기 모깍기된 모서리(118)는 상기 기판(110)의 측면으로 진행하는 광이 외부로 원활히 진행되도록 하는 역할을 할 수 있다. That is, the grinding texture 112 serves to smoothly proceed to the outside without being reflected back to the inside of the substrate 110 when the light proceeds from the inside of the substrate 110 to the outside, and the inverse PSS pattern 114 ) Serves to smoothly proceed into the substrate 110 without being reflected toward the light emitting diode 120 when the light generated by the light emitting diode 120 proceeds to the inside of the substrate 110. The anti-reflection layer 116 serves to alleviate the difference in refractive index between the substrate 110 and the outside, that is, air, thereby reducing the total reflection of the substrate 110, and the filleted edge 118 is the substrate. The light traveling toward the side of 110 may serve to smoothly proceed to the outside.

이때, 상기 반사 방지층(115)은 도 9에 도시된 바와 같이 상기 기판(110) 상에 반사 방지층이 없는 경우, 광의 투과률은 80% 중반대이나, 반사 방지층이 있는 경우, 광의 투과률은 기본적으로 반사 방치층이 없는 경우와 마찬가지로 80% 중반대을 보이나, 특정 파장대, 예컨대, 약 310nm, 약 400nm 또는 약 550nm 근처의 파장대에서는 투과률이 90% 이상으로 월등히 좋아지는 것을 알 수 있다.In this case, as shown in FIG. 9, the antireflection layer 115 has a light transmittance of about 80% when there is no antireflection layer on the substrate 110. In the same manner as in the absence of the anti-reflective layer, the film shows a mid 80% band, but it can be seen that the transmittance is significantly improved to 90% or more in a specific wavelength band such as about 310 nm, about 400 nm or about 550 nm.

이때, 상기 반사 방지층(115)은 발광 다이오드(120)에서 발광되는 광의 파장 또는 요구되는 파장에 맞추어 물질 및 두께를 변경하여 해당 파장에서 최대 효율을 얻을 수 있다.In this case, the anti-reflection layer 115 may change the material and thickness according to the wavelength of the light emitted from the light emitting diode 120 or the required wavelength to obtain the maximum efficiency at the wavelength.

상기 발광 다이오드(120)는 제1형 반도체층(122), 활성층(124), 제2형 반도체층(126) 및 투명 전극층(128)을 포함할 수 있다. 또한, 상기 발광 다이오드(120)는 버퍼층(미도시), 초격자층(미도시) 또는 전자 브로킹층(미도시)을 더 포함할 수 있다.The light emitting diode 120 may include a first type semiconductor layer 122, an active layer 124, a second type semiconductor layer 126, and a transparent electrode layer 128. In addition, the light emitting diode 120 may further include a buffer layer (not shown), a superlattice layer (not shown), or an electron breaking layer (not shown).

이때, 상기 발광 다이오드(120)는 상기 활성층(124)을 제외한 다른 층들은 생략될 수 있다.In this case, the light emitting diode 120 may omit layers other than the active layer 124.

또한, 상기 발광 다이오드(120)는 적어도 상기 제2형 반도체층(126) 및 활성층(124)의 일부가 메사 식각되어 상기 제1형 반도체층(122)의 일부가 노출된 형태로 구비될 수 있다.In addition, at least a portion of the second type semiconductor layer 126 and the active layer 124 may be mesa-etched so that a portion of the first type semiconductor layer 122 may be exposed. .

상기 제1형 반도체층(122)은 제1형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있다. 상기 제1형 반도체층(122)은 N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있다. 또한, 상기 제1형 반도체층(122)은 단일층 또는 다중층, 예컨대, 상기 제1형 반도체층(122)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.The first type semiconductor layer 122 may be a III-N-based compound semiconductor doped with a first-type impurity, for example, an N-type impurity, for example, an (Al, Ga, In) N-based Group III nitride semiconductor layer. The first type semiconductor layer 122 may be a GaN layer doped with N-type impurities, that is, an N-GaN layer. In addition, when the first type semiconductor layer 122 is formed of a single layer or multiple layers, for example, the first type semiconductor layer 122 is formed of multiple layers, the first type semiconductor layer 122 may have a superlattice structure.

상기 활성층(124)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(124)은 단일층 또는 복수층으로 이루어질 수 있고, 적어도 일정 파장의 광을 발광할 수 있다. 또한, 상기 활성층(124)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.The active layer 124 may be formed of a III-N-based compound semiconductor, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 124 may be formed of a single layer or a plurality of layers, and may have at least a predetermined wavelength. It can emit light. In addition, the active layer 124 may have a single quantum well structure including one well layer (not shown), or a multi quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure. In this case, the well layer (not shown) or the barrier layer (not shown) may be formed of a superlattice structure, respectively or both.

상기 제2형 반도체층(126)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있다. 상기 제2형 반도체층(126)은 P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있다. 또한, 상기 제2형 반도체층(126)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제2형 반도체층(126)은 초격자 구조로 이루어질 수 있다.The second type semiconductor layer 126 may be a III-N-based compound semiconductor doped with a second-type impurity, for example, a P-type impurity, such as a (Al, In, Ga) N-based Group III nitride semiconductor. The second type semiconductor layer 126 may be a GaN layer doped with P-type impurities, that is, a P-GaN layer. In addition, the second type semiconductor layer 126 may be formed of a single layer or multiple layers. For example, the second type semiconductor layer 126 may have a superlattice structure.

상기 투명 전극층(128)은 ITO, ZnO 또는 IZO 등과 같은 TCO 또는 Ni/Au 등과 같은 콘택 물질을 포함하여 이루어질 수 있으며, 상기 제2형 반도체층(126)과는 오믹 접촉을 이루는 역할을 한다.The transparent electrode layer 128 may include a contact material such as TCO or Ni / Au such as ITO, ZnO, or IZO, and serves to make ohmic contact with the second type semiconductor layer 126.

상기 버퍼층(미도시)은 상기 기판(110)과 상기 제1형 반도체층 (122) 사이의 격자 부정합을 완화하기 위해 구비될 수 있다. 또한, 상기 버퍼층(미도시)은 단일층 또는 복수층으로 이루어질 수 있으며, 복수층으로 이루어질 경우, 저온 버퍼층과 고온 버퍼층으로 이루어질 수 있다. 상기 버퍼층(미도시)은 AlN으로 이루어질 수 있다.The buffer layer (not shown) may be provided to mitigate lattice mismatch between the substrate 110 and the first type semiconductor layer 122. In addition, the buffer layer (not shown) may be formed of a single layer or a plurality of layers, when formed of a plurality of layers, it may be made of a low temperature buffer layer and a high temperature buffer layer. The buffer layer (not shown) may be made of AlN.

상기 초격자층(미도시)은 상기 제1형 반도체층(122)과 활성층(124) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층(미도시)은 상기 활성층(124) 이전에 형성되는 위치에 구비됨으로써 상기 활성층(124)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(124)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(124)의 결정성을 우수하게 하는 역할을 할 수 있다.The superlattice layer (not shown) may be provided between the first type semiconductor layer 122 and the active layer 124, the III-N-based compound semiconductor, such as (Al, Ga, In) N semiconductor layer A layer stacked in a plurality of layers, for example, an InN layer and an InGaN layer may be repeatedly stacked, and the superlattice layer (not shown) is provided at a position formed before the active layer 124, thereby forming the active layer 124. ) To prevent dislocations or defects from being transferred, and to mitigate the formation of dislocations or defects in the active layer 124 and to improve crystallinity of the active layer 124. Can be.

상기 전자 브로킹층(미도시)은 상기 활성층(124)과 제2형 반도체층(126) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.The electron breaking layer (not shown) may be provided between the active layer 124 and the second type semiconductor layer 126, and may be provided to increase recombination efficiency of electrons and holes, and have a relatively wide band gap. It may be provided with a material. The electron breaking layer (not shown) may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.

상기 패시베이션층(130)은 상기 발광 다이오드(120)를 구비한 기판(110) 상에 구비될 수 있다. 상기 패시베이션층(130)은 그 하부의 상기 발광 다이오드(120)를 외부 환경으로부터 보호하는 역할을 하며, 실리콘 산화막을 포함하는 절연막으로 이루어질 수 있다.The passivation layer 130 may be provided on the substrate 110 provided with the light emitting diodes 120. The passivation layer 130 serves to protect the light emitting diode 120 under the external environment, and may be formed of an insulating film including a silicon oxide film.

상기 패시베이션층(130)은 메사 식각으로 노출된 상기 제1형 반도체층(122) 표면의 일부를 노출시키는 제1 개구부(132) 및 상기 제2형 반도체층(126) 표면의 일부를 노출시키는 제2 개구부(134)를 구비할 수 있다.The passivation layer 130 may expose a portion of the surface of the first opening 132 and a portion of the surface of the second type semiconductor layer 126 that expose a portion of the surface of the first type semiconductor layer 122 exposed by mesa etching. Two openings 134 may be provided.

상기 패드들(140)은 제1 패드(142) 및 제2 패드(144)를 포함할 수 있다. 상기 제1 패드(142)는 상기 패시베이션층(130)이 형성된 기판(110) 상에 구비되되, 상기 제1 개구부(132)를 통해 노출된 상기 제1형 반도체층(122)과 접촉하여 구비될 수 있다. 상기 제2 패드(144)는 상기 패시베이션층(130)이 형성된 기판(110) 상에 구비되되, 상기 제2 개구부(134)를 통해 노출된 상기 제2형 반도체층(126)과 접촉하여 구비될 수 있다.The pads 140 may include a first pad 142 and a second pad 144. The first pad 142 is provided on the substrate 110 on which the passivation layer 130 is formed, and is in contact with the first type semiconductor layer 122 exposed through the first opening 132. Can be. The second pad 144 is provided on the substrate 110 on which the passivation layer 130 is formed, and is in contact with the second type semiconductor layer 126 exposed through the second opening 134. Can be.

상기 패드들(140)은 Ni, Cr, Ti, Al, Ag 또는 Au 등을 포함하여 이루어질 수 있다.The pads 140 may include Ni, Cr, Ti, Al, Ag, Au, or the like.

상기 범퍼들(150)은 제1 범프(152) 및 제2 범프(154)를 포함할 수 있다. 상기 제1 범프(152)는 상기 제1 패드(142) 상에 구비될 수 있고, 상기 제2 범프(154)는 상기 제2 패드(144) 상에 구비될 수 있다. 상기 범퍼들(150)은 상기 발광 다이오드(130)를 포함하는 상기 기판(110)을 서브 마운트(160) 상에 실장하여 지지하는 역할을 하며, 상기 서브 마운트(160)와 상기 발광 다이오드(120)를 포함하는 상기 기판(110)을 서로 이격시키는 역할을 한다. 상기 범퍼들(150)은 Au를 포함하여 이루어질 수 있다.The bumpers 150 may include a first bump 152 and a second bump 154. The first bump 152 may be provided on the first pad 142, and the second bump 154 may be provided on the second pad 144. The bumpers 150 serve to mount and support the substrate 110 including the light emitting diodes 130 on the submount 160, and the submount 160 and the light emitting diodes 120. It serves to space the substrate 110 including each other. The bumpers 150 may include Au.

상기 서브 마운트(160)는 그 일측 표면 상에 구비된 제1 전극(162) 및 제2 전극(164)을 포함할 수 있다. 상기 제1 전극(162) 및 제2 전극(164) 각각은 상기 서브 마운트(160) 상에 상기 발광 다이오드(120)를 포함하는 상기 기판(110)을 실장할 때, 상기 제1 패드(152) 및 제2 패드(154)와 연결될 수 있다.The submount 160 may include a first electrode 162 and a second electrode 164 provided on one surface thereof. The first pad 152 when the first electrode 162 and the second electrode 164 respectively mount the substrate 110 including the light emitting diode 120 on the sub-mount 160. And a second pad 154.

도 2 내지 도 8은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 제조하는 방법을 보여주는 도들이다.2 to 8 are views illustrating a method of manufacturing a light emitting diode chip according to an embodiment of the present invention.

도 2를 참조하여 설명하면, 우선 기판(110)을 준비한다.Referring to FIG. 2, first, the substrate 110 is prepared.

이때, 상기 기판(110)은 성장 기판일 수 있으며, 상기 성장 기판은 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있으나, 본 실시 예에서는 상기 기판(110)은 사파이어 기판일 수 있다.In this case, the substrate 110 may be a growth substrate, and the growth substrate may be a sapphire substrate, a silicon carbide substrate, a silicon substrate, or the like. In this embodiment, the substrate 110 may be a sapphire substrate.

이어서, 상기 기판(110)의 일측 표면 상에 복수의 반도체층을 형성한다. 상기 복수의 반도체층은 제1형 반도체층(122), 활성층(124) 및 제2형 반도체층(126)을 포함할 수 있다.Subsequently, a plurality of semiconductor layers are formed on one surface of the substrate 110. The plurality of semiconductor layers may include a first type semiconductor layer 122, an active layer 124, and a second type semiconductor layer 126.

이때, 상기 복수의 반도체층은 MOCVD 등과 같은 화학 기상 증착 장치를 이용하여 에피 성장하여 형성할 수 있다.In this case, the plurality of semiconductor layers may be formed by epitaxial growth using a chemical vapor deposition apparatus such as MOCVD.

상기 기판(110) 상에 상기 복수의 반도체층을 형성하기 전에 상기 기판(110)의 일측 표면에 역 PSS 패턴(114)을 먼저 형성할 수 있다. 상기 역 PSS 패턴(114)을 구비한 상기 기판(110) 상에 상기 복수의 반도체층을 형성하는 경우, 상기 역 PSS 패턴(114)이 형성되지 않은 영역, 즉, 상기 기판(110)의 표면의 일정 영역에서 선택적으로 상기 반도체층들을 성장시킬 수 있어 상기 반도체층들 내에 형성되는 전위 밀도를 제어할 수도 있다.Before forming the plurality of semiconductor layers on the substrate 110, an inverse PSS pattern 114 may be first formed on one surface of the substrate 110. When the plurality of semiconductor layers are formed on the substrate 110 having the reverse PSS pattern 114, an area where the reverse PSS pattern 114 is not formed, that is, the surface of the substrate 110 is formed. The semiconductor layers may be selectively grown in a predetermined region to control dislocation densities formed in the semiconductor layers.

상기 역 PSS 패턴(114)은 상기 기판(110)의 일측 표면 상에 일정 영역을 노출하는 복수의 오픈 영역을 구비한 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 마스크로 하여 상기 기판(110)의 일측 표면을 일정 깊이로 식각함으로써 형성될 수 있다. 상기 기판(110)의 식각은 습식 식각 또는 건식 식각을 통해 이루어질 수 있다. 상기 습식 식각은 황산과 인산이 혼합된 습식 식각 용액을 이용하여 이루어질 수 있고, 상기 건식 식각은 ICP 장치를 이용한 ICP 식각으로 이루어질 수 있다.The reverse PSS pattern 114 forms a photoresist pattern (not shown) having a plurality of open areas exposing a predetermined area on one surface of the substrate 110, and the photoresist pattern (not shown) It may be formed by etching one surface of the substrate 110 to a predetermined depth as a mask. The substrate 110 may be etched by wet etching or dry etching. The wet etching may be performed using a wet etching solution in which sulfuric acid and phosphoric acid are mixed, and the dry etching may be performed by ICP etching using an ICP apparatus.

상기 포토레지스트 패턴(미도시)의 오픈 영역의 형상에 따라 상기 역 PSS 패턴(114)의 형상이 결정될 수 있다. 즉, 상기 포토레지스트 패턴(미도시)의 오픈 영역의 형상이 원형인 경우, 상기 역 PSS 패턴(114)은 반구형 또는 원뿔형의 홈이 복수 개 구비된 형태로 구비될 수 있고, 상기 포토레지스트 패턴(미도시)의 오픈 영역의 형상이 삼각형을 포함하는 다각형인 경우, 상기 역 PSS 패턴(114)은 삼각뿔을 포함하는 다각뿔형의 홈이 복수 개 구비된 형태로 구비될 수 있다.The shape of the reverse PSS pattern 114 may be determined according to the shape of the open area of the photoresist pattern (not shown). That is, when the open area of the photoresist pattern (not shown) is circular, the reverse PSS pattern 114 may be provided in the form of a plurality of hemispherical or conical grooves, and the photoresist pattern ( When the shape of the open area of the open area of the figure is a polygon including a triangle, the inverse PSS pattern 114 may be provided in the form of a plurality of polygonal pyramid-shaped grooves including a triangular pyramid.

도 3을 참조하여 설명하면, 이어서, 상기 복수의 반도체층 상에 보호층(172)을 형성한다. 상기 보호층(172)은 이후 설명되는 그라인딩 처리 또는 인산 또는 황인산 처리에서 상기 복수의 반도체층을 보호하는 역할을 한다. 상기 보호층(172)은 포토레지스트 등과 같은 합성 수지로 이루어질 수 있고, 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연물질로 이루어질 수 있다.Referring to FIG. 3, a protective layer 172 is formed next on the plurality of semiconductor layers. The protective layer 172 serves to protect the plurality of semiconductor layers in the grinding treatment or phosphoric acid or sulfuric acid treatment described later. The protective layer 172 may be made of a synthetic resin such as a photoresist, or an insulating material such as silicon oxide or silicon nitride.

이어서, 상기 기판(110)의 타측 표면을 그라인더로 그라인딩 처리한다.Subsequently, the other surface of the substrate 110 is ground by a grinder.

이때, 상기 기판(110)은 상기 그라인딩 처리로 일정 두께로 갈아낸다. 즉, 상기 기판(110)은 도 2에 도시된 기판(110)에 비해 그 두께가 감소된다. 예를 들어 도 2에 도시된 상기 기판(110)이 대략 450㎛인 경우, 상기 그라인딩 처리 후의 상기 기판(110)은 그 두께가 300㎛ 이하, 바람직하게는 200㎛로 구비될 수 있다. 이와 같이 상기 기판(110)의 두께를 감소시키는 이유는, 도 2를 참조하여 설명한 기판(110)은 상기 기판(110)의 일측 표면 상에 복수의 반도체층을 형성하는데 있어 발생되는 열충격 또는 상기 복수의 반도체층의 형성에 의한 응력 등의 변형력을 견딜 수 있어야 하기 때문에 그 두께가 두꺼운 것이 바람직하나, 상기 발광 다이오드 칩(100)에 구비된 기판(110)은 광이 진행하기 위해서는 상대적으로 그 두께가 얇은 것이 바람직하기 때문이다.At this time, the substrate 110 is ground to a predetermined thickness by the grinding process. That is, the thickness of the substrate 110 is reduced compared to the substrate 110 shown in FIG. For example, when the substrate 110 illustrated in FIG. 2 is approximately 450 μm, the substrate 110 after the grinding process may have a thickness of 300 μm or less, preferably 200 μm. The reason for reducing the thickness of the substrate 110 as described above is that the substrate 110 described with reference to FIG. 2 is a thermal shock generated in forming a plurality of semiconductor layers on one surface of the substrate 110 or the plurality of It is preferable that the thickness of the substrate 110 provided in the light emitting diode chip 100 is relatively thick because it must be able to withstand deformation forces such as stress due to the formation of the semiconductor layer. It is because a thin thing is preferable.

이어서, 상기 그라인딩 처리한 상기 기판(110)의 타측 표면을 인산을 포함하는 용액으로 인산 처리 또는 황인산을 포함하는 용액으로 황인산 처리하여 도 3에 도시된 바와 같이 상기 기판(110)이 타측 표면에 그라인딩 텍스처(112)를 형성한다. 그러므로 상기 그라인딩 텍스처(112)는 상기 기판(110)의 타측 표면을 그라인딩한 후, 인산 또는 황인산으로 인산 또는 황인산 처리하여 형성된 표면의 형상을 의미한다.Subsequently, the other surface of the grinding substrate 110 is phosphoric acid treated with a solution containing phosphoric acid or sulfuric acid treated with a solution containing sulfuric acid so that the substrate 110 has the other surface. To form a grinding texture 112. Therefore, the grinding texture 112 refers to the shape of the surface formed by grinding the other surface of the substrate 110, followed by phosphoric acid or sulfuric acid treatment with phosphoric acid or sulfuric acid.

이때, 상기 그라인딩 텍스처(112)의 표면 거칠기는 상기 그라인딩 처리와 인산 또는 황인산 처리를 적절히 조절하여 조절할 수 있다.In this case, the surface roughness of the grinding texture 112 may be adjusted by appropriately adjusting the grinding treatment and phosphoric acid or sulfuric acid treatment.

즉, 상기 그라인딩 처리된 상기 기판(110)의 타측 표면은 도 10에 도시된 바와 같이 그 표면이 불규칙한 요철이 형성된다. 이때, 상기 그라인더의 날 또는 패드의 거칠기를 조절하거나 상기 그라인딩 처리 시간을 조절하여 상기 그라인딩 처리된 기판(110)의 표면 거칠기를 조절할 수 있다. 또한, 상기 그라인딩 처리된 기판(110)을 인산 또는 황인산 처리함에 있어 처리시간을 조절하여 표면 거칠기를 조절할 수 있다. 예컨대, 상기 그라인더의 패드를 거칠기가 거친 패드를 사용하고, 상기 인산 또는 황인산 처리 시간을 짧게 하는 경우 표면 거칠기가 거친 상기 그라인딩 텍스처(112)가 형성될 것이고, 상기 그라인더 패드의 거칠기가 덜 거칠고, 상기 인산 또는 황인산 처리 시간을 길게 하는 경우 상대적으로 표면 거칠기가 덜 거친 상기 그라인딩 텍스처(112)가 형성될 것이다.That is, as shown in FIG. 10, the other surface of the substrate 110 that has been ground is formed with irregular irregularities. In this case, the surface roughness of the ground substrate 110 may be adjusted by adjusting the roughness of the blade or pad of the grinder or the grinding time. In addition, in treating the grinding substrate 110 with phosphoric acid or sulfuric acid, surface roughness may be adjusted by adjusting a processing time. For example, if a pad of the grinder is used with a rough pad, and the phosphoric acid or sulfuric acid treatment time is shortened, the grinding texture 112 having a rough surface roughness will be formed, and the roughness of the grinder pad is less rough, Increasing the phosphoric or sulfuric acid treatment time will result in the grinding texture 112 having a relatively less rough surface.

도 4를 참조하여 설명하면, 이어서, 상기 기판(110)의 타측 표면 상에 포토레지스트 패턴(174)을 형성한다.Referring to FIG. 4, a photoresist pattern 174 is formed next on the other surface of the substrate 110.

상기 포토레지스트 패턴(174)은 상기 기판(110)의 타측 표면의 일정 영역을 노출시키는 오픈 영역(174a)을 복수 개 구비할 수 있다. 상기 포토레지스트 패턴(174)은 하드 마스크(미도시)로 변경될 수 있다. 즉, 상기 기판(110)의 타측 표면 상에 실리콘 산화막, 질화막, 금속막 등을 포함하여 이루어진 하드 마스크(미도시)를 형성할 수 있다.The photoresist pattern 174 may include a plurality of open regions 174a exposing a predetermined region of the other surface of the substrate 110. The photoresist pattern 174 may be changed into a hard mask (not shown). That is, a hard mask (not shown) including a silicon oxide film, a nitride film, a metal film, and the like may be formed on the other surface of the substrate 110.

이어서, 상기 포토레지스트 패턴(174) 또는 하드 마스크(미도시)를 이용하여 상기 기판(110)의 타측 표면에 분리 홈(176)들을 복수 개 형성한다. 이때, 상기 포토레지스트 패턴(174)은 포토레지스트를 이용하여 형성할 수 있다. Subsequently, a plurality of separation grooves 176 are formed on the other surface of the substrate 110 using the photoresist pattern 174 or a hard mask (not shown). In this case, the photoresist pattern 174 may be formed using a photoresist.

상기 분리 홈(176)들은 이후 상기 기판(110)을 분리하는 영역을 정의하는 역할을 하므로, 이후 설명되는 발광 다이오드(120)들 사이의 영역에 대응되도록 위치하는 것이 바람직하다.Since the separation grooves 176 define a region for separating the substrate 110 thereafter, the separation grooves 176 are preferably positioned to correspond to the regions between the light emitting diodes 120 to be described later.

이때, 상기 분리 홈(176)들은 그 측벽이 경사진 형태로 구비되는 것이 바람직하다. 상기 분리 홈(176)의 측벽들이 상기 기판(110)을 분리한 후 모깍기된 모서리(118)를 형성하기 때문이다.In this case, the separation grooves 176 are preferably provided in a sidewall inclined form. This is because the sidewalls of the separation groove 176 form the filleted edge 118 after separating the substrate 110.

상기 분리 홈(176)들은 습식 식각 또는 건식 식각으로 형성될 수 있으며, 상기 습식 식각은 인산 또는 황인산을 포함하는 식각 용액을 이용하여 이루어질 수 있고, 상기 건식 식각은 ICP 장치를 이용하여 이루어질 수 있다.The separation grooves 176 may be formed by wet etching or dry etching. The wet etching may be performed using an etching solution including phosphoric acid or sulfuric acid, and the dry etching may be performed using an ICP apparatus. .

도 5를 참조하여 설명하면, 상기 기판(110)의 일측 표면 상에 구비된 상기 보호층(172)을 제거하고, 상기 복수의 반도체층을 식각하여 발광 다이오드(120)를 형성할 수 있다.Referring to FIG. 5, the protection layer 172 provided on one surface of the substrate 110 may be removed, and the plurality of semiconductor layers may be etched to form the light emitting diodes 120.

이때, 상기 복수의 반도체층을 식각하는 공정은 두 개의 공정을 포함할 수 있다. 상기 복수의 반도체층을 식각하여 복수의 발광 다이오드(120)로 분리하는 분리 식각 및 상기 제1형 반도체층을 노출시키는 메사 식각을 포함할 수 있다.In this case, the etching of the plurality of semiconductor layers may include two processes. A plurality of semiconductor layers may be separated to be separated into a plurality of light emitting diodes 120 by etching, and mesa etching to expose the first semiconductor layer.

상기 분리 식각은 상기 복수의 반도체층 모두를 식각하여 복수의 발광 다이오드(120)로 분리되도록 하는 식각을 의미한다. 그리고 상기 메사 식각은 상기 제1형 반도체층(122)이 노출되도록 상기 제2형 반도체층(126)과 활성층(124)의 일부를 식각하는 식각을 의미한다. 이때, 상기 분리 식각과 메사 식각은 상기 분리 식각을 먼저 실시하고, 상기 메사 식각을 나중에 실시하여도 무방하고, 상기 메사 식각을 먼저 실시하고, 상기 분리 식각은 나중에 실시할 수도 있다.The separation etching refers to an etching for etching all of the plurality of semiconductor layers to separate the plurality of light emitting diodes 120. In addition, the mesa etching refers to an etching for etching a portion of the second type semiconductor layer 126 and the active layer 124 so that the first type semiconductor layer 122 is exposed. In this case, the separation etching and mesa etching may be performed after the separation etching first, the mesa etching may be performed later, the mesa etching may be performed first, and the separation etching may be performed later.

이때, 상기 분리 식각은 상기 반도체층들을 식각함에 있어 상기 분리 홈(176)에 대응되는 영역 상에 상기 반도체층들을 식각한다. In this case, the separation etching etches the semiconductor layers on a region corresponding to the separation groove 176 in etching the semiconductor layers.

한편, 상기 투명 전극층(128)은 상기 분리 식각과 메사 식각을 실시한 후, 상기 제2형 반도체층(126) 상에 형성하여도 무방하고, 상기 분리 식각과 메사 식각 이전에 상기 제2형 반도체층(126) 상에 먼저 형성하고, 상기 분리 식각과 메사 식각 시 상기 제2형 반도체층(126)과 동일하게 식각하여 형성될 수도 있다.On the other hand, the transparent electrode layer 128 may be formed on the second type semiconductor layer 126 after the separation etching and mesa etching, and before the separation etching and mesa etching, the second type semiconductor layer The first electrode may be formed on the first semiconductor layer 126, and may be formed by etching the same as the second semiconductor layer 126 during the separation and mesa etching.

도 6을 참조하여 설명하면, 상기 발광 다이오드(120)를 형성하는 식각 공정을 실시한 후, 상기 발광 다이오드(120)를 보호하기 위한 패시베이션층(130)을 형성한다.Referring to FIG. 6, after performing an etching process of forming the light emitting diodes 120, a passivation layer 130 for protecting the light emitting diodes 120 is formed.

상기 패시베이션층(130)은 실리콘 질화물 또는 실리콘 산화물을 포함하는 절연 물질로 이루질 수 있다.The passivation layer 130 may be made of an insulating material including silicon nitride or silicon oxide.

상기 패시베이션층(130)은 상기 발광 다이오드(120)의 제1형 반도체층(122)과 투명 전극층(128) 각각의 일부 영역을 노출시키는 제1 개구부(132) 및 제2 개구부(134)를 포함할 수 있다.The passivation layer 130 includes a first opening 132 and a second opening 134 exposing a portion of each of the first type semiconductor layer 122 and the transparent electrode layer 128 of the light emitting diode 120. can do.

이어서, 상기 패시베이션층(130) 상에 상기 제1형 반도체층(122)과 연결되는 제1 패드(142) 및 제2 패드(144)를 형성한다.Subsequently, a first pad 142 and a second pad 144 connected to the first type semiconductor layer 122 are formed on the passivation layer 130.

상기 제1 패드(142) 및 제2 패드(144)는 상기 패시베이션층(130) 상에 패드 형성 물질을 형성한 후 이를 패터닝하여 형성될 수 있다.The first pad 142 and the second pad 144 may be formed by forming a pad forming material on the passivation layer 130 and then patterning the pad forming material.

한편, 상기 기판(110)의 타측 표면 상에 반사 방지층(116)을 형성할 수 있다. 본 실시 예에서는 상기 기판(110)의 타측 표면 상에 상기 분리 홈(176)을 형성한 후, 상기 반사 방지층(116)을 형성하는 것으로 설명하고 있으나, 상기 반사 방지층(116)은 상기 그라인딩 텍스처(112)를 형성한 후 언제든지 형성할 수 있다. 즉, 도 3을 참조하여 설명한 상기 그라인딩 텍스처(112)를 형성한 후, 도 7을 참조하여 제1 범프(152) 및 제2 범프(154)를 형성하기 전에는 언제든지 형성할 수 있다.Meanwhile, the anti-reflection layer 116 may be formed on the other surface of the substrate 110. In the present exemplary embodiment, the anti-reflection layer 116 is formed after the separation groove 176 is formed on the other surface of the substrate 110. However, the anti-reflection layer 116 may have the grinding texture ( 112 may be formed at any time after formation. That is, after forming the grinding texture 112 described with reference to FIG. 3, it may be formed at any time before forming the first bump 152 and the second bump 154 with reference to FIG. 7.

이때, 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 제조하는 방법에서는 상기 기판(110)의 타측 표면을 인산 또는 황인산 처리하여 상기 기판(110)의 타측 표면에 그라인딩 텍스처(112)를 형성한 후, 상기 복수의 반도체층을 식각하여 발광 다이오드(120)를 형성하는 것으로 설명하고 있으나, 먼저 상기 복수의 반도체층을 식각하여 상기 발광 다이오드(120)를 형성하고, 나중에 상기 기판(110)의 타측 표면을 인산 또는 황인산 처리하여 상기 기판(110)의 타측 표면에 그라인딩 텍스처(112)를 형성하는 공정을 진행할 수도 있다.In this case, in the method of manufacturing a light emitting diode chip according to an embodiment of the present invention, the grinding surface 112 is formed on the other surface of the substrate 110 by phosphoric acid or sulfuric acid treatment on the other surface of the substrate 110. Subsequently, although the light emitting diodes 120 are formed by etching the plurality of semiconductor layers, first, the light emitting diodes 120 are formed by etching the plurality of semiconductor layers, and later, the other side of the substrate 110. Phosphoric acid or sulfuric acid may be treated to form a grinding texture 112 on the other surface of the substrate 110.

도 7을 참조하여 설명하면, 상기 제1 패드(142) 및 제2 패드(144)를 형성한 후, 상기 제1 패드(142) 및 제2 패드(144) 상에 각각 제1 범프(152) 및 제2 범프(154)를 형성하는 범프 형성 공정 및 상기 기판(110)을 분리하는 분리 공정을 실시한다.Referring to FIG. 7, after the first pad 142 and the second pad 144 are formed, first bumps 152 are formed on the first pad 142 and the second pad 144, respectively. And a bump forming step of forming the second bump 154 and a separating step of separating the substrate 110.

상기 범프 형성 공정을 먼저 실시하고, 상기 분리 공정을 이후 진행할 수도 있고, 상기 분리 공정을 먼저 실시한 후, 상기 범프 형성 공정을 이후 진행할 수도 있다.The bump forming process may be performed first, and the separation process may be subsequently performed, or after the separation process is first performed, the bump forming process may be subsequently performed.

상기 기판(110)을 분리하는 분리 공정은 상기 분리 홈(176)을 스크라이빙 공정 또는 레이저 공정, 즉, 다이아몬드 휠 또는 레이저를 이용하여 상기 기판(110)을 분리할 수 있다.In the separation process of separating the substrate 110, the separation groove 176 may be separated from the substrate 110 using a scribing process or a laser process, that is, a diamond wheel or a laser.

도 8을 참조하여 설명하면, 일측 표면에 제1 전극(162) 및 제2 전극(164)을 구비한 서브 마운트(160)를 준비한다.Referring to FIG. 8, a submount 160 having a first electrode 162 and a second electrode 164 on one surface thereof is prepared.

이어서 상기 제1 범프(152)와 제1 전극(162)이 대면하고, 상기 제2 범프(154)와 제2 전극(164)이 대면하도록 상기 서브 마운트(160)와 상기 기판(110)을 얼라인한 후, 상기 제1 범프(152)와 제1 전극(162) 및 상기 제2 범프(154)와 제2 전극(164)을 본딩하여 플립 칩 본딩하여 복수의 발광 다이오드 칩(100)을 제조한다.Next, the sub-mount 160 and the substrate 110 are frozen so that the first bump 152 and the first electrode 162 face each other, and the second bump 154 and the second electrode 164 face each other. After this, the first bump 152 and the first electrode 162 and the second bump 154 and the second electrode 164 are bonded to flip chip bonding to manufacture a plurality of light emitting diode chips 100. .

이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
The present invention has been described above with reference to the above embodiments, but the present invention is not limited thereto. Those skilled in the art will appreciate that modifications and variations can be made without departing from the spirit and scope of the present invention and that such modifications and variations also fall within the present invention.

110 : 기판 112 : 그라인딩 텍스처
114 : 역 PSS 패턴 116 : 반사 방지층
118 : 모깍기된 모서리 120 : 발광 다이오드
130 : 패시베이션층 140 : 패드들
150 : 범프들 160 : 서브 마운트110: substrate 112: grinding texture
114: reverse PSS pattern 116: antireflection layer
118: filleted corner 120: light emitting diode
130: passivation layer 140: pads
150 bumps 160 submount

Claims (13)

기판; 및
상기 기판의 일측 표면 상에 구비된 발광 다이오드;를 포함하며,
상기 기판의 타측 표면에는 그라인딩 텍스처(grinding texture)를 구비하고 있으며,
상기 그라인딩 텍스처는 상기 기판의 일측 표면을 그라인딩한 후 인산 또는 황인산 처리하여 형성되는 것을 특징으로 하는 발광 다이오드 칩.
Board; And
And a light emitting diode provided on one surface of the substrate.
The other surface of the substrate is provided with a grinding texture (grinding texture),
The grinding texture is formed by grinding the surface of one side of the substrate by phosphoric acid or sulfuric acid treatment.
청구항 1에 있어서, 상기 기판의 일측 표면에는 역 PSS(Converse Patterned Sapphire Substrate) 패턴을 구비한 발광 다이오드 칩.
The light emitting diode chip of claim 1, further comprising a reverse patterned sapphire substrate (PSS) pattern on one surface of the substrate.
청구항 2에 있어서, 상기 역 PSS 패턴은 반구 형태, 원뿔 형태 또는 다각뿔 형태의 홈을 포함하는 발광 다이오드 칩.
The light emitting diode chip of claim 2, wherein the inverse PSS pattern comprises grooves in a hemispherical shape, a cone shape, or a polygonal shape.
청구항 1 또는 2에 있어서, 상기 기판의 타측 표면 상에는 반사 방지층을 더 포함하는 발광 다이오드 칩.
The light emitting diode chip of claim 1 or 2, further comprising an anti-reflection layer on the other surface of the substrate.
청구항 4에 있어서, 상기 반사 방지층은 산화물 또는 질화물로 이루어지는 발광 다이오드 칩.
The light emitting diode chip of claim 4, wherein the anti-reflection layer is formed of an oxide or a nitride.
기판을 준비하는 단계;
상기 기판의 일측 표면 상에 복수의 반도체층을 형성하는 단계;
상기 기판의 타측 표면을 그라인딩하는 단계;
상기 그라인딩한 타측 표면을 인산 또는 황인산 처리하여 그라인딩 텍스처를 형성하는 단계; 및
상기 기판을 분리하여 발광 다이오드 칩을 제조하는 단계;를 포함하는 발광 다이오드 칩 제조 방법.
Preparing a substrate;
Forming a plurality of semiconductor layers on one surface of the substrate;
Grinding the other surface of the substrate;
Treating the ground surface with phosphoric acid or sulfuric acid to form a grinding texture; And
Manufacturing a light emitting diode chip by separating the substrate.
청구항 6에 있어서, 상기 복수의 반도체층을 형성하기 이전에,
상기 기판의 일측 표면에 역 PSS 패턴을 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method of claim 6, before forming the plurality of semiconductor layers,
The method of claim 1, further comprising forming an inverse PSS pattern on one surface of the substrate.
청구항 6 또는 7에 있어서, 상기 기판의 타측 표면에 그라인딩 텍스처를 형성한 후, 상기 타측 표면 상에 반사 방지층을 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method of claim 6, further comprising: after forming a grinding texture on the other surface of the substrate, forming an anti-reflection layer on the other surface.
청구항 6에 있어서, 상기 그라인딩하는 단계는 상기 기판을 일정 두께로 갈아내는 단계인 발광 다이오드 칩 제조 방법.
The method of claim 6, wherein the grinding comprises grinding the substrate to a predetermined thickness.
청구항 6에 있어서, 상기 복수의 반도체층을 형성하는 단계는 적어도 제1형 반도체층, 활성층 및 제2형 반도체층을 순차적으로 형성하는 단계인 발광 다이오드 칩 제조 방법.
The method of claim 6, wherein the forming of the plurality of semiconductor layers comprises sequentially forming at least a first type semiconductor layer, an active layer, and a second type semiconductor layer.
청구항 10에 있어서, 상기 기판을 분리하여 상기 발광 다이오드 칩을 제조하기 전에,
상기 복수의 반도체층을 식각하여 발광 다이오드를 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method of claim 10, before the substrate is separated to manufacture the light emitting diode chip.
And etching the plurality of semiconductor layers to form light emitting diodes.
청구항 11에 있어서, 상기 복수의 반도체층을 식각하여 복수의 발광 다이오드를 형성하는 단계는
상기 제2형 반도체층과 활성층을 식각하여 상기 제1형 반도체층을 노출시키는 메사 식각을 실시하는 단계를 포함하는 발광 다이오드 칩 제조 방법.
The method of claim 11, wherein etching the plurality of semiconductor layers to form a plurality of light emitting diodes
And etching the second type semiconductor layer and the active layer to perform mesa etching to expose the first type semiconductor layer.
청구항 12에 있어서, 상기 제1형 반도체층을 노출시킨 후, 상기 노출된 제1형 반도체층 상에 제1형 반도체층 상에 제1 패드를 형성하고, 상기 제2형 반도체층 상에 투명 전극층 및 제2 패드를 형성하는 단계를 포함하는 발광 다이오드 칩 제조 방법.The semiconductor device of claim 12, wherein after exposing the first semiconductor layer, a first pad is formed on the first semiconductor layer on the exposed first semiconductor layer, and the transparent electrode layer is formed on the second semiconductor layer. And forming a second pad.
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