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KR20130004707A - 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자 - Google Patents

질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자 Download PDF

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KR20130004707A
KR20130004707A KR1020110065922A KR20110065922A KR20130004707A KR 20130004707 A KR20130004707 A KR 20130004707A KR 1020110065922 A KR1020110065922 A KR 1020110065922A KR 20110065922 A KR20110065922 A KR 20110065922A KR 20130004707 A KR20130004707 A KR 20130004707A
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KR
South Korea
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nitride semiconductor
nitride
electrode
layer
mode fet
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Withdrawn
Application number
KR1020110065922A
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English (en)
Inventor
박영환
박기열
전우철
Original Assignee
삼성전기주식회사
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Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
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Priority to US13/470,807 priority patent/US20130009165A1/en
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Abstract

본 발명은 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자에 관한 것이다. 본 발명의 하나의 모습에 따라, 본 발명의 하나의 모습에 따라, 기판 위에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층; 질화물 반도체층 상에 쇼트키 콘택된 게이트 전극을 구비하여 노멀리-온 동작하는 공핍모드(D-모드) HEMT 구조를 형성하는 D모드 FET; 및 질화물 반도체층 상에 쇼트키 콘택된 애노드 전극을 구비하되, 애노드 전극이 D모드 FET의 게이트 전극에 연결되며, D모드 FET의 게이트 구동 전압을 높이는 쇼트키 다이오드; 를 포함하여 이루어지는 질화물 반도체 소자가 제안된다. 또한, 질화물 반도체 파워 소자 및 질화물 반도체 소자 제조방법이 제안된다.

Description

질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자{NITRIDE SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF AND NITRIDE SEMICONDUCTOR POWER DEVICE}
본 발명은 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자에 관한 것이다. 구체적으로는 GaN 파워소자의 집적화 및 노멀리-온 HEMT를 효과적으로 사용하기 위한 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자에 관한 것이다.
녹색에너지 정책 등으로 인한 전력 소비 절감에 대한 관심이 증가하고 있다. 이를 위해 전력변환 효율 상승은 필수적인 요소이다. 전력변환에 있어서 파워 스위칭 소자의 효율이 전체 전력변환 효율을 좌우한다.
현재 통상 이용되는 전력소자는 실리콘을 이용한 파워 MOSFET이나 IGBT가 대부분이나, 실리콘의 재료적인 한계로 인하여 소자의 효율 증가에 한계가 생기게 된다. 이를 해결하기 위해 질화갈륨(Gallium Nitride, GaN) 같은 질화물 반도체를 이용한 트랜지스터를 제작하여 변환 효율을 높이려는 특허들이 출원되고 있다.
그러나 GaN을 이용한 예컨대, 고전자 이동도 트랜지스터(HEMT) 구조는 게이트 전압이 0V (노멀 상태)일 때 드레인 전극과 소스 전극 사이의 저항이 낮아 전류가 흐르게 되는 '온' 상태가 된다. 이에 따라, 전류 및 전력 소모가 발생되며, 이를 오프 상태로 하기 위해서는 게이트 전극에 음의 전압(예컨대, -5V)을 가해야하는 단점이 있다{노멀-온(normally-on) 구조}.
이를 해결하기 위해 여러 가지 구조를 이용하여 노멀리-오프 동작을 구현하는 특허들이 출원되고 있으나, 일반적인 노멀리-오프 구조는 노멀리-온 구조에 비해 온 상태에서 전류밀도와 내압이 낮은 등 특성이 저하되는 문제가 있다.
따라서, 노멀리-온 GaN HEMT를 노멀리-오프 FET과 캐스코드 연결하여 노멀리-오프를 구현하는 특허들이 출원되고 있다.
도 7은 종래의 질화물 반도체 파워 소자를 나타낸다. 도 7은 미국 공개특허 US 2008/0230784A에 개시된 도면으로, 노멀리-온 GaN HEMT와 실리콘 MOSFET을 하나의 패키지에 본딩 및 패키징을 이용하여 노멀리-오프(Normally-off) 동작하는 소자 구조에 관한 것이다. 공핍모드 GaN HEMT와 실리콘 MOSFET을 캐스코드 연결하여 노멀리-오프 동작하는 GaN HEMT를 구현하고 있다. 고전력용 GaN HEMT 제작의 단점이었던 노멀리-온(Normally-on) 동작에 의한 전력 소모를 최소화하기 위해 실리콘 MOSFET의 노멀리-오프(Normally-off) 특성을 이용하는 것으로, 캐스코드 연결하여 노멀리-온 HEMT를 노멀리-오프 동작을 하게 하고 있다.
도 7의 경우 노멀리-오프 특성을 구현하면서 동시에 노멀리-온 GaN HEMT의 전기적 특성을 이용할 수 있는 장점이 있으나, 턴-온 시 노멀리-온 GaN HEMT의 Vgs(게이트-소스 전압) 값이 0V에 가까운 음의 값이므로, Ids(드레인-소스 전류)를 많이 흘리지 못하여 온 저항이 증가하게 되고 소자의 스위칭 손실이 늘어나게 되는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 본 발명에서는 GaN 파워소자의 집적화 및 노멀리-온 HEMT를 효과적으로 사용하기 위한 발명을 제안하고자 한다.
이에 따라, 본 발명에서는 동일기판 상에 노멀리-오프 GaN HEMT와 다이오드를 동시에 제작하고, 노멀리-오프 FET와 캐스코드 연결하여 노멀리-오프(또는 Enhanced mode)를 구현하며, 추가적인 외부 회로 없이 집적화된 형태로 노멀리-온 GaN HEMT의 Vgs를 높여, 높은 전기적 특성과 효율을 구현하고자 한다.
전술한 하나의 과제를 해결하기 위하여, 본 발명의 하나의 모습에 따라, 기판 위에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층; 질화물 반도체층 상에 쇼트키 콘택된 게이트 전극을 구비하여 노멀리-온 동작하는 공핍모드(D-모드) HEMT 구조를 형성하는 D모드 FET; 및 질화물 반도체층 상에 쇼트키 콘택된 애노드 전극을 구비하되, 애노드 전극이 D모드 FET의 게이트 전극에 연결되며, D모드 FET의 게이트 구동 전압을 높이는 쇼트키 다이오드; 를 포함하여 이루어지는 질화물 반도체 소자가 제안된다.
본 발명의 하나의 특징에 따르면, D모드 FET과 쇼트키 다이오드 사이에 2DEG 채널이 형성되지 않는다.
또한, 본 발명의 또 하나의 특징에 따르면, D모드 FET은 소스 전극과 드레인 전극이 질화물 반도체층과 오믹 콘택되어 있다.
게다가, 본 발명의 또 하나의 특징에 따르면, 쇼트키 다이오드는 캐소드 전극이 질화물 반도체층과 오믹 콘택되어 있다.
또한, 본 발명의 하나의 특징에 따르면, 전술한 질화물 반도체층은: 기판 상에 배치되며 질화갈륨계열 물질을 포함하는 제1 질화물층; 및 제1 질화물층 상에 이종 접합되며 제1 질화물층 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층; 을 포함한다.
바람직하게, 또 하나의 특징에 따르면, 제1 질화물층은 질화갈륨(GaN)을 포함하고, 제2 질화물층은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함한다.
또, 바람직하게, 하나의 특징에 따르면, 제2 질화물층은 D모드 FET이 배치되는 제1 영역과 쇼트키 다이오드가 배치되는 제2 영역을 포함하여 이루어지되, 제1 영역과 제2 영역은 분리되고, 제1 영역과 제2 영역 사이의 제1 질화물층 표면 부근에 2DEG 채널이 형성되지 않는다.
바람직하게는, 또한, 하나의 특징에 따르면, D모드 FET은: 제2 질화물층이 식각되어 노출된 제1 질화물층 상에 오믹 콘택된 소스 전극과; 제2 질화물층이 식각되어 노출된 제1 질화물층 상에 오믹 콘택된 드레인 전극과; 소스 전극과 드레인 전극 사이의 제2 질화물층 상에 쇼트키 콘택된 게이트 전극; 을 포함하여 이루어지고, 소스 전극 및 드레인 전극과 쇼트키 다이오드 사이를 절연시키는 유전층이 형성되어 있다.
더 바람직하게는, 소스 전극 및 드레인 전극은 각각 제1 질화물층 및 제2 질화물층의 일부에 걸쳐 오믹 콘택되어 있다.
또한, 본 발명의 또 하나의 특징에 따르면, 질화물 반도체층 상에 전극을 구비하여 노멀리-오프 동작하는 인헨스먼트모드(E-모드) HEMT 구조를 형성하되, 드레인 전극이 D모드 FET의 소스전극에 연결되어 D모드 FET과 캐스코드 연결된 E모드 FET을 더 포함하여 이루어진다.
게다가, 본 발명의 또 하나의 특징에 따르면, 쇼트키 다이오드는 2개가 직렬 연결되어 있다.
또한, 전술한 하나의 과제를 해결하기 위하여, 본 발명의 다른 하나의 모습에 따라, 질화물 반도체 파워 소자에 있어서, 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층에 전극을 구비하여 형성되되, 노멀리-온 동작하는 공핍모드(D-모드) HEMT 구조를 형성하는 D모드 FET; 노멀리-오프 동작하는 인헨스먼트모드(E-모드) HEMT 구조를 형성하되, 드레인 전극이 D모드 FET의 소스전극에 연결되어 D모드 FET과 캐스코드 연결되고 소스 전극이 그라운드 연결된 E모드 FET; 및 질화물 반도체층에 쇼트키 콘택된 애노드 전극과 그라운드 연결된 캐소드 전극을 구비하되, 애노드 전극이 D모드 FET의 게이트 전극에 연결되며, D모드 FET의 게이트 구동 전압을 높이는 쇼트키 다이오드; 를 포함하여 이루어지는 질화물 반도체 파워 소자가 제안된다.
본 발명의 하나의 특징에 따르면, 쇼트키 다이오드는 2개가 직렬 연결되어 있다.
다음으로, 전술한 하나의 과제를 해결하기 위하여, 본 발명의 다른 모습에 따라, 기판 위에 내부 2차원 전자가스(2DEG) 채널을 생성하는 질화물 반도체층을 형성하는 단계; 질화물 반도체층에 오믹 콘택되는 소스 및 드레인 전극과, 질화물 반도체층 상에 쇼트키 콘택되는 게이트 전극을 형성하여 노멀리-온 동작하는 D모드 FET 구조를 형성하는 단계; D모드 FET 구조와 분리되게, 질화물 반도체층에 오믹 콘택되는 캐소드 전극과 질화물 반도체층 상에 쇼트키 콘택되는 애노드 전극을 구비한 쇼트키 다이오드 구조를 형성하는 단계; 및 D모드 FET의 게이트 구동 전압을 높이기 위해, D모드 FET의 게이트 전극과 쇼트키 다이오드의 애노드 전극을 연결하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법이 제안된다.
본 제조방법의 하나의 특징에 따르면, 전술한 질화물 반도체층을 형성하는 단계는: 기판 상부에 질화갈륨계열 물질을 포함하는 제1 질화물층을 에피택시얼 성장시켜 형성하는 단계; 및 제1 질화물층을 시드층으로 하여 제1 질화물층보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층을 에피택시얼 성장시켜 형성하는 단계; 를 포함한다.
바람직하게, 또 하나의 특징에 따르면, 질화물 반도체층을 형성하는 단계는 제2 질화물층의 일부를 식각하여 제1 영역과 제2 영역으로 분리하고 제1 질화물층을 노출시키는 단계를 더 포함한다. 또한, D모드 FET 구조를 형성하는 단계에서, 노출된 제1 질화물층 상에 오믹 콘택되는 소스 전극과 드레인 전극을 형성하고, 소스 전극과 드레인 전극 사이의 제1 영역 상에 쇼트키 콘택되는 게이트 전극을 형성한다. 게다가, 쇼트키 다이오드 구조를 형성하는 단계에서, 제2 영역 상에 캐소드 및 애노드 전극을 형성한다. 그리고, 소스 전극 및 드레인 전극과 쇼트키 다이오드 구조 사이에, 캐소드 및 애노드 전극 사이의 제2 영역 위에, 그리고 소스 및 드레인 전극 사이의 제1 영역과 게이트 전극 위에 유전층을 형성한다. 또한, 유전층 형성 후, D모드 FET의 게이트 전극과 쇼트키 다이오드의 애노드 전극을 연결한다.
또 바람직하게, 하나의 특징에 따르면, 소스 전극 및 드레인 전극은 각각 제1 질화물층 및 제1 영역의 일부에 걸쳐 오믹 콘택되도록 형성한다.
또한, 본 제조방법의 또 하나의 특징에 따르면, 전술한 질화물 반도체 소자 제조방법은 질화물 반도체층에 소스 전극, 드레인 전극 및 게이트 전극을 형성하여 노멀리-오프 동작하는 E모드 FET 구조를 형성하는 단계; 및 E모드 FET의 드레인 전극과 D모드 FET의 소스전극을 연결하여 E모드 FET을 D모드 FET과 캐스코드 연결하는 단계; 를 더 포함한다.
게다가, 본 제조방법의 또 하나의 특징에 따르면, 쇼트키 다이오드 구조를 형성하는 단계에서 쇼트키 다이오드 2개가 직렬 연결되도록 형성한다.
비록 본 발명의 바람직한 하나의 모습으로 명시적으로 언급되지 않았더라도, 앞서 언급된 기술적 특징의 가능한 다양한 조합에 따른 본 발명의 실시예들이 당업자에게 자명하게 구현될 수 있다.
본 발명의 하나의 모습에 따라, 동일기판 상에 노멀리-오프 GaN HEMT와 다이오드를 동시에 제작하고, 노멀리-오프 FET와 캐스코드 연결하여 노멀리-오프(또는 Enhanced mode)를 구현하며, 추가적인 외부 회로 없이 집적화된 형태로 노멀리-온 GaN HEMT의 Vgs를 높여 소자의 손실을 줄어들게 하고, 높은 전기적 특성과 효율을 구현할 수 있게 되었다.
또한, 본 발명의 실시예에 따라, 종래방식에 비해 D-모드 FET의 게이트 단의 구동 전압을 높여, 전기적 특성과 효율을 높일 수 있으며, 위의 세 소자들을 동일 기판에 구현하는 집적화가 가능하여 비용절감이 가능하며, 대전력 스위칭 회로 구성에 유리하게 사용될 수 있게 되었다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도이다.
도 2는 도 1에 따른 질화물 반도체 소자의 평면도를 개략적으로 나타낸다.
도 3은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 회로도이다.
도 4는 본 발명의 또 다른 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 회로도이다.
도 5는 본 발명의 다른 또 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 회로도이다.
도 6은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자 제조방법을 개략적으로 나타내는 도면이다.
도 7은 종래의 질화물 반도체 파워 소자를 나타낸다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 중복되거나 발명의 의미를 한정적으로 해석되게 할 수 있는 부가적인 설명은 생략될 수 있다.
구체적인 설명에 앞서, 본 명세서에서 하나의 구성요소가 다른 구성요소와 '직접 연결' 또는 '직접 결합' 등으로 언급되지 않는 이상, 단순히 '연결' 또는 '결합' 등으로 언급된 경우에는 '직접적으로' 연결 또는 결합될 수 있고, 나아가 그들 사이에 또 다른 구성요소가 삽입되어 연결 또는 결합되는 형태로도 존재할 수 있다. 또한, 본 명세서에서 '상에', '위에', '상부에', '아래에', '하부에' 등으로 언급되는 경우, 그 기준이 되는 대상과 '직접(적으로) 접촉'되어 있다는 언급이 없는 이상, '직접(적으로) 접촉'되는 형태로 또는 사이에 다른 구성요소가 개재되는 형태로 존재할 수 있다고 해석되어야 한다. 게다가, '상에', '위에', '상부에', '아래에', '하부에' 등의 상대적 용어들은 다른 구성요소에 대한 어떤 구성요소의 관계를 기술하기 위해 사용될 수 있고, 이때, 기준 구성요소의 방향이 뒤집어지거나 바뀌는 경우 그에 따른 대응되는 상대적인 용어들의 방향에 의존하는 개념을 포함하는 의미로 사용될 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하지 않고 해석상 모순되거나 명백하게 다르게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다.
본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 특징이나 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
또한, 본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 이상적인 예시도로서, 막 또는 층이나 영역 등의 크기, 두께 등은 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 나아가, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 질화물 반도체 소자, 파워소자 및 제조방법을 구체적으로 살펴본다.
도 1은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도이다. 도 2는 도 1에 따른 질화물 반도체 소자의 평면도를 개략적으로 나타낸다. 도 3은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 회로도이다. 도 4는 본 발명의 또 다른 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 회로도이다. 도 5는 본 발명의 다른 또 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 회로도이다. 도 6은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자 제조방법을 개략적으로 나타내는 도면이다.
우선, 도 1 내지 5를 참조하여, 본 발명의 하나의 실시예에 따른 질화물 반도체 소자를 구체적으로 살펴본다.
도 1 및 3을 참조하면, 질화물 반도체 소자는 질화물 반도체층(30), D모드 FET(100) 및 쇼트키 다이오드(200)를 포함하여 이루어진다.
질화물 반도체층(30)은 기판(10) 위에 배치되되, 내부에 2차원 전자가스(2DEG) 채널(35)을 형성한다.
D모드 FET(100)은 질화물 반도체층(30) 상에 쇼트키 콘택된 게이트 전극(70)을 구비하여 노멀리-온 동작하는 공핍모드(D-모드) HEMT 구조를 형성한다.
쇼트키 다이오드(200)는 동일한 질화물 반도체층(30) 상에 쇼트키 콘택된 애노드 전극(80)을 구비하되, 애노드 전극(80)이 D모드 FET의 게이트 전극(70)에 연결된다.
바람직하게, 다이오드는 실리콘 등을 이용한 정전압 공급용 다이오드를 이용할 수도 있으며, 정전압 공급회로 또는 스위칭 신호 공급 회로를 구성할 수도 있다.
본 실시예에서, 쇼트키 다이오드(200)의 Vth에 의해 D모드 FET(100)의 게이트 구동 전압을 높이게 된다.
종래의 도 7에서 D-모드 HEMT가 턴온 시 Vgs가 0에 가까운 음의 값이었던 것과 달리, 본 실시예에 따라, 쇼트키 다이오드(200)를 D모드 FET(100)의 게이트 전극(70)과 접지 사이에 삽입함으로써, D모드 FET(100)의 게이트 전극(70) 전위가 일정한 전압으로 유지되는 쇼트키 다이오드(200)의 Vth만큼 높아져 Vgs 값을 높일 수 있다. Vgs값이 높아지면 D-모드 HEMT를 통해 흘릴 수 있는 전류량이 증가되어 온 저항이 낮아지게 된다. 바람직하게, Vgs를 보다 높이기 위해서 쇼트키 다이오드를 추가 할 수도 있다.
바람직하게, 본 발명의 실시예에 적용되는 질화물 반도체 소자는 고전류,고내압형 D-모드 FET, 정전압 공급용 쇼트키 다이오드의 조합에 의해 구성될 수 있고, 바람직하게, 고전류, 저내압형 E-모드 FET를 추가하여 구성될 수 있다. 이때, 이 소자들을 동일 기판에 구현하는 집적화가 가능하다.
더 구체적으로 실시예를 살펴본다.
도 1을 참조하면, 질화물 반도체층(30)은 기판(10) 상부에 배치된다. 기판(10)은 일반적으로 절연기판을 사용하고, 실질적으로 절연성을 갖는 고 저항성의 기판을 사용할 수도 있다. 하나의 예에서, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있고, 또는 잘 알려진 다른 기판물질을 이용하여 제조될 수 있다.
질화물 반도체층(30)은 기판(10) 상부에 직접 형성될 수 있다. 바람직하게, 질화물 반도체층(30)은 질화물 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 질화물 반도체층(30)을 형성하기 위한 에피택시얼 성장 공정으로는 액상성장법(LPE : Liquid Phase Epitaxy), 화학기상증착법(CVD : Chemical Vapor Deposition), 분자빔성장법(MBE : Molecular Beam Epitaxy), 유기금속기상증착법(MOCVD : Metalorganic CVD) 등이 사용될 수 있다.
또한, 도시되지 않았으나, 하나의 실시예에 따라, 기판(10)과 질화물 반도체층(30) 사이에 버퍼층을 구비하고, 질화물 반도체층(30)을 버퍼층 위에 형성시킬 수 있다. 버퍼층(도시되지 않음)은 기판(10)과 질화물 반도체층(30)과의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공된다. 버퍼층은 하나의 층뿐만 아니라 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 질화알루미늄(AlN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등을 포함하는 여러 층들로 형성될 수 있다. 또한, 버퍼층은 질화갈륨 이외의 다른 3-5족 화합물 반도체로 형성할 수도 있다. 예컨대, 기판(10)이 사파이어 기판(10)일 경우 질화갈륨을 포함하는 질화물 반도체층(30)과의 격자 상수 및 열팽창 계수의 차이로 인하여 오접합(mismatch)되는 것을 막기 위해 버퍼층의 성장이 중요하게 된다.
도 1을 참조하면, 질화물 반도체층(30) 내부에는 2차원 전자가스(2DEG) 채널(35)이 형성된다. 예컨대, 게이트 전극(70)에 바이어스 전압을 인가시키면 질화물 반도체층(30) 내부의 2DEG 채널(35)을 통해 전자가 이동하며 전류가 드레인 전극(50)과 소스 전극(60) 사이에 흐르게 된다. 질화물 반도체층(30)을 이루는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용된다.
본 발명의 하나의 실시예에 따르면, 질화물 반도체층(30)은 이종접합된 질화갈륨계열의 반도체층(30)으로, 이종접합된 경계면에서 에너지 밴드갭 차이에 의해 2차원 전자가스 채널(35)이 형성된다. 이종접합되는 질화갈륨계열의 반도체층(30)에서 이종접합 사이의 격자상수 차이가 작을수록 밴드갭과 극성 차이가 줄어들게 되며, 이로 인해 2DEG 채널(35)의 형성이 억제된다. 이종접합시 에너지 밴드갭의 불연속성에 의하여 넓은 밴드갭을 가지는 물질로부터 작은 밴드갭을 가지는 물질로 자유전자가 이동하게 된다. 이러한 전자는 이종접합 경계면에 축적되어 2DEG 채널(35)을 형성하며, 드레인 전극(50)과 소스 전극(60) 사이에서 전류가 흐를 수 있도록 한다.
또 하나의 실시예를 살펴본다. 도 1을 참조하면, 질화물 반도체층(30)은 제1 질화물층(31) 및 제2 질화물층(33)을 포함한다. 제1 질화물층(31)은 기판(10) 상에 배치되며 질화갈륨계열 물질을 포함한다. 제2 질화물층(33)은 제1 질화물층(31) 상에 이종 접합되며 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함한다. 이때, 제2 질화물층(33)은 제1 질화물층(31) 내에 형성되는 2DEG 채널(35)로 전자를 공급하는 역할을 한다. 하나의 예로써, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성되는 것이 바람직하다.
바람직하게, 본 발명의 또 하나의 실시예에 따르면, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함한다. 바람직하게, 하나의 실시예에 따르면, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN)을 포함한다.
또한, 도 1을 참조하여, 하나의 실시예를 살펴본다. 본 실시예에서는, 제2 질화물층(33)은 D모드 FET이 배치되는 제1 영역(33a)과 쇼트키 다이오드가 배치되는 제2 영역(33b)을 포함하여 이루어진다. 이때, 제1 영역과 제2 영역은 분리되고, 제1 영역과 제2 영역 사이의 제1 질화물층(31) 표면 부근에 2DEG 채널이 형성되지 않는다.
도 1을 참조하여 본 발명의 또 하나의 실시예를 살펴보면, D모드 FET과 쇼트키 다이오드 사이에 2DEG 채널이 형성되지 않는다.
또한, 도 1을 참조하여 본 발명의 또 하나의 실시예를 살펴보면, D모드 FET은 소스 전극(60)과 드레인 전극(50)이 질화물 반도체층(30)과 오믹 콘택되어 있다.
게다가, 본 발명의 또 하나의 실시예에 따르면, 쇼트키 다이오드는 캐소드 전극(90)이 질화물 반도체층(30)과 오믹 콘택되어 있다.
도 1 및 2를 참조하여, 본 발명의 또 하나의 실시예를 살펴본다.
본 실시예에 따르면, D모드 FET의 소스 전극(60)은 제2 질화물층(33)이 식각되어 노출된 제1 질화물층(31) 상에 오믹 콘택되어 있다. D모드 FET의 드레인 전극(50)은 제2 질화물층(33)이 식각되어 노출된 제1 질화물층(31) 상에 오믹 콘택되어 있다. 그리고 D모드 FET의 게이트 전극(70)은 소스 전극(60)과 드레인 전극(50) 사이의 제2 질화물층(33) 상에 쇼트키 콘택되어 있다.
그리고 D모드 FET의 소스 전극(60) 및 드레인 전극(50)과 쇼트키 다이오드 사이를 절연시키는 유전층(40)이 형성되어 있다.
또한, 도 1을 참조하면, 유전층(40)은 소스 전극(60)과 드레인 전극(50) 사이의 제2 질화물층(33) 상에 그리고 게이트 전극(70) 위에 형성되어 있다. 또한, 쇼트키 다이오드에서는 캐소드 전극(90)과 애노드 전극(80) 사이에 형성되어 있다.
또 하나의 실시예에 따르면, 도 1에 도시된 바와 같이, 소스 전극(60) 및 드레인 전극(50)은 각각 제1 질화물층(31) 및 제2 질화물층(33)의 일부에 걸쳐 오믹 콘택되어 있다.
도 2를 참조하면, 넓은 영역에 채널을 형성하기 위해 소스 전극(60)과 드레인 전극(50)은 평면상 홈과 돌기의 요철구조로 이루어지되, 서로 일정거리를 두고 이격되게 맞물린 형상이다.
다음으로, 도 4를 참조하여 본 발명의 또 하나의 실시예를 살펴본다.
본 발명의 또 하나의 실시예에 따르면, 질화물 반도체 소자는 E모드 FET(300)을 더 포함하고 있다. E모드 FET(300)은 질화물 반도체층(30) 상에 전극을 구비하여 노멀리-오프 동작하는 인헨스먼트모드(E-모드) HEMT 구조를 형성한다. E모드 FET(300)의 드레인 전극은 D모드 FET(100)의 소스전극(60)에 연결되어 D모드 FET(100)과 캐스코드 연결된다.
바람직하게, 이때, D-모드 FET(100)의 게이트 단은 쇼트키 다이오드의 애노드 단과 연결되고, 저내압, 고전류 형 인헨스먼트 모드(Enhancement mode, E-mode) FET의 드레인 단과 D-모드 FET(100)의 소스 단이 연결되어, 개선된 고전력용 E-모드 FET을 형성하게 된다.
E모드 FET 구조는 이미 당해 분야에서 공지된 기술을 적용할 수 있고, 또한, 본 출원인이 이미 한국에 출원한 출원번호 10-2011-0038611, 10-2011-0038612, 10-2011-00386113, 10-2011-0038614, 10-2011-0038615에서 기술되고 있는 소스전극을 쇼트키 콘택시켜 E모드 FET을 형성하는 기술이 적용될 수 있고, 본 발명에서의 E모드 FET 구조에 대한 설명에 일체로 포함된다.
바람직하게, E-모드 FET(300)는 D-모드 FET(100)과 동일 기판에 제작될 수도 있고, 실리콘 등을 이용한 고전류형 FET를 이용할 수도 있다.
바람직하게, 본 발명의 실시예에 적용되는 질화물 반도체 소자는 고전류,고내압형 D-모드 FET, 정전압 공급용 쇼트키 다이오드, 고전류, 저내압형 E-모드 FET를 조합하여 구성할 수 있다.
다음, 도 5를 참조하여 본 발명의 또 하나의 실싱예를 살펴본다.
본 발명의 또 하나의 실시예에 따르면, 쇼트키 다이오드(200)는 2개(201, 202)가 직렬 연결되어 있다. 도 5에는 E모드 FET(300)을 포함하는 질화물 반도체 소자 또는 파워소자가 도시되어 있다.
또한, 본 발명의 다른 하나의 모습에 따른 질화물 반도체 파워 소자를 살펴본다. 도 1 내지 5는 본 발명의 질화물 반도체 파워 소자에도 적용될 수 있다.
도 4 및 5를 참조하여 본 실시예를 살펴보면, 질화물 반도체 파워 소자는 D모드 FET(100)과 E모드 FET(300)과 쇼트키 다이오드(200)를 포함하여 이루어진다. 이하에서, 앞선 질화물 반도체 소자의 실시예에서 설명된 실시예를 참조하여 이해되어야 한다.
D모드 FET(100)는 2차원 전자가스(2DEG) 채널(35)을 형성하는 질화물 반도체층(30)에 전극을 구비하여 형성된다. D모드 FET(100)는 노멀리-온 동작하는 공핍모드(D-모드) HEMT 구조를 형성하고 있다.
E모드 FET(300)은 노멀리-오프 동작하는 인헨스먼트모드(E-모드) HEMT 구조를 형성한다. E모드 FET(300)은 드레인 전극이 D모드 FET(100)의 소스전극에 연결되어 D모드 FET(100)과 캐스코드 연결되어 있다. 그리고 소스 전극이 그라운드 연결되어 있다.
쇼트키 다이오드(200)는 질화물 반도체층(30)에 쇼트키 콘택된 애노드 전극(80)과 그라운드 연결된 캐소드 전극을 구비하되, 애노드 전극(80)이 D모드 FET(100)의 게이트 전극에 연결된다. 쇼트키 다이오드(200)는 문턱전압(Vth)에 의해 D모드 FET(100)의 게이트 구동 전압을 높이게 된다.
도 5를 참조하면, 하나의 실시예에서, 쇼트키 다이오드는 2개(201, 202)가 직렬 연결되어 있다.
다음으로, 본 발명의 다른 모습에 따라, 질화물 반도체 소자의 제조방법을 구체적으로 살펴본다.
도 6은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자 제조방법을 개략적으로 나타내는 도면이다. 도 6 뿐만 아니라 앞서 질화물 반도체 소자를 도시하고 있는 도 1 내지 5도 본 실시예들의 설명에 참조될 것이다.
본 실시예에서의 질화물 반도체 소자 제조방법은 질화물 반도체층을 형성하는 단계, D모드 FET 구조를 형성하는 단계, 쇼트키 다이오드 구조를 형성하는 단계 및 전극 연결 단계를 포함하여 이루어진다.
도 6의 (a) 및 (b)는 기판(10) 위에 내부 2차원 전자가스(2DEG) 채널(35)을 생성하는 질화물 반도체층(30)을 형성하는 단계를 나타내고 있다.
먼저, 도 6의 (a)를 참조하면, 기판(10) 상부에 내부에 2차원 전자가스(2DEG) 채널(35)을 생성하는 질화물 반도체층(30)을 형성한다. 바람직하게, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있다. 질화물 반도체층(30)을 이루는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용된다.
바람직하게, 질화물 반도체층(30)은 질화물 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 바람직하게, 에피택시얼 성장시 선택적으로 성장시켜 과성장이 되지 않도록 조절한다. 만일, 과성장된 경우에는 에치백(etch back) 공정이나 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화하는 과정을 추가할 수 있다.
본 발명에 따른 질화물 반도체 소자의 제조방법의 또 하나의 실시예에 따르면, 도 6의 (a)에 도시된 제1 질화물층(31) 및 제2 질화물층(33)은 에피택시얼 성장 공정(Epitaxial Growth Precess)에 의해 형성된다. 먼저, 제1 질화물층(31)은 기판(10) 상부에 질화갈륨계열 단결정박막을 에피택시얼 성장시켜 형성한다. 바람직하게, 본 발명의 또 하나의 실시예에 따르면, 제1 질화물층(31)은 질화갈륨(GaN) 을 에피택시얼 성장시켜 형성한다. 다음, 제2 질화물층(33)은 제1 질화물층(31)을 시드층으로 하여 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 질화물층을 에피택시얼 성장시켜 형성한다. 바람직하게, 본 발명의 또 하나의 실시예에 따르면, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함하는 질화갈륨계열 단결정을 에피택시얼 성장시켜 형성한다. 바람직하게, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN)을 에피택시얼 성장시켜 형성한다. 하나의 예로써, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성되는 것이 바람직하다.
제1 및 제2 질화물층(33)을 형성하기 위한 에피택시얼 성장 공정으로는 액상성장법(LPE : Liquid Phase Epitaxy), 화학기상증착법(CVD : Chemical Vapor Deposition), 분자빔성장법(MBE : Molecular Beam Epitaxy), 유기금속기상증착법(MOCVD : Metalorganic CVD) 등이 사용될 수 있다.
본 발명의 또 하나의 실시예에 따르면, 도시되지 않았으나, 기판(10) 상부에 질화물 반도체층(30)을 형성하기 전에 기판(10) 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다. 버퍼층(도시되지 않음)은 기판(10)과 질화물 반도체층(30)과의 격자 불일치(lattice mismatch)에 따른 문제점을 해결하기 위하여 제공된다.
본 제조방법의 또 하나의 실시예에 따르면, 질화물 반도체층을 형성하는 단계는 기판(10) 상부에 질화갈륨계열 물질을 포함하는 제1 질화물층(31)을 에피택시얼 성장시켜 형성하는 단계 및 제1 질화물층(31)을 시드층으로 하여 제1 질화물층(31)보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층(33)을 에피택시얼 성장시켜 형성하는 단계를 포함한다.
바람직하게, 도 6의 (b)를 참조하면, 또 하나의 실시예에 따라, 질화물 반도체층을 형성하는 단계는 제2 질화물층(33)의 일부를 식각하여 제1 영역(33a)과 제2 영역(33b)으로 분리하고 제1 질화물층(31)을 노출시키는 단계를 더 포함한다.
다음, 도 6의 (c)는 D모드 FET 구조를 형성하는 단계와 쇼트키 다이오드 구조를 형성하는 단계를 도시하고 있다.
D모드 FET(100) 구조를 형성하는 단계에서는, 질화물 반도체층(30)에 오믹 콘택되는 소스 및 드레인 전극(60, 50)과, 질화물 반도체층(30) 상에 쇼트키 콘택되는 게이트 전극(70)을 형성하여 노멀리-온 동작하는 D모드 FET(100) 구조를 형성한다.
바람직하게, 소스 전극(60)과 드레인 전극(50), 그리고 게이트 전극(70)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속, 금속 실리사이드 및 이들의 합금을 사용하여 금속 전극을 형성할 수 있다. 게이트 전극(70)은 드레인 전극(50) 또는/및 소스 전극(60)과 다른 금속을 사용할 수도 있다.
또한, 도 1을 참조하여, 본 제조방법의 하나의 실시예를 더 살펴보면, D모드 FET 구조를 형성하는 단계에서, 노출된 제1 질화물층(31) 상에 오믹 콘택되는 소스 전극(60)과 드레인 전극(50)을 형성하고, 소스 전극(60)과 드레인 전극(50) 사이의 제1 영역(33a) 상에 쇼트키 콘택되는 게이트 전극(70)을 형성한다. 이때, 도 1에 도시된 바와 같이 소스 전극(60)과 드레인 전극(50)의 일부가 제2 질화물층(33)의 제1 영역(33a)의 일부를 덮도록 형성될 수 있고, 도시된 바와 달리 제2 질화물층(33)의 제1 영역(33a)의 일부를 덮지 않도록 형성될 수도 있다.
또 바람직하게, 도 1을 참조하여 하나의 실시예를 살펴보면, 소스 전극(60) 및 드레인 전극(50)은 각각 제1 질화물층(31) 및 제1 영역(33a)의 일부에 걸쳐 오믹 콘택되도록 형성한다.
다음, 도 6의 (c)에 도시된 쇼트키 다이오드(200) 구조를 형성하는 단계를 살펴본다. 쇼트키 다이오드(200) 구조를 형성하는 단계에서는, D모드 FET(100) 구조와 분리되게, 질화물 반도체층(30)에 오믹 콘택되는 캐소드 전극(90)과 질화물 반도체층(30) 상에 쇼트키 콘택되는 애노드 전극(80)을 구비한 쇼트키 다이오드 구조를 형성한다.
바람직하게, 애노드 전극(80)과 캐소드 전극(90)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속, 금속 실리사이드 및 이들의 합금을 사용하여 금속 전극을 형성할 수 있다. 애노드 전극(80)과 캐소드 전극(90)은 서로 다른 금속을 사용할 수도 있다.
바람직하게, 도 6의 (c)에 도시된 D모드 FET 구조를 형성하는 단계와 쇼트키 다이오드 구조를 형성하는 단계에서, D모드 FET(100)과 쇼트키 다이오드(200) 사이에는 채널형성층, 예컨대 제2 질화물층(33)의 식각과 절연막인 유전층(40) 형성을 통한 소자간의 분리를 통하여 소자간의 간섭을 최소화한다.
또한, 도 6의 (d)를 참조하여 본 발명의 하나의 실시예를 더 살펴보면, 쇼트키 다이오드(200) 구조를 형성하는 단계에서, 제2 영역(33b) 상에 캐소드(90) 및 애노드 전극(80)을 형성한다. 그리고, D모드 FET(100)의 소스 전극(60) 및 드레인 전극(50)과 쇼트키 다이오드 구조 사이에, 쇼트키 다이오드(200)의 캐소드(90) 및 애노드 전극(80) 사이의 제2 영역(33b) 위에, 그리고 D모드 FET(100)의 소스(60) 및 드레인(50) 전극 사이의 제1 영역(33a)과 게이트 전극(70) 위에 유전층(40)을 형성한다.
바람직하게, 유전층(40)은 산화막으로 이루어질 수 있고, 하나의 실시예에 따라, SiN, SiO2, Al2O3 중의 적어도 어느 하나를 포함하여 이루어질 수 있다.
그리고, 계속하여, 질화물 반도체 소자 제조방법의 하나의 실시예를 살펴본다. 전극 연결 단계(도시되지 않음)에서는 D모드 FET(100)의 게이트 구동 전압을 높이기 위해, D모드 FET(100)의 게이트 전극(70)과 쇼트키 다이오드(200)의 애노드 전극(80)을 연결한다.
바람직하게, 하나의 예에서, 도 6의 (d)에 도시된 유전층(40) 형성 후에, D모드 FET(100)의 게이트 전극(70)과 쇼트키 다이오드(200)의 애노드 전극(80)을 연결한다.
또한, 본 제조방법의 또 하나의 실시예를 도 4 및/또는 5를 참조하여 살펴본다.
질화물 반도체 소자 제조방법의 하나의 실시예에 따르면, E모드 FET(300) 구조를 형성하는 단계 및 E모드 FET(300)과 D모드 FET(100)을 캐스코드 연결하는 단계를 더 포함한다.
E모드 FET(300) 구조를 형성하는 단계에서는, 질화물 반도체층에 소스 전극, 드레인 전극 및 게이트 전극을 형성하여 노멀리-오프 동작하는 E모드 FET 구조를 형성한다. E모드 FET 구조를 형성하는 기술은 이미 당해 분야에서 공지된 기술을 적용할 수 있고, 또한, 본 출원인이 이미 한국에 출원한 출원번호 10-2011-0038611, 10-2011-0038612, 10-2011-00386113, 10-2011-0038614, 10-2011-0038615 등에서도 언급되고 있다. 한국 특허출원 10-2011-0038611, 10-2011-0038612, 10-2011-00386113, 10-2011-0038614, 10-2011-0038615에서는 소스전극을 쇼트키 콘택시켜 형성되는 E모드 FET이 기술되어 있고, 본 발명에서의 E모드 FET 구조를 형성하는 설명에 일체로 포함된다.
E모드 FET(300)과 D모드 FET(100)을 캐스코드 연결하는 단계에서는 E모드 FET(300)의 드레인 전극과 D모드 FET(100)의 소스전극을 연결한다.
게다가, 도 5를 참조하여 본 제조방법의 또 하나의 실시예를 살펴보면, 쇼트키 다이오드(200) 구조를 형성하는 단계에서 쇼트키 다이오드 2개(201, 202)가 직렬 연결되도록 형성한다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 기판 30 : 질화물 반도체층
31 : 제1 질화물층 33 : 제2 질화물층
35 : 2DEG 채널 40 : 유전층
50 : 드레인 전극 60 : 소스 전극
70 : 게이트 전극 80 : 애노드 전극
90 : 캐소드 전극 100 : D모드 FET
200 : 쇼트키 다이오드 300 : E모드 FET

Claims (21)

  1. 기판 위에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층;
    상기 질화물 반도체층 상에 쇼트키 콘택된 게이트 전극을 구비하여 노멀리-온 동작하는 공핍모드(D-모드) HEMT 구조를 형성하는 D모드 FET; 및
    상기 질화물 반도체층 상에 쇼트키 콘택된 애노드 전극을 구비하되, 상기 애노드 전극이 상기 D모드 FET의 게이트 전극에 연결되며, 상기 D모드 FET의 게이트 구동 전압을 높이는 쇼트키 다이오드; 를 포함하여 이루어지는 질화물 반도체 소자.
  2. 청구항 1에 있어서,
    상기 D모드 FET과 상기 쇼트키 다이오드 사이에 상기 2DEG 채널이 형성되지 않는 것을 특징으로 하는 질화물 반도체 소자.
  3. 청구항 1에 있어서,
    상기 D모드 FET은 소스 전극과 드레인 전극이 상기 질화물 반도체층과 오믹 콘택된 것을 특징으로 하는 질화물 반도체 소자.
  4. 청구항 1에 있어서,
    상기 쇼트키 다이오드는 캐소드 전극이 상기 질화물 반도체층과 오믹 콘택된 것을 특징으로 하는 질화물 반도체 소자.
  5. 청구항 1에 있어서, 상기 질화물 반도체층은:
    상기 기판 상에 배치되며 질화갈륨계열 물질을 포함하는 제1 질화물층; 및
    상기 제1 질화물층 상에 이종 접합되며 상기 제1 질화물층 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층; 을 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제1 질화물층은 질화갈륨(GaN)을 포함하고,
    상기 제2 질화물층은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  7. 청구항 5에 있어서,
    상기 제2 질화물층은 상기 D모드 FET이 배치되는 제1 영역과 상기 쇼트키 다이오드가 배치되는 제2 영역을 포함하여 이루어지되, 상기 제1 영역과 제2 영역은 분리되고, 상기 제1 영역과 제2 영역 사이의 상기 제1 질화물층 표면 부근에 상기 2DEG 채널이 형성되지 않는 것을 특징으로 하는 질화물 반도체 소자.
  8. 청구항 5에 있어서,
    상기 D모드 FET은: 상기 제2 질화물층이 식각되어 노출된 상기 제1 질화물층 상에 오믹 콘택된 소스 전극과; 상기 제2 질화물층이 식각되어 노출된 상기 제1 질화물층 상에 오믹 콘택된 드레인 전극과; 상기 소스 전극과 드레인 전극 사이의 상기 제2 질화물층 상에 쇼트키 콘택된 게이트 전극; 을 포함하여 이루어지고,
    상기 소스 전극 및 드레인 전극과 상기 쇼트키 다이오드 사이를 절연시키는 유전층이 형성된 것을 특징으로 하는 질화물 반도체 소자.
  9. 청구항 8에 있어서,
    상기 소스 전극 및 드레인 전극은 각각 상기 제1 질화물층 및 상기 제2 질화물층의 일부에 걸쳐 오믹 콘택된 것을 특징으로 하는 질화물 반도체 소자.
  10. 청구항 1 내지 9 중의 어느 하나의 청구항에 있어서,
    상기 질화물 반도체층 상에 전극을 구비하여 노멀리-오프 동작하는 인헨스먼트모드(E-모드) HEMT 구조를 형성하되, 드레인 전극이 상기 D모드 FET의 소스전극에 연결되어 상기 D모드 FET과 캐스코드 연결된 E모드 FET을 더 포함하여 이루어지는 질화물 반도체 소자.
  11. 청구항 1 내지 9 중의 어느 하나의 청구항에 있어서,
    상기 쇼트키 다이오드는 2개가 직렬 연결된 것을 특징으로 하는 질화물 반도체 소자.
  12. 청구항 10에 있어서,
    상기 쇼트키 다이오드는 2개가 직렬 연결된 것을 특징으로 하는 질화물 반도체 소자.
  13. 질화물 반도체 파워 소자에 있어서,
    2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층에 전극을 구비하여 형성되되, 노멀리-온 동작하는 공핍모드(D-모드) HEMT 구조를 형성하는 D모드 FET;
    노멀리-오프 동작하는 인헨스먼트모드(E-모드) HEMT 구조를 형성하되, 드레인 전극이 상기 D모드 FET의 소스전극에 연결되어 상기 D모드 FET과 캐스코드 연결되고 소스 전극이 그라운드 연결된 E모드 FET; 및
    상기 질화물 반도체층에 쇼트키 콘택된 애노드 전극과 그라운드 연결된 캐소드 전극을 구비하되, 상기 애노드 전극이 상기 D모드 FET의 게이트 전극에 연결되며, 상기 D모드 FET의 게이트 구동 전압을 높이는 쇼트키 다이오드; 를 포함하여 이루어지는 질화물 반도체 파워 소자.
  14. 청구항 13에 있어서,
    상기 쇼트키 다이오드는 2개가 직렬 연결된 것을 특징으로 하는 질화물 반도체 파워 소자.
  15. 기판 위에 내부 2차원 전자가스(2DEG) 채널을 생성하는 질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층에 오믹 콘택되는 소스 및 드레인 전극과, 상기 질화물 반도체층 상에 쇼트키 콘택되는 게이트 전극을 형성하여 노멀리-온 동작하는 D모드 FET 구조를 형성하는 단계;
    상기 D모드 FET 구조와 분리되게, 상기 질화물 반도체층에 오믹 콘택되는 캐소드 전극과 상기 질화물 반도체층 상에 쇼트키 콘택되는 애노드 전극을 구비한 쇼트키 다이오드 구조를 형성하는 단계; 및
    상기 D모드 FET의 게이트 구동 전압을 높이기 위해, 상기 D모드 FET의 게이트 전극과 상기 쇼트키 다이오드의 애노드 전극을 연결하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법.
  16. 청구항 15에 있어서, 상기 질화물 반도체층을 형성하는 단계는:
    상기 기판 상부에 질화갈륨계열 물질을 포함하는 제1 질화물층을 에피택시얼 성장시켜 형성하는 단계; 및
    상기 제1 질화물층을 시드층으로 하여 상기 제1 질화물층보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층을 에피택시얼 성장시켜 형성하는 단계; 를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  17. 청구항 16에 있어서,
    상기 질화물 반도체층을 형성하는 단계는 상기 제2 질화물층의 일부를 식각하여 제1 영역과 제2 영역으로 분리하고 상기 제1 질화물층을 노출시키는 단계를 더 포함하고,
    상기 D모드 FET 구조를 형성하는 단계에서, 상기 노출된 상기 제1 질화물층 상에 오믹 콘택되는 상기 소스 전극과 드레인 전극을 형성하고, 상기 소스 전극과 드레인 전극 사이의 상기 제1 영역 상에 쇼트키 콘택되는 상기 게이트 전극을 형성하고,
    상기 쇼트키 다이오드 구조를 형성하는 단계에서, 상기 제2 영역 상에 상기 캐소드 및 애노드 전극을 형성하고,
    상기 소스 전극 및 드레인 전극과 상기 쇼트키 다이오드 구조 사이에, 상기 캐소드 및 애노드 전극 사이의 상기 제2 영역 위에, 그리고 상기 소스 및 드레인 전극 사이의 상기 제1 영역과 상기 게이트 전극 위에 유전층을 형성하고,
    상기 유전층 형성 후, 상기 D모드 FET의 게이트 전극과 상기 쇼트키 다이오드의 애노드 전극을 연결하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  18. 청구항 17에 있어서,
    상기 소스 전극 및 드레인 전극은 각각 상기 제1 질화물층 및 상기 제1 영역의 일부에 걸쳐 오믹 콘택되도록 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  19. 청구항 15 내지 18 중의 어느 하나의 청구항에 있어서,
    상기 질화물 반도체층에 소스 전극, 드레인 전극 및 게이트 전극을 형성하여 노멀리-오프 동작하는 E모드 FET 구조를 형성하는 단계; 및
    상기 E모드 FET의 드레인 전극과 상기 D모드 FET의 소스전극을 연결하여 상기 E모드 FET을 상기 D모드 FET과 캐스코드 연결하는 단계; 를 더 포함하여 이루어지는 질화물 반도체 소자 제조방법.
  20. 청구항 15 내지 18 중의 어느 하나의 청구항에 있어서,
    상기 쇼트키 다이오드 구조를 형성하는 단계에서 상기 쇼트키 다이오드 2개가 직렬 연결되도록 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  21. 청구항 19에 있어서,
    상기 쇼트키 다이오드 구조를 형성하는 단계에서 상기 쇼트키 다이오드 2개가 직렬 연결되도록 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
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