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KR20120100680A - Transparent conductive film for improving charge transfer in backside illiminated image sensor - Google Patents

Transparent conductive film for improving charge transfer in backside illiminated image sensor Download PDF

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KR20120100680A
KR20120100680A KR1020110079990A KR20110079990A KR20120100680A KR 20120100680 A KR20120100680 A KR 20120100680A KR 1020110079990 A KR1020110079990 A KR 1020110079990A KR 20110079990 A KR20110079990 A KR 20110079990A KR 20120100680 A KR20120100680 A KR 20120100680A
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KR
South Korea
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substrate
source
image sensor
sensor element
transparent conductive
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KR1020110079990A
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Korean (ko)
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Inventor
수잉 첸
파오퉁 첸
둔니안 야웅
옌쳉 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Publication date
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Abstract

본 개시물은 이미지 센서 디바이스와 이미지 디바이스의 형성 방법을 제공한다. 일례에서, 이미지 센서 디바이스는 정면과 후면을 갖는 기판; 기판의 정면에 배치되고 기판의 후면을 향해 투사된 방사선을 감지하도록 작동 가능한 센서 요소; 및 기판의 후면 위에 배치되고 적어도 부분적으로 센서 요소 위에 놓이는 투명 전도성층을 포함한다. 투명 전도성층은 센서 요소의 저부에 전기적으로 커플링되도록 구성된다.The present disclosure provides an image sensor device and a method of forming the image device. In one example, an image sensor device includes a substrate having a front side and a back side; A sensor element disposed at the front of the substrate and operable to sense radiation projected towards the back of the substrate; And a transparent conductive layer disposed over the back side of the substrate and at least partially overlying the sensor element. The transparent conductive layer is configured to be electrically coupled to the bottom of the sensor element.

Figure P1020110079990
Figure P1020110079990

Description

후면 조사 이미지 센서에 있어서 전하 전송을 향상시키기 위한 투명 전도성 필름{TRANSPARENT CONDUCTIVE FILM FOR IMPROVING CHARGE TRANSFER IN BACKSIDE ILLIMINATED IMAGE SENSOR}TRANSPARENT CONDUCTIVE FILM FOR IMPROVING CHARGE TRANSFER IN BACKSIDE ILLIMINATED IMAGE SENSOR}

본 발명은 개선된 이미지 센서 디바이스, 보다 구체적으로는 전하 전송을 향상시키기 위한 투명 전도성층을 갖는 이미지 센서 디바이스와 이미지 센서 디바이스의 형성 방법에 관한 것이다.The present invention relates to an improved image sensor device, more particularly to an image sensor device having a transparent conductive layer for enhancing charge transfer and to a method of forming the image sensor device.

집적 회로(IC) 기술은 계속해서 개선되고 있다. 그러한 개선은 종종, 낮은 제조비를 달성하도록 크기가 줄어든 디바이스, 높은 디바이스 집적 밀도, 높은 속도 및 양호한 성능과 관련된다. 줄어진 형상 크기로 인해 실현되는 장점과 함께, IC 디바이스에 대해 직접적인 개선이 이루어진다. 그러한 하나의 IC 디바이스는 이미지 센서 디바이스이다. 이미지 센서 디바이스는 광을 검출하고 검출된 광의 강도(휘도)를 기록하는 픽셀 어레이(또는 그리드)를 포함한다. 픽셀 어레이는 전하 - 광이 많을수록, 전하가 많음 - 를 축적함으로써 광에 반응한다. 이어서, 전하는 디지털 카메라와 같은 적절한 어플리케이션을 위해 사용 가능한 색상 및 휘도를 제공하도록 (예컨대 다른 회로에 의해) 사용될 수 있다. 통상의 타입의 픽셀 그리드는 CCD(Charge-Coupled Device: 전하 결합 소자) 이미지 센서 또는 CMOS(Complimentary Metal-Oxide-Semiconductor: 상보적 금속 산화 반도체) 이미지 센서 디바이스를 포함한다.Integrated circuit (IC) technology continues to improve. Such improvements are often associated with devices that have been reduced in size to achieve low manufacturing costs, high device integration density, high speed and good performance. Along with the benefits realized by the reduced shape size, direct improvements are made to the IC device. One such IC device is an image sensor device. The image sensor device includes a pixel array (or grid) that detects light and records the intensity (luminance) of the detected light. The pixel array reacts to light by accumulating charge—the more light, the more charge. The charge can then be used (eg by other circuitry) to provide usable color and brightness for a suitable application such as a digital camera. Typical types of pixel grids include Charge-Coupled Device (CCD) image sensors or Complementary Metal-Oxide-Semiconductor (CMOS) image sensor devices.

다른 타입의 이미지 센서 디바이스는 후면 조사(BackSide Illuminated; BSI) 이미지 센서 디바이스이다. BSI 이미지 센서 디바이스는 (BSI 이미지 센서 디바이스의 이미지 센서 회로를 지지하는) 기판의 후면을 향해 투사되는 광의 볼륨을 감지하는 데 사용된다. 픽셀 그리드는 기판의 정면에 배치되고, 기판은 이 기판의 후면을 향해 투사된 광이 픽셀 그리드에 도달할 수 있을만큼 충분히 얇다. BSI 이미지 센서 디바이스는 정면 조사(Front-Side Illuminated: FSI) 이미지 센서 디바이스에 비해 높은 충전율과 감소된 상쇄 간섭을 제공한다. 그러나, 디바이스의 규모 축소로 인해, 개선된 BSI 이미지 센서 디바이스 양자 효율을 더 향상시키기 위해 계속해서 BSI 기술에 대한 개선이 이루어지고 있다. 따라서, 기존의 BSI 이미지 센서 디바이스와 이러한 BSI 이미지 센서 디바이스의 제조 방법은 일반적으로 그 의도된 용도에 적합하기는 하지만, 디바이스의 규모 축소가 계속되기 때문에 모든 점에 있어서 전반적으로 만족스럽지는 않았다.Another type of image sensor device is a BackSide Illuminated (BSI) image sensor device. The BSI image sensor device is used to sense the volume of light projected towards the back side of the substrate (which supports the image sensor circuit of the BSI image sensor device). The pixel grid is disposed in front of the substrate, and the substrate is thin enough so that light projected towards the rear of the substrate can reach the pixel grid. The BSI image sensor device provides higher charge rate and reduced destructive interference compared to front-side illuminated (FSI) image sensor devices. However, due to the scale down of the device, improvements to the BSI technology continue to be made to further improve the improved BSI image sensor device quantum efficiency. Thus, existing BSI image sensor devices and methods of manufacturing such BSI image sensor devices are generally suitable for their intended use, but are not generally satisfactory in all respects as the scale of the device continues.

본 발명은 디바이스의 규모 축소에 맞춰 개선된 이미지 센서 디바이스 및 이미지 센서 디바이스를 형성하는 방법을 제공하는 것을 목적으로 한다.It is an object of the present invention to provide an improved image sensor device and method for forming an image sensor device in accordance with the scale-down of the device.

본 발명의 목적을 달성하기 위해, In order to achieve the object of the present invention,

본 개시물은 다수의 상이한 실시예를 제공한다. 예컨대, 이미지 센서 디바이스는 정면과 후면을 갖는 기판; 기판의 정면에 배치되고 기판의 후면을 향해 투사된 방사선을 감지하도록 작동 가능한 센서 요소; 및 기판의 후면 위에 배치되고 적어도 부분적으로 센서 요소 위에 놓이는 투명 전도성층을 포함한다. 투명 전도성층은 센서 요소의 저부에 전기적으로 커플링되도록 구성된다. 예컨대, 투명 전도성층은 ITO 및/또는 IGZO 재료를 포함한다. 유전체층은 기판의 후면과 투명 전도성층 사이에 배치될 수 있다. 센서 요소는 기판에 배치되는 제1 도펀트 타입의 감광 영역과, 기판의 정면에 배치되고 감광 영역에 이웃한 제2 도펀트 타입의 고정층을 포함할 수 있다. 제1 도펀트 타입은 제2 도펀트 타입과는 반대이다. 일례에서, 센서 요소에는 감광 영역에 이웃하고 기판의 후면에 배치되는 제2 도펀트 타입의 다른 고정층이 없다. This disclosure provides a number of different embodiments. For example, an image sensor device may include a substrate having a front side and a rear side; A sensor element disposed at the front of the substrate and operable to sense radiation projected towards the back of the substrate; And a transparent conductive layer disposed over the back side of the substrate and at least partially overlying the sensor element. The transparent conductive layer is configured to be electrically coupled to the bottom of the sensor element. For example, the transparent conductive layer comprises ITO and / or IGZO material. The dielectric layer may be disposed between the backside of the substrate and the transparent conductive layer. The sensor element may comprise a photosensitive region of a first dopant type disposed on a substrate and a pinned layer of a second dopant type disposed in front of the substrate and adjacent to the photosensitive region. The first dopant type is opposite to the second dopant type. In one example, the sensor element is free of another pinned layer of the second dopant type adjacent to the photosensitive region and disposed on the backside of the substrate.

이미지 센서 디바이스는 기판의 정면 위에 배치되고 기판의 제1 소스/드레인 영역과 센서 요소 사이에 삽입되는 전송 게이트를 갖는 전송 트랜지스터; 및 기판의 정면 위에 배치되고 기판의 제2 소스/드레인 영역과 기판의 제2 소스/드레인 영역 사이에 삽입되는 리셋 게이트를 갖는 리셋 트랜지스터를 더 포함할 수 있다. 이미지 센서 디바이스는 소스-폴로워 게이트, 제1 소스-폴로워 소스/드레인 영역 및 제2 소스-폴로워 소스/드레인 영역을 갖는 소스-폴로워 트랜지스터로서, 소스-폴로워 게이트는 제1 소스/드레인 영역과 커플링되고, 제1 소스-폴로워 소스/드레인 영역은 제2 소스/드레인 영역과 커플링되는 것인 소스-폴로워 트랜지스터; 및 제2 소스-폴로워 소스/드레인 영역과 커플링되는 셀렉트 소스/드레인 영역을 갖는 셀렉트 트랜지스터를 더 포함할 수 있다. 이미지 센서 디바이스는 투명 전도성층 위에 배치되는 색상 필터; 및 색상 필터 위에 배치되는 렌즈를 더 포함할 수 있으며, 색상 필터와 렌즈는 센서 요소의 감광 영역과 정렬된다.The image sensor device comprises: a transfer transistor having a transfer gate disposed over the front of the substrate and inserted between the sensor element and the first source / drain region of the substrate; And a reset transistor disposed over the front side of the substrate and having a reset gate inserted between the second source / drain region of the substrate and the second source / drain region of the substrate. The image sensor device is a source-follower transistor having a source-follower gate, a first source-follower source / drain region, and a second source-follower source / drain region, wherein the source-follower gate is a first source / A source-follower transistor coupled with a drain region, wherein the first source-follower source / drain region is coupled with a second source / drain region; And a select transistor having a select source / drain region coupled with the second source-follower source / drain region. The image sensor device includes a color filter disposed over the transparent conductive layer; And a lens disposed over the color filter, the color filter and the lens being aligned with the photosensitive area of the sensor element.

다른 예에서, 이미지 센서 디바이스는 정면과 후면을 갖는 기판; 기판의 정면에 배치되는 복수 개의 픽셀을 포함하고, 기판의 후면을 향해 투사된 방사선을 감지하도록 작동 가능한 픽셀 어레이; 및 기판의 후면 위에 배치되고 픽셀 어레이와 용량식으로 커플링되는 투명 전도성층을 포함한다. 일례에서, 복수 개의 픽셀은 로우 및 컬럼으로 배치되며, 이에 따라 픽셀 어레이를 형성하고, 투명 전도성층은 픽셀 어레이 위에 배치된다. 다른 예, 복수 개의 픽셀은 로우 및 컬럼으로 배치되며, 이에 따라 픽셀 어레이를 형성하고, 투명 전도성층은 픽셀 어레이의 각각의 로우 위에 배치된다. In another example, an image sensor device includes a substrate having a front side and a back side; A pixel array comprising a plurality of pixels disposed in front of the substrate, the pixel array operable to sense radiation projected toward the back side of the substrate; And a transparent conductive layer disposed over the backside of the substrate and capacitively coupled with the pixel array. In one example, the plurality of pixels is arranged in rows and columns, thereby forming a pixel array, and the transparent conductive layer is disposed over the pixel array. In another example, a plurality of pixels are arranged in rows and columns, thereby forming a pixel array, and a transparent conductive layer is disposed over each row of the pixel array.

각각의 픽셀은 광다이오드와 전송 트랜지스터를 포함할 수 있으며, 광다이오드는 방사선을 검출하고 방사선 검출에 반응하여 신호 전하를 축적하도록 구성되고, 전송 트랜지스터는 광다이오드에 축적된 신호 전하를 이동시키도록 구성된다. 각각의 픽셀은 리셋 트랜지스터, 소스-폴로워 트랜지스터 및 셀렉트 트랜지스터를 더 포함할 수 있다. 투명 전도성층은 ITO 및 IGZO 중 어느 하나를 포함할 수 있다. 이미지 센서 디바이스는 기판의 후면과 투명 전도성층 사이에 배치되는 유전체층을 포함할 수 있다.Each pixel may comprise a photodiode and a transfer transistor, where the photodiode is configured to detect radiation and accumulate signal charge in response to the radiation detection, and the transfer transistor is configured to move the signal charge accumulated in the photodiode. do. Each pixel may further include a reset transistor, a source-follower transistor, and a select transistor. The transparent conductive layer may include any one of ITO and IGZO. The image sensor device may include a dielectric layer disposed between the backside of the substrate and the transparent conductive layer.

또 다른 예에서는, 정면과 후면을 갖는 기판을 제공하는 것; 기판의 정면에 감광 영역을 형성하는 것; 및 투명 전도성층이 센서 요소의 저부에 용량식으로 커플링되도록 기판의 후면 위에서 적어도 부분적으로 센서 요소 위에 놓이도록 투명 전도성층을 형성하는 것을 포함하는 방법이 제공된다. 투명 전도성층은 ITO 및/또는 IGZO를 포함할 수 있다. 상기 방법은 기판의 정면 위에, 기판에 있는 감광 영역과 부동 확산 영역 사이에 삽입되는 전송 게이트를 형성하는 것을 더 포함한다.In another example, providing a substrate having a front side and a back side; Forming a photosensitive region in front of the substrate; And forming a transparent conductive layer such that the transparent conductive layer overlies the sensor element at least partially over the back side of the substrate such that the transparent conductive layer is capacitively coupled to the bottom of the sensor element. The transparent conductive layer may comprise ITO and / or IGZO. The method further includes forming a transfer gate on the front side of the substrate, which is inserted between the photosensitive region and the floating diffusion region in the substrate.

본 발명에 따르면, 디바이스의 규모 축소에 맞춰 개선된 이미지 센서 디바이스 및 이미지 센서 디바이스를 형성하는 방법이 제공된다.According to the present invention, there is provided an image sensor device and a method for forming an image sensor device that are improved for scale-down of a device.

본 개시물은 첨부 도면을 참고하여 아래의 상세한 설명을 읽을 때 가장 잘 이해된다. 업계에서의 일반적인 실무에 따르면, 다양한 피쳐(feature)들은 축척에 맞게 도시되지 않으며 단지 예시를 목적으로 사용된다는 점이 강조된다. 사실상, 다양한 피쳐들의 치수는 명확한 설명을 위해 임의로 증대되거나 감소될 수 있다.
도 1은 본 개시물의 다양한 양태에 따른 이미지 센서 디바이스의 평면도.
도 2는 본 개시물의 다양한 양태에 따른 센서 요소를 포함하는 집적 회로 디바이스의 개략적인 측단면도.
도 3은 본 개시물의 다양한 양태에 따른 센서 요소를 포함하는 다른 집적 회로 디바이스의 개략적인 측단면도.
도 4a 내지 도 4c 및 도 5a 내지 도 5c는 다양한 작동 상태의, 본 개시물의 다양한 양태에 따른 집적 회로 디바이스의 센서 요소를 예시한 도면.
도 6 및 도 7은 본 개시물의 다양한 양태에 따른 도 3의 직접 회로 디바이스의 평면도.The present disclosure is best understood when reading the following detailed description with reference to the accompanying drawings. According to general practice in the industry, it is emphasized that various features are not drawn to scale and are used for illustrative purposes only. In fact, the dimensions of the various features may be arbitrarily increased or reduced for clarity.
1 is a top view of an image sensor device in accordance with various aspects of the present disclosure.
2 is a schematic side cross-sectional view of an integrated circuit device including a sensor element in accordance with various aspects of the present disclosure.
3 is a schematic side cross-sectional view of another integrated circuit device including a sensor element in accordance with various aspects of the present disclosure.
4A-4C and 5A-5C illustrate sensor elements of an integrated circuit device in accordance with various aspects of the present disclosure, in various operating states.
6 and 7 are plan views of the integrated circuit device of FIG. 3 in accordance with various aspects of the present disclosure.

아래의 개시물은 본 발명의 상이한 특징을 구현하기 위한 다수의 상이한 실시예 또는 예를 제시한다. 구성 요소 및 구성의 특정예는 본 개시물을 간단히 하기 위해 아래에서 설명된다. 이들은 단지 예일뿐, 제한의 의도는 없음은 물론이다. 예컨대, 후속하는 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐를 형성하는 것은, 제1 피쳐와 제2 피쳐가 직접 접촉하도록 형성되는 실시예를 포함할 수 있고, 또한 추가의 피쳐가 제1 피쳐와 제2 피쳐 사이에 형성될 수 있고, 이에 따라 제1 피쳐와 제2 피쳐가 직접 접촉할 수 없는 실시예를 포함할 수도 있다. 추가로, 본 개시물은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명확성을 목적으로 하는 것이며, 그 자체가 설명되는 다양한 실시예들 및/또는 구성들 사이의 관계를 나타내는 것은 아니다. The following disclosure presents a number of different embodiments or examples for implementing the different features of the invention. Specific examples of components and arrangements are described below to simplify the present disclosure. These are only examples, of course, without limitation. For example, forming the first feature on or on the second feature in the following description may include embodiments in which the first feature and the second feature are formed in direct contact, and further features may be It may include embodiments that may be formed between the first feature and the second feature, such that the first feature and the second feature may not be in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for the purpose of simplicity and clarity and does not in itself dictate a relationship between the various embodiments and / or configurations described.

또한, "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 각각 본 명세서에서는 도면에 예시된 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 상이한 방위를 포함하는 것으로 의도된다. 예컨대, 도면에서 디바이스가 뒤집어지면, 다른 요소 또는 피쳐 "하부" 또는 "아래"에 있는 것으로 설명된 요소는 다른 요소 또는 피쳐의 "위"에 배향된다. 이에 따라, 예시적인 용어 "아래"는 위와 아래의 방위 모두를 포함할 수 있다. 장치는 이와 달리 배향될 수도 있으며(90도로 회전되거나 다른 방위일 수 있으며), 본 명세서에서 사용되는 공간적으로 상대적인 기술어도 그에 맞춰 대응하게 해석될 수 있다.Also, spatially relative terms such as "bottom", "bottom", "top", "top", and the like, each refer to another element (s) or feature (s) of one element or feature illustrated in the drawings. Can be used to describe a relationship. The spatially relative terms are intended to include the orientation depicted in the figures as well as the different orientations of the device in use or operation. For example, when the device is flipped in the figure, an element described as being under or under another element or feature is oriented above the other element or feature. As such, the exemplary term "below" may encompass both an orientation of above and below. The apparatus may alternatively be oriented (rotated 90 degrees or at other orientations) and the spatially relative descriptors used herein may also be interpreted accordingly.

도 1은 본 개시물의 다양한 양태에 따른 이미지 센서 디바이스(100)의 평면도이다. 도시된 실시예에서, 이미지 센서 디바이스는 후면 조사(BSI) 이미지 센서 디바이스이다. 이미지 센서 디바이스(100)는 픽셀(110) 어레이(110)를 포함한다. 각각의 픽셀(110)은 컬럼(예컨대, C1 내지 Cx) 및 로우(예컨대, R1 내지 Ry)로 배치된다. "픽셀"이라는 용어는 전자기 방사선을 전기 신호로 변환하기 위한 피쳐(예컨대, 다양한 반도체 디바이스를 포함할 수 있는 광 검출기 및 다양한 횔)를 포함하는 단위셀을 일컫는다. 픽셀(110)은 광다이오드, CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서, CCD(Charged Coupling Device) 센서, 능동 센서, 수동 센서 및/또는 다른 센서를 포함할 수 있다. 이와 같이, 픽셀(110)은 종래의 이미지 감지 디바이스 및/또는 향후 개발될 이미지 감지 디바이스를 포함할 수 있다. 픽셀(110)은 다양한 센서 타입을 갖도록 설계될 수 있다. 예컨대, 하나의 픽셀(110) 그룹은 COMS 이미지 센서일 수 있고, 다른 픽셀(110) 그룹은 수동 센서일 수 있다. 더욱이, 픽셀(110)은 이미지 센서 및/또는 단파 이미지 센서(monochromatic image sensor)를 포함할 수 있다. 일례에서, 각각의 픽셀(110)은 CMOS 이미징 픽셀과 같은 활성 픽셀 센서이다. 도시된 실시예에서, 각각의 픽셀(110)은 광(방사선)의 강도 또는 휘도를 기록하기 위한, 포토게이트형 광검출기와 같은 광검출기를 포함할 수 있다. 각각의 픽셀(110)은 또한, 전송 트랜지스터, 리셋 트랜지스터, 소스-폴로어 트랜지스터(source-follower transistor), 셀렉트 트랜지스터, 다른 적합한 트랜지스터 또는 이들의 조합을 포함하는 다양한 트랜지스터와 같은 다양한 반도체 디바이스를 포함할 수 있다. 픽셀(110)에 대한 작동 환경을 제공하고 픽셀(110)과의 외부 통신을 지원하기 위해, 추가의 회로, 입력부 및/또는 출력부가 픽셀 어레이에 커플링될 수 있다. 예컨대, 픽셀 어레이는 판독 회로 및/또는 제어 회로와 커플링될 수 있다. 간략화를 위해, 본 개시물에서는 단일 픽셀을 포함하는 이미지 센서 디바이스가 설명되디만, 통상적으로 그러한 픽셀의 어레이가 도 1에 예시된 이미지 센서 디바이스(100)를 형성할 수 있다. 1 is a top view of an image sensor device 100 in accordance with various aspects of the present disclosure. In the embodiment shown, the image sensor device is a back side illuminated (BSI) image sensor device. Image sensor device 100 includes an array 110 of pixels 110. Each pixel 110 is arranged in columns (eg, C1 through Cx) and rows (eg, R1 through Ry). The term "pixel" refers to a unit cell that includes features for converting electromagnetic radiation into electrical signals (eg, photo detectors that may include various semiconductor devices and various cells). The pixel 110 may include a photodiode, a complementary metal-oxide-semiconductor (CMOS) image sensor, a charged coupling device (CCD) sensor, an active sensor, a passive sensor, and / or another sensor. As such, pixel 110 may include a conventional image sensing device and / or an image sensing device to be developed in the future. The pixel 110 may be designed to have various sensor types. For example, one group of pixels 110 may be a COMS image sensor and another group of pixels 110 may be a passive sensor. Furthermore, pixel 110 may include an image sensor and / or a monochromatic image sensor. In one example, each pixel 110 is an active pixel sensor, such as a CMOS imaging pixel. In the illustrated embodiment, each pixel 110 may include a photodetector, such as a photogate photodetector, for recording the intensity or luminance of light (radiation). Each pixel 110 may also include various semiconductor devices, such as various transistors, including transfer transistors, reset transistors, source-follower transistors, select transistors, other suitable transistors, or combinations thereof. Can be. Additional circuitry, inputs and / or outputs may be coupled to the pixel array to provide an operating environment for the pixel 110 and to support external communication with the pixel 110. For example, the pixel array can be coupled with readout circuitry and / or control circuitry. For simplicity, an image sensor device is described in this disclosure that includes a single pixel, but typically such an array of pixels may form the image sensor device 100 illustrated in FIG. 1.

도 2는 본 개시물의 다양한 양태에 따른 센서 요소를 포함하는 집적 회로 디바이스의 개략적인 측단면도이다. 도시된 실시예에서, 집적 회로 디바이스(200)는는 후면 조사(BSI) 이미지 센서 디바이스를 포함한다. 집적 회로 디바이스(200)는 직접 회로(IC) 칩, SoC(System on Chip) 또는 레지스터, 커패시터, 유도자, 다이오드, MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor), CMOS 트랜지스터, BJT(Bipolar Junction Transistor), LDMOS 트랜지스터(laterally diffused MOS transistor), 고전력 MOS 트랜지스터, 핀형 전계 효과 트랜지스터(FinFET), 다른 적절한 구성 요소 또는 이들의 조합을 포함하는 칩의 일부분을 포함할 수 있다. 도 2는 본 개시물에 관한 본 발명의 개념을 보다 잘 이해하기 위해, 명확성을 기하도록 단순화되었다. 집적 회로(200)에는 추가의 피쳐가 추가될 수 있으며, 아래에서 설명되는 피쳐들 중 일부는 집적 회로(200)의 다른 실시예를 위해 교환 또는 제거될 수 있다. 2 is a schematic side cross-sectional view of an integrated circuit device including a sensor element in accordance with various aspects of the present disclosure. In the illustrated embodiment, the integrated circuit device 200 includes a backside illuminated (BSI) image sensor device. Integrated circuit device 200 includes an integrated circuit (IC) chip, a System on Chip (SoC) or resistor, capacitor, inductor, diode, metal-oxide-semiconductor field effect transistor (MOSP), CMOS transistor, and bipolar junction transistor (BJT). And a portion of a chip including a laterally diffused MOS transistor, a high power MOS transistor, a fin field effect transistor (FinFET), other suitable components, or a combination thereof. 2 has been simplified for clarity in order to better understand the concept of the present invention with respect to the present disclosure. Additional features may be added to the integrated circuit 200, and some of the features described below may be exchanged or removed for other embodiments of the integrated circuit 200.

직접 회로 디바이스(200)는 정면(204)과 후면(206)을 갖는 기판(202)을 포함한다. 도시된 실시예에서, 기판(202)은 실리콘을 포함하는 반도체 기판이다. 대안으로서 또는 추가로, 기판(202)은 게르마늄 및/또는 다이아몬드와 같은 다른 원소 반도체; 탄화규소, 갈륨비소, 인화갈륨, 인화인듐, 인듐비소 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함한다. 기판(202)은 SOI(Semiconductor On Insulator)일 수 있다. 기판(202)은, 도핑된 에피층, 경사진 반도체층 및/또는 실리콘 게르마늄층 상의 실리콘층과 같은 다른 타입의 다른 반도체층에 적층되는 반도체층을 포함한다. Integrated circuit device 200 includes a substrate 202 having a front side 204 and a back side 206. In the illustrated embodiment, the substrate 202 is a semiconductor substrate comprising silicon. Alternatively or in addition, the substrate 202 may comprise other elemental semiconductors such as germanium and / or diamond; Compound semiconductors including silicon carbide, gallium arsenide, gallium phosphide, indium phosphide, indium arsenide and / or indium antimonide; Alloy semiconductors including SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and / or GaInAsP; Or combinations thereof. The substrate 202 may be a semiconductor on insulator (SOI). The substrate 202 includes a semiconductor layer laminated to another type of semiconductor layer, such as a doped epi layer, an inclined semiconductor layer, and / or a silicon layer on the silicon germanium layer.

기판은 집적 회로 디바이스(200)의 설계 요건에 따라 p-타입 또는 n-타입 기판일 수 있다. 도시된 실시예에서, 반도체 기판(202)은 p-타입 기판이다. 기판(202)을 도핑하는 p-타입 도펀트는 붕소, 갈륨, 인듐, 다른 적절한 p-타입 도펀트 또는 이들의 조합을 포함한다. 도시된 집적 회로 디바이스(200)는 p-타입 도핑된 기판을 포함할 수 있기 때문에, 아래에서 설명되는 도핑 구조는 p-타입 도핑된 기판으로 일관되게 읽어야만 한다. 집적 회로 디바이스(200)는 대안으로서 n-타입 도핑된 기판을 포함할 수 있으며, 이 경우, 아래에서 설명되는 도핑 구조는 n-타입 도핑된 기판으로 (예컨대 반대되는 전도성을 갖는 도핑 구조로) 일관되게 읽어야만 한다 기판(202)을 도핑하는 n-타입 도펀트는 인, 비소, 다른 적절한 n-타입 도펀트 또는 이들의 조합을 포함한다. p-타입 기판(202)은 다양한 p-타입 도핑된 영역 및/또는 n-타입 도핑된 영역을 포함할 수 있다. 도핑은 이온 주입 또는 다양한 단계 및 기법을 통한 확산과 같은 공정을 사용하여 실시될 수 있다. The substrate may be a p-type or n-type substrate depending on the design requirements of the integrated circuit device 200. In the illustrated embodiment, the semiconductor substrate 202 is a p-type substrate. P-type dopants doping the substrate 202 include boron, gallium, indium, other suitable p-type dopants, or combinations thereof. Since the integrated circuit device 200 shown may comprise a p-type doped substrate, the doping structure described below should be read consistently as a p-type doped substrate. Integrated circuit device 200 may alternatively comprise an n-type doped substrate, in which case the doping structure described below is consistent with the n-type doped substrate (eg, with a doping structure having opposite conductivity). N-type dopants doping the substrate 202 include phosphorous, arsenic, other suitable n-type dopants, or combinations thereof. The p-type substrate 202 may include various p-type doped regions and / or n-type doped regions. Doping may be carried out using processes such as ion implantation or diffusion through various steps and techniques.

기판(202)은 기판(202) 상에 또는 기판 내에 형성된 다양한 영역들 및/또는 디바이스들을 분리(또는 절연)시키기 위해, LOCOS(Local Oxidation of Silicon) 및/또는 STI(Shallow Trench Isolation)과 같은 절연 피쳐(208)를 포함한다. 예컨대, 절연 피쳐(208)는 센서 요소(210)를 인접한 센서 요소로부터 절연시킨다. 도시된 실시예에서, 절연 피쳐(208)는 STI이다. 절연 피쳐(208)는 산화규소, 질화규소, 산질화규소, 다른 적절한 재료 또는 이들의 조합을 포함한다. 절연 피쳐(208)는 임의의 적절한 공정에 의해 형성된다. 예컨대, STI를 형성하는 것은, 포토리소그래피 공정, (예컨대, 건식 에칭 및/또는 습식 에칭을 사용함으로써) 기판에 트렌치를 에칭하는 것, 및 (예컨대, 화학적 기상 증착 공정을 사용함으로써) 유전체 재료로 트렌치를 충전하는 것을 포함한다. 충전된 트렌치는, 질화규소 또는 산화규소로 충전된 열산화 라이너층과 같은 다층 구조를 가질 수 있다. Substrate 202 is insulated, such as Local Oxidation of Silicon (LOCOS) and / or Shallow Trench Isolation (STI), to isolate (or insulate) various regions and / or devices formed on or within substrate 202. Feature 208. For example, insulating feature 208 insulates sensor element 210 from adjacent sensor elements. In the embodiment shown, insulating feature 208 is an STI. Insulation feature 208 includes silicon oxide, silicon nitride, silicon oxynitride, another suitable material, or a combination thereof. The insulating feature 208 is formed by any suitable process. For example, forming an STI may include photolithography processes, such as etching trenches in a substrate (eg, using dry etching and / or wet etching), and trenches with dielectric material (eg, using chemical vapor deposition processes). It includes charging. The filled trench may have a multilayer structure such as a thermal oxidation liner layer filled with silicon nitride or silicon oxide.

앞서 언급한 바와 같이, 집적 회로 디바이스(200)는 센서 요소(또는 센서 픽셀)(210)를 포함한다. 센서 요소(210)는 기판(202)의 후면(206)을 향해 지향되는 입사 방사선(광)(212)과 같은 방사선의 강도(휘도)를 검출한다. 도시된 실시예에서, 입사 방사선(212)은 가시광이다. 대안으로서, 방사선(212)은 적외선(IR), 자외선(UV), X선, 마이크로파, 다른 적절한 방사선 타입 또는 이들의 조합일 수 있다. 센서 요소(210)는 적색, 녹색 또는 청색 광 파장과 같은 특정 광 파장에 상응하도로 구성될 수 있다. 즉, 센서 요소(210)는 특정 광 파장의 강도(휘도)를 검출하도록 구성될 수 있다. 도시된 실시예에서, 센서 요소(210)는 픽셀이며, 이 픽셀은 도 1에 예시된 픽셀 어레이와 같은 픽셀 어레이일 수 있다. As mentioned above, the integrated circuit device 200 includes a sensor element (or sensor pixel) 210. The sensor element 210 detects the intensity (luminance) of radiation, such as incident radiation (light) 212, which is directed towards the backside 206 of the substrate 202. In the embodiment shown, incident radiation 212 is visible light. Alternatively, the radiation 212 can be infrared (IR), ultraviolet (UV), X-ray, microwave, other suitable radiation type, or a combination thereof. Sensor element 210 may be configured to correspond to a particular light wavelength, such as a red, green or blue light wavelength. That is, the sensor element 210 can be configured to detect the intensity (luminance) of a particular light wavelength. In the illustrated embodiment, the sensor element 210 is a pixel, which may be a pixel array such as the pixel array illustrated in FIG. 1.

도시된 실시예에서, 센서 요소(210)는 감광 영역(또는 광 감지 영역)(214), 고정층(216) 및 고정층(218)을 포함하는 광다이오드와 같은 광검출기를 포함한다. 감광 영역(또는 광 감지 영역)(214)은 기판(202)에, 구체적으로 기판(202)의 정면(204)을 따라 형성된 n-타입 도펀트 및/또는 p-타입 도펀트를 갖는 도핑된 영역이다. 도시된 실시예에서, 감광 영역(214)은 n-타입 도핑된 영역이다. 감광 영역(214)은 확산 및/또는 이온 주입과 같은 방법에 의해 형성될 수 있다. 고정층(216, 218)은 기판(202) 내에 배치되고, 이에 따라 감광 영역(214)은 고정층(216)과 고정층(218) 사이에 배치된다. 고정층(216)은 기판(202)의 정면(204)에 배치되고, 고정층(218)은 기판(202)의 후면(206)에 배치된다. 고정층(216, 218)은 도핑된 층이다. 예컨대 도시된 실시예에서, 고정층(216, 218)은 p-타입 주입층이다. 센서 요소(210)는, 전송 게이트(220)와 관련된 전송 트랜지스터, 리셋 게이트(222)와 관련된 리셋 트랜지스터, 소스-폴로워 트랜지스터(도시하지 않음), 셀렉트 트랜지스터(도시하지 않음), 다른 적절한 트랜지스터 또는 이들의 조합과 같은 다양한 트랜지스터를 더 포함한다. 감광 영역(214)과 다양한 트랜지스터(총괄하여 픽셀 회로로 칭할 수 있음)는 센서 요소(210)가 특정 광 파장의 강도를 검출하도록 한다. 센서 요소(210)에 대한 작동 환경을 제공하고 및/또는 센서 요소(210)와의 통신을 지원하도록, 추가의 회로, 입력부 및/또는 출력부가 센서 요소(210)에 마련될 수 있다.In the illustrated embodiment, the sensor element 210 includes a photodetector, such as a photodiode comprising a photosensitive region (or photosensitive region) 214, a pinned layer 216 and a pinned layer 218. The photosensitive region (or light sensing region) 214 is a doped region having an n-type dopant and / or a p-type dopant formed in the substrate 202, specifically along the front surface 204 of the substrate 202. In the illustrated embodiment, the photosensitive region 214 is an n-type doped region. Photosensitive region 214 may be formed by methods such as diffusion and / or ion implantation. The pinned layers 216 and 218 are disposed in the substrate 202, so that the photosensitive region 214 is disposed between the pinned layer 216 and the fixed layer 218. The pinned layer 216 is disposed on the front surface 204 of the substrate 202, and the pinned layer 218 is disposed on the back surface 206 of the substrate 202. The pinned layers 216 and 218 are doped layers. For example, in the illustrated embodiment, the pinned layers 216 and 218 are p-type injection layers. The sensor element 210 may include a transfer transistor associated with the transfer gate 220, a reset transistor associated with the reset gate 222, a source-follower transistor (not shown), a select transistor (not shown), another suitable transistor, or It further includes various transistors such as combinations thereof. Photosensitive region 214 and various transistors (collectively referred to as pixel circuits) allow sensor element 210 to detect the intensity of a particular light wavelength. Additional circuitry, inputs and / or outputs may be provided in the sensor element 210 to provide an operating environment for the sensor element 210 and / or to support communication with the sensor element 210.

전송 게이트(220)와 리셋 게이트(222)는 기판(202)의 정면(204) 위에 배치된다. 전송 게이트(220)는 기판(202)의 소스/드레인 영역(224)과 감광 영역(214) 사이에 삽입되고, 이에 따라 소스/드레인 영역(224)과 감광 영역(214) 사이에 채널이 형성된다. 리셋 게이트(222)는 기판(202)의 소스/드레인 영역(224)들 사이에 삽입되고, 이에 따라 2개의 소스/드레인 영역(224)들 사이에 채널이 형성된다. 도시된 실시예에서, 소스/드레인 영역(224)은 N+ 소스/드레인 확산 영역이다. 소스/드레인 영역(224)은 부동 확산 영역이라고 칭할 수 있다. The transfer gate 220 and the reset gate 222 are disposed over the front surface 204 of the substrate 202. The transfer gate 220 is inserted between the source / drain region 224 and the photosensitive region 214 of the substrate 202, thereby forming a channel between the source / drain region 224 and the photosensitive region 214. . The reset gate 222 is inserted between the source / drain regions 224 of the substrate 202, thereby forming a channel between the two source / drain regions 224. In the illustrated embodiment, the source / drain regions 224 are N + source / drain diffusion regions. Source / drain regions 224 may be referred to as floating diffusion regions.

전송 게이트(220) 및 리셋 게이트(222)는 게이트 유전체층과 게이트 전극을 갖는 게이트 스택을 포함할 수 있다. 게이트 유전체층은, 산화규소, 고유전상수 유전체 재료, 다른 적절한 유전체 재료 또는 이들의 조합과 같은 유전체 재료를 포함한다. 고유전상수 재료의 예로는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 다른 적절한 고유전상수 유전체 재료 또는 이들의 조합이 있다. 게이트 전극은 폴리실리콘 및/또는 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 전도성 재료 또는 이들의 조합을 포함하는 금속을 포함한다. 게이트 스택은 다수의 다른 층, 예컨대 캡핑층, 인터페이스층, 확산층, 배리어층 또는 이들의 조합을 포함할 수 있다. 전송 게이트(220)와 리셋 게이트(222)는 게이트 스택의 측벽 상에 배치되는 스페이서를 포함할 수 있다. 스페이서는, 질화규소, 산질화규소, 다른 적절한 재료 또는 이들의 조합을 포함한다. 스페이서는 질화규소층 및 산화규소층을 포함하는 다층 구조와 같은 다층 구조를 포함할 수 있다. 게이트(220, 222)는 증착, 리소그래피 패터닝 및 에칭 공정과 같은 적절한 공정에 의해 형성된다. The transfer gate 220 and the reset gate 222 may include a gate stack having a gate dielectric layer and a gate electrode. The gate dielectric layer includes a dielectric material, such as silicon oxide, high dielectric constant dielectric material, other suitable dielectric material, or a combination thereof. Examples of high dielectric constant materials include HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, zirconium oxide, aluminum oxide, hafnium dioxide-alumina (HfO 2 -Al 2 O 3 ) alloys, other suitable high dielectric constant dielectric materials or combinations thereof There is this. The gate electrode comprises polysilicon and / or Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, other conductive materials, or combinations thereof Metal. The gate stack can include a number of other layers, such as a capping layer, an interface layer, a diffusion layer, a barrier layer, or a combination thereof. The transfer gate 220 and the reset gate 222 may include spacers disposed on sidewalls of the gate stack. The spacers include silicon nitride, silicon oxynitride, other suitable materials or combinations thereof. The spacer may comprise a multilayer structure, such as a multilayer structure comprising a silicon nitride layer and a silicon oxide layer. Gates 220 and 222 are formed by suitable processes such as deposition, lithography patterning and etching processes.

집적 회로 디바이스(200)는 센서 요소(210) 위를 포함하여, 기판(202)의 정면(204) 위에 배치되는 MLI(MultiLayer Interconnect)(230)를 더 포함한다. MLI(230)은 센서 요소(220)와 같은 BIS 이미지 센서 디바이스의 다양한 구성 요소에 커플링되고, 이에 따라 BIS 이미지 센서 디바이스의 다양한 구성 요소는 조사된 광(이미징 방사선)에 적절히 응답하도록 작동 가능하다. MSI(230)는, 접점(232) 및/또는 비아(234)와 같은 수직 상호 연결부, 및/또는 라인(236)과 같은 수평 연결부일 수 있는 다양한 전도성 피쳐를 포함한다. 다양한 전도성 피쳐(232, 234, 236)들은 금속과 같은 전도성 재료를 포함할 수 있다. 일례에서는, 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 질화티타늄, 텅스텐, 폴리실리콘, 금속 실리사이드 또는 이들의 조합을 포함하는 금속이 사용될 수 있으며, 다양한 전도성 피쳐(232, 234, 236)은 알루미늄 상호 연결부라고 칭할 수 있다. 알루미늄 상호 연결부는, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 또는 이들의 조합을 포함하는 공정에 의해 형성될 수 있다. 다양한 전도성 피쳐(232, 234, 236)를 형성하는 다른 제조 기법은 수직 연결부 및 수평 연결부를 형성하도록 전도성 재료를 패터닝하는 에칭과 포토리소그래피 공정을 포함할 수 있다. 금속 실리사이드를 형성하는 열 어닐링과 같은, 또 다른 제조 공정을 실시하여 MLI(230)를 형성할 수 있다. 다층 상호 연결부에 사용되는 금속 실리사이드는, 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈 실리사이드, 티타늄 실리사이드, 플래티늄 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드 또는 이들의 조합을 포함할 수 있다. 대안으로서, 다양한 도전성 피쳐(232, 234, 236)는 구리, 구리 합금, 티타늄, 질화티타늄, 탄탈, 질화탄탈, 텅스턴, 폴리실리콘, 금속 실리사이드 또는 이들의 조합을 포함하는 구리 다층 상호 연결부일 수 있다. 구리 상호 연결부는 PVD, CVD 또는 이들의 조합을 포함하는 공정에 의해 형성될 수 있다. MLI(230)는 도시된 전도성 피쳐(232, 234, 236)의 개수, 재료, 크기 및/또는 치수에 의해 제한되지 않으며, 이에 따라 MLI(230)는 집적 회로 디바이스(200)의 설계 요건에 따라 전도성 피쳐의 임의의 개수, 재료, 크기 및/또는 치수의 전도성 피쳐를 포함할 수 있다. The integrated circuit device 200 further includes a MultiLayer Interconnect (MLI) 230 disposed over the front surface 204 of the substrate 202, including over the sensor element 210. MLI 230 is coupled to various components of the BIS image sensor device, such as sensor element 220, such that the various components of the BIS image sensor device are operable to respond appropriately to the irradiated light (imaging radiation). . MSI 230 includes various conductive features that may be vertical interconnects, such as contacts 232 and / or vias 234, and / or horizontal connections, such as line 236. Various conductive features 232, 234, 236 can include a conductive material, such as a metal. In one example, metals including aluminum, aluminum / silicon / copper alloys, titanium, titanium nitride, tungsten, polysilicon, metal silicides or combinations thereof may be used, and the various conductive features 232, 234, 236 may be aluminum interconnects. It may be called a connection part. The aluminum interconnects may be formed by processes including physical vapor deposition (PVD), chemical vapor deposition (CVD), or a combination thereof. Other fabrication techniques for forming the various conductive features 232, 234, 236 may include etching and photolithography processes to pattern the conductive material to form vertical and horizontal connections. Another manufacturing process, such as thermal annealing to form metal silicides, may be performed to form MLI 230. Metal silicides used in the multilayer interconnects may include nickel silicide, cobalt silicide, tungsten silicide, tantalum silicide, titanium silicide, platinum silicide, erbium silicide, palladium silicide or combinations thereof. Alternatively, the various conductive features 232, 234, 236 can be copper multilayer interconnects including copper, copper alloys, titanium, titanium nitride, tantalum, tantalum nitride, tungsten, polysilicon, metal silicides, or combinations thereof. have. Copper interconnects may be formed by processes that include PVD, CVD, or a combination thereof. The MLI 230 is not limited by the number, material, size, and / or dimensions of the conductive features 232, 234, 236 shown, so that the MLI 230 may depend upon the design requirements of the integrated circuit device 200. It can include any number of conductive features, materials, sizes, and / or dimensions of conductive features.

MLI(230)의 다양한 전도성 피쳐(232, 234, 236)는 층간(또는 중앙 레벨) 유전체(ILD)층(240)에 배치된다. ILD층(240)은, 이산화규소, 질화규소, 산질화규소, TEOS 산화물, PSG(PhosPhosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluorinated Silica Glass), 탄소 도핑된 이산화규소, 블랙 다이아몬드®(캘리포니아주 산타클라라에 소재하는 Applied Materials), 제로겔(Xerogel), 에어로겔(Aerogel), 비정질 불화탄소, 패럴린(Parylene), BCB(bis-BenzoCycloButenes), SiLK(미시건주 미드랜드에 소재하는 Dow Chemical), 폴리이미드, 다른 적절한 재료, 또는 이들의 조합을 포함할 수 있다. ILD층(240)은 다층 구조를 가질 수 있다. ILD층(240)은 스핀온 코팅, CVD, 스퍼터링 또는 다른 적절한 공정을 포함하는 기법에 의해 형성될 수 있다. 일례에서, MLI(230)와 ILD(240)는 이중 다마신 공정 또는 단일 다마신 공정과 같은 다마신 공정을 포함하는 집적 공정으로 형성될 수 있다. Various conductive features 232, 234, 236 of the MLI 230 are disposed in an interlayer (or center level) dielectric (ILD) layer 240. ILD layer 240 includes silicon dioxide, silicon nitride, silicon oxynitride, TEOS oxide, Phosphoholicate Glass (PSG), BoroPhosphoSilicate Glass (PSG), Fluorinated Silica Glass (FSG), carbon doped silicon dioxide, Black Diamond® (Santa, CA) Applied Materials in Clara, Xerogel, Aerogel, Amorphous Carbon Fluoride, Parylene, Bis-BenzoCycloButenes (BCB), SiLK (Dow Chemical, Midland, MI), Poly Mead, other suitable materials, or a combination thereof. The ILD layer 240 may have a multilayer structure. ILD layer 240 may be formed by techniques including spin-on coating, CVD, sputtering, or other suitable process. In one example, MLI 230 and ILD 240 may be formed in an integrated process including a damascene process, such as a dual damascene process or a single damascene process.

기판(202)의 정면(204) 위에 캐리어 웨이퍼(250)가 배치된다. 도시된 실시예에서, 캐리어 웨이퍼(250)는 MLI(230)에 결합된다. 캐리어 웨이퍼(250)는 실리콘으로 이루어진다. 대안으로서, 캐리어 웨이퍼(250)는 유리와 같은 다른 적절한 재료를 포함한다. 캐리어 웨이퍼(250)는 기판(202)의 정면(204) 상에 형성되는 다양한 피쳐[센서 요소(210) 등]들을 위한 보호부를 제공하고, 또한 기판(202)의 후면(206)을 처리하기 위한 기계적 강도 및 지지부를 제공한다. The carrier wafer 250 is disposed on the front surface 204 of the substrate 202. In the embodiment shown, carrier wafer 250 is coupled to MLI 230. The carrier wafer 250 is made of silicon. As an alternative, the carrier wafer 250 comprises other suitable material, such as glass. The carrier wafer 250 provides protection for various features (such as sensor element 210) formed on the front side 204 of the substrate 202 and also for processing the back side 206 of the substrate 202. Mechanical strength and support.

집적 회로 디바이스(200)는 기판(202)의 후면(206) 위에 배치되는 피쳐를 더 포함한다. 도시된 실시예에서, 집적 회로 디바이스(200)는 기판(202)의 후면(206) 위에 배치되는 반사 방지층(260), 색상 필터(270) 및 렌즈(275)를 포함한다. 반사 방지층(260)은 기판(202)의 후면(206)과 색상 필터(270) 사이에 배치된다. 반사 방지층(260)은 질화규소 또는 산질화규소와 같은 유전체 재료를 포함한다. Integrated circuit device 200 further includes features disposed over backside 206 of substrate 202. In the illustrated embodiment, the integrated circuit device 200 includes an antireflective layer 260, a color filter 270 and a lens 275 disposed over the backside 206 of the substrate 202. An antireflective layer 260 is disposed between the back surface 206 of the substrate 202 and the color filter 270. The antireflective layer 260 includes a dielectric material such as silicon nitride or silicon oxynitride.

기판(202)의 후면(206) 위에 배치되는 색상 필터(270)는 센서 요소(210)의 감광 영역(214)과 정렬된다. 도시된 실시예에서, 색상 필터(270)는 반사 방지층(260) 위에 배치된다. 색상 필터(270)는 예정된 파장의 광을 필터링하도록 설계된다. 예컨대, 색상 필터(270)는 적색 파장, 녹색 파장 또는 청색 파장의 가시광을 센서 요소(210)로 필터링할 수 있다. 색상 필터(270)는 임의의 적절한 재료를 포함한다. 일례에서, 색상 필터(270)는 특정 주파수 대역(예컨대, 소망하는 광의 파장)을 필터링하기 위한 염료 기반(또는 안료 기반) 폴리머를 포함한다. 대안으로서, 색상 필터(270)는 색상 안료를 갖는 수지 또는 다른 유기성 기반 재료를 포함할 수 있다. The color filter 270 disposed over the backside 206 of the substrate 202 is aligned with the photosensitive region 214 of the sensor element 210. In the illustrated embodiment, the color filter 270 is disposed over the antireflective layer 260. Color filter 270 is designed to filter light of a predetermined wavelength. For example, the color filter 270 may filter the visible light of the red wavelength, the green wavelength or the blue wavelength with the sensor element 210. Color filter 270 includes any suitable material. In one example, color filter 270 includes a dye based (or pigment based) polymer for filtering a particular frequency band (eg, the wavelength of the desired light). Alternatively, color filter 270 may comprise a resin or other organic based material having a color pigment.

기판(202)의 후면(206) 위에 배치되는 렌즈(275)도 역시 센서 요소(210)의 감광 영역(214)과 정렬된다. 도시된 실시예에서, 렌즈(275)는 색상 필터(270) 위에 배치된다. 렌즈(275)는 입사 방사선(212)을 센서 요소(210)의 감광 영역(214)에 포커싱하도록 센서 요소(210) 및 색상 필터(270)에 대해 다양한 위치 구성일 수 있다. 렌즈(275)는 적절한 재료를 포함하며, 렌즈를 위해 사용되는 재료의 굴절율 및/또는 렌즈와 센서 요소(210) 사이의 거리에 따라 다양한 형상 및 크기를 가질 수 있다. 대안으로서, 렌즈(275)가 반사 방지층(260)과 색상 필터(270) 사이에 배치되도록 색상 필터층(270)과 렌즈층(275)의 위치는 역전될 수 있다. 본 개시물은 또한 렌즈층들 사이에 색상 필터층이 배치되는 집적 회로 디바이스(200)를 고려한다. Lens 275 disposed over backside 206 of substrate 202 is also aligned with photosensitive area 214 of sensor element 210. In the illustrated embodiment, the lens 275 is disposed above the color filter 270. Lens 275 may be of various positional configurations relative to sensor element 210 and color filter 270 to focus incident radiation 212 on photosensitive area 214 of sensor element 210. Lens 275 includes a suitable material and may have a variety of shapes and sizes depending on the refractive index of the material used for the lens and / or the distance between the lens and sensor element 210. Alternatively, the position of the color filter layer 270 and the lens layer 275 may be reversed such that the lens 275 is disposed between the antireflective layer 260 and the color filter 270. This disclosure also contemplates integrated circuit device 200 in which a color filter layer is disposed between lens layers.

작동시에, 집적 회로 디바이스(200)는 기판(202)의 후면(206)을 향해 이동하는 방사선(212)을 수용하도록 구성된다. 렌즈층(275)은 입사 방사선(212)을 색상 필터(270)로 지향시킨다. 그 후, 광은 색상 필터(270)로부터 반사 방지층(260)을 통해 기판(202)과 대응하는 센서 요소(210), 구체적으로는 감광 영역(214)으로 안내된다. 광이 기판(202)의 정면 위에 놓이는 다양한 디바이스 피쳐(예컨대, 게이트, 전극) 및/또는 금속 피쳐[예컨대, MLI의 전도성 피쳐(232, 234, 236)]에 의해 방해받지 않기 때문에, 색상 필터(270)와 센서 요소(210)를 통과하는 광은 최대화될 수 있다. 광(예컨대, 적색광, 녹색광 및 청색광)의 소망하는 파장은 센서 요소(210)의 감광 영역(214)으로 안내되게 된다. 센서 요소(210)의 감광 영역(214)은 광에 노출되었을 때, 전송 게이트(220)와 관련된 전송 트랜지스터가 "오프" 상태이기만 하면 전자를 생성하고 축적(수집)한다. 전송 게이트(220)가 "온" 상태일 때, 축적된 전자(전하)는 소스 드레인 영역(부동 확산 영역)(224)으로 전송될 수 있다. 소스-폴로워 트랜지스터(도시하지 않음)는 전하를 전압 신호로 변환할 수 있다. 전하 전송 이전에, 소스/드레인 영역(224)은 리셋 게이트(223)와 관련된 리셋 트랜지스터를 온으로 전환함으로써 예정된 전압으로 설정될 수 있다. 도시된 실시예에서, 고정층(216, 218)은 기판(202)의 전위와 같은 동일한 전위를 가질 수 있고, 이에 따라 감광 영역(214)은 피닝(pinning) 전압(VPIN)으로 완전히 고갈되고, 감광 영역(214)이 완전히 고갈되었을 때 센서 요소(210)의 전위는 일정한 값, 즉 VPIN로 피닝된다. 기판(202)의 후면(206)을 따른 고정층(218)은, 감광 영역(214)이 형성되는 기판(202)의 다양한 결함을 줄이고, 이에 따라 암전류 및/또는 화이트 픽셀의 생성을 줄일 수 있다. In operation, the integrated circuit device 200 is configured to receive radiation 212 that moves toward the backside 206 of the substrate 202. Lens layer 275 directs incident radiation 212 to color filter 270. Light is then guided from the color filter 270 through the antireflective layer 260 to the sensor element 210 corresponding to the substrate 202, specifically the photosensitive region 214. Since light is not disturbed by various device features (eg, gates, electrodes) and / or metal features (eg, conductive features 232, 234, 236 of the MLI) that overlie the front of the substrate 202, the color filter ( Light passing through 270 and sensor element 210 may be maximized. The desired wavelengths of light (eg red light, green light and blue light) are directed to the photosensitive area 214 of the sensor element 210. The photosensitive region 214 of the sensor element 210 generates and accumulates (collects) electrons as long as the transfer transistor associated with the transfer gate 220 is in the " off " state when exposed to light. When the transfer gate 220 is in the "on" state, the accumulated electrons (charges) may be transferred to the source drain region (floating diffusion region) 224. A source-follower transistor (not shown) may convert the charge into a voltage signal. Prior to charge transfer, the source / drain region 224 may be set to a predetermined voltage by turning on a reset transistor associated with the reset gate 223. In the illustrated embodiment, the pinned layers 216, 218 may have the same potential as that of the substrate 202, such that the photosensitive region 214 is completely depleted with a pinning voltage (V PIN ), When the photosensitive area 214 is completely depleted the potential of the sensor element 210 is pinned to a constant value, ie V PIN . The pinned layer 218 along the back surface 206 of the substrate 202 can reduce various defects in the substrate 202 on which the photosensitive region 214 is formed, thereby reducing the dark current and / or the generation of white pixels.

도 3은 도 2의 집적 회로 디바이스(200)의 변형예인 집적 회로(300)의 개략적인 측단면도이다. 도 3의 실시예는 도 2의 실시예에 대하여 많은 점에서 유사하다. 예컨대 도시된 실시예에서, 집적 회로 디바이스(300)는 BSI 이미지 센서 디바이스를 포함한다. 따라서, 도 2 및 도 3의 유사한 피쳐들은 명확성과 간결성을 위해 동일한 도면 부호로 식별된다. 도 3은 본 개시물에 관한 본 발명의 개념을 보다 잘 이해하기 위해, 명확성을 기하도록 단순화되었다. 집적 회로(300)에는 추가의 피쳐가 추가될 수 있으며, 아래에서 설명되는 피쳐들 중 일부는 집적 회로(300)의 다른 실시예를 위해 교환 또는 제거될 수 있다.3 is a schematic side cross-sectional view of an integrated circuit 300 that is a variation of the integrated circuit device 200 of FIG. 2. The embodiment of FIG. 3 is similar in many respects to the embodiment of FIG. 2. For example, in the illustrated embodiment, the integrated circuit device 300 includes a BSI image sensor device. Thus, similar features of FIGS. 2 and 3 are identified with the same reference numerals for clarity and brevity. 3 has been simplified for clarity in order to better understand the concept of the present invention with respect to the present disclosure. Additional features may be added to the integrated circuit 300, and some of the features described below may be exchanged or removed for other embodiments of the integrated circuit 300.

도 2의 집적 회로 디바이스(200)와 대조적으로, 집적 회로 디바이스(300)에는 고정층(218)이 없으며, 집적 회로 디바이스(300)는 기판(202)의 후면(206) 위에 배치되는 투명 전도성층(280)을 더 포함한다. 도시된 실시예에서, 투명 전도성층(280)은 반사 방지(유전체)층(260)과 색상 필터(270)/렌즈(275) 사이에 배치된다. 투명 전도성층(280)은 실질적으로 투명하며 실질적으로 전도성이다. 투명 전도성층(280)의 투명도와 전도도는 가시성 스펙트렘에서의 방사선의 투과율 및 시트 저항 각각에 의해 측정될 수 있다. 예컨대, 투명 전도성층(280)은 ITO(Indium Tin Oxide) 재료를 포함한다. 다른 예에서, 투명 전도성층(280)은 IGZO(Indium Gallium Zinc Oxide) 재료를 포함한다. 투명 전도성층(280)은, 다양한 투명 전도성 재료의 조합을 포함하여, FZO(Fluorine Zinc Oxide) 재료 및/또는 AZO(Aluminum Zinc Oxide) 재료와 같은 다른 적절한 재료를 포함할 수 있다. 다른 실시예에서, 투명 전도성층은 가시성 스펙트럼에서 약 80 % 이상의 방사선의 투과율 및/또는 약 1 × 10-4 옴·센티미터 이하의 저항을 갖는다. 도시된 실시예에서, 반사 방지층(260)은 약 100 Å 내지 약 1,000 Å의 두께를 갖고, 투명 전도성층(280)은 약 100 nm 내지 약 300 nm의 두께를 갖는다. In contrast to the integrated circuit device 200 of FIG. 2, the integrated circuit device 300 does not have a pinned layer 218, and the integrated circuit device 300 has a transparent conductive layer disposed over the backside 206 of the substrate 202. 280). In the illustrated embodiment, the transparent conductive layer 280 is disposed between the antireflective (dielectric) layer 260 and the color filter 270 / lens 275. Transparent conductive layer 280 is substantially transparent and substantially conductive. The transparency and conductivity of the transparent conductive layer 280 can be measured by the transmittance of the radiation in the visibility spectrum and the sheet resistance, respectively. For example, the transparent conductive layer 280 includes indium tin oxide (ITO) material. In another example, transparent conductive layer 280 includes an indium gallium zinc oxide (IGZO) material. The transparent conductive layer 280 may include other suitable materials, such as a Fluorine Zinc Oxide (FZO) material and / or an Aluminum Zinc Oxide (AZO) material, including a combination of various transparent conductive materials. In another embodiment, the transparent conductive layer has a transmission of at least about 80% of radiation in the visible spectrum and / or a resistance of about 1 × 10 −4 ohm · cm or less. In the illustrated embodiment, the antireflective layer 260 has a thickness of about 100 GPa to about 1,000 GPa, and the transparent conductive layer 280 has a thickness of about 100 nm to about 300 nm.

투명 전도성층(280)은 센서 요소(210)에 용량식으로 커플링된다. 이에 따라, 투명 전도성층(280)은 기판(202)의 후면(206)에서, 구체적으로는 센서 요소(210)의 감광 영역(214)과 정렬된 기판(202)의 후면(206)에서 신호 전하에 대해 기본적으로 높은 전위를 제공할 수 있다. 이것은 도 2의 집적 회로 디바이스(200)에 있는 센서 요소(210)에 마련되는 기판(202)의 후면(206)에서의 고정층(218)에 대한 필요성을 제거할 수 있다. 일례에서, 투명 전도성층(280)은 센서 요소(210)와 전기적으로 커플링되도록 구성된다. 보다 구체적으로는, 투명 전도성층(280)은 감광 영역(214)의 저부[다시 말해서, 기판(202)의 후면(206)에 가장 근접한 감광 영역(214)의 부분]와 전기적으로 커플링되도록 구성된다. 전기적 커플링은 센서 요소(210)의 저부에서의 전기장을 증대시킬 수 있고, 이는 전하 전송 능력을 향상시킨다. 예컨대 도 2의 집적 회로 디바이스(200)에서는 보다 긴 파장(가시성 방사선의 범위는 약 0.4 ㎛ 내지 약 0.6 ㎛이며, 흡수 길이는 약 0.1 ㎛ 내지 약 10 ㎛임)의 양자 효율을 향상시키기 위해 보다 두꺼운 기판(202)이 사용되지만, 도 2의 집적 회로 디바이스(200)는 기판(202)(도시된 실시예에서는 실리콘 기판)에서 생성되는 전자를 전송 게이트(220)[그리고 궁극적으로는 소스/드레인 영역(224)]로 전송하기 위해 필요하 것보다 충분히 작은 전기력을 제공한다. 이와 대조적으로, 집적 회로 디바이스(300)는, 집적 회로 디바이스(200)에서 기판(202)의 후면(206)에 있는 고정층(218)을 대체할 수 있는 투명 전도성층(280)을 포함하고, 전하 전송 능력을 향상시키도록 기본적으로 높은 전위를 제공한다. Transparent conductive layer 280 is capacitively coupled to sensor element 210. Accordingly, the transparent conductive layer 280 has a signal charge at the backside 206 of the substrate 202, specifically at the backside 206 of the substrate 202 aligned with the photosensitive region 214 of the sensor element 210. It can basically provide a high potential for. This may eliminate the need for the pinned layer 218 at the back side 206 of the substrate 202 provided in the sensor element 210 in the integrated circuit device 200 of FIG. 2. In one example, the transparent conductive layer 280 is configured to be electrically coupled with the sensor element 210. More specifically, the transparent conductive layer 280 is configured to be electrically coupled with the bottom of the photosensitive region 214 (ie, the portion of the photosensitive region 214 closest to the backside 206 of the substrate 202). do. Electrical coupling can increase the electric field at the bottom of the sensor element 210, which improves charge transfer capability. For example, in the integrated circuit device 200 of FIG. 2, the thicker to improve quantum efficiency of longer wavelengths (the range of visible radiation is from about 0.4 μm to about 0.6 μm and the absorption length is from about 0.1 μm to about 10 μm). Although the substrate 202 is used, the integrated circuit device 200 of FIG. 2 can transfer electrons generated at the substrate 202 (a silicon substrate in the illustrated embodiment) to the transfer gate 220 (and ultimately the source / drain regions). (224)] to provide electrical power that is small enough to be necessary for transmission. In contrast, the integrated circuit device 300 includes a transparent conductive layer 280 that can replace the pinned layer 218 on the backside 206 of the substrate 202 in the integrated circuit device 200, and the charge It basically provides a high potential to improve the transmission capacity.

작동시에, 집적 회로 디바이스(300)의 투명 전도성층(280)은 센서 요소(210)를 위한 다양한 작동 상태를 달성하도록 접지 또는 바이어스될 수 있다. 도 4a 내지 도 4c에는, 투명 전도성층(280)이 접지된 경우의 집적 회로 디바이스(300)의 센서 요소(210)의 작동 처리 방법이 예시되어 있다 도 4a는 본 개시물의 다양한 양태에 따른 집적 회로 디바이스의 개략적인 혼합 측단면도/회로 다이어그램이다. 도 4b는 투명 전도성층(280)이 작동 중에 접지되었을 때의 적분 기간 동안[감광 영역(214)이 전하를 축적하고 있을 때]의 센서 요소(210)의 전위 다이어그램이고, 도 4c는 투명 전도성층(280)이 작동 중에 접지되었을 때 센서 요소(210)의 작동에 관한 시간 흐름도이다. In operation, the transparent conductive layer 280 of the integrated circuit device 300 may be grounded or biased to achieve various operating states for the sensor element 210. 4A-4C illustrate a method of processing the operation of the sensor element 210 of the integrated circuit device 300 when the transparent conductive layer 280 is grounded. FIG. 4A is an integrated circuit in accordance with various aspects of the present disclosure. Schematic mixed side cross-sectional / circuit diagram of the device. 4B is a potential diagram of the sensor element 210 during the integration period when the transparent conductive layer 280 is grounded in operation (when the photosensitive region 214 is accumulating charge), and FIG. 4C is a transparent conductive layer. A time flow diagram of the operation of the sensor element 210 when 280 is grounded during operation.

도 4a에서, 집적 회로 디바이스(300)는, 정면(204)이 위로 가고 후면(206)이 아래로 가도록 뒤집어졌다. 기판(202)의 다양한 피쳐들은 본 개시물의 발명의 개념을 보다 잘 이해하기 위해, 명확성을 기하도록 단순화되었다. 예컨대, 도 4a에는 MLI(230), ILD(240), 색상 필터(270) 및 렌즈(275)가 도시되어 있지 않다. 도시된 실시예에서, 집적 회로 디바이스(300)는 전송 게이트(220)와 관련된 전송 트랜지스터(TG), 리셋 게이트와 관련된 리셋 트랜지스터(RS), 소스-폴로워 트랜지스터(SF), 및 셀렉트 트랜지스터(SEL)를 포함한다. 전송 게이트(220)와 리셋 게이트(222) 사이에 배치되는 소스/드레인 영역(224)은 부동 확산(FD) 노드이다. FD 노드[리셋 트랜지스터와 전송 트랜지스터의 소스/드레인 영역(224)들 중 하나]는 소스-폴로워 트랜지스터의 게이트와 커플링되고, 리셋 트랜지스터의 다른 소스/드레인 영역(224)은 소스-폴로워 소스/드레인과 커플링된다. 다른 소스-폴로워 소스/드레인은 셀렉트 트랜지스터 소스/드레인과 커플링되고, 다른 셀렉트 트랜지스터 소스/드레인은 컬럼 출력 라인(컬럼 버스)에 커플링된다. In FIG. 4A, the integrated circuit device 300 is turned upside down with the front 204 up and the back 206 down. Various features of the substrate 202 have been simplified for clarity in order to better understand the concept of the invention of this disclosure. For example, MLI 230, ILD 240, color filter 270, and lens 275 are not shown in FIG. 4A. In the illustrated embodiment, the integrated circuit device 300 includes a transfer transistor TG associated with the transfer gate 220, a reset transistor RS associated with the reset gate, a source follower transistor SF, and a select transistor SEL. ). The source / drain region 224 disposed between the transfer gate 220 and the reset gate 222 is a floating diffusion (FD) node. The FD node (one of the source / drain regions 224 of the reset transistor and the transfer transistor) is coupled with the gate of the source-follower transistor, and the other source / drain region 224 of the reset transistor is the source-follower source. / Coupled with the drain. The other source-follower source / drain is coupled with the select transistor source / drain and the other select transistor source / drain is coupled to the column output line (column bus).

도 4a 내지 도 4c를 참고하면, 작동 중에 투명 전도성층(280)은 접지된다(GND). 리셋 트랜지스터는 파워 레일(Vdd)과 소정 전압(VFD)의 부동 확산(FD) 노드[소스/드레인 영역(224)] 사이에 커플링된다. 전송 트랜지스터가 온으로 전환되기 전에, 예컨대 도 4c에서 소정 시각(t1)전에, 리셋 트랜지스터는 FD가 리셋되도록 할 수 있다. 리셋 트랜지스터가 리셋 신호(ΦRS)를 수신했을 때, 즉 리셋 트랜지스터가 FD가 리셋되도록 하고, 전자가 FD[소스/드레인 영역(224)]로 흐르도록 하여 VFD를 VRS와 같은 예정된 전압으로 설정한다. 리셋 전압(VRS)은 Vdd일 수 있다. 전송 트랜지스터가 전송 신호(ΦTG)를 수신했을 때, 전송 트랜지스터는[도 4c에서 시간(t1)와 시간(t2) 사이에서] "온" 상태이고, 감광 영역(214)에 축적된 전화를 FD로 전송한다. FD 노드는 전하를 임시로 저장하기 위한 추가의 저장 커패시터에 커플링될 수 있다. 소스-폴로워 트래지스터는 Vdd와 선택 트랜지스터 사이에 커플링되고, 소스-폴로워 트랜지스터는 작동 중에 소스-폴로워 신호(ΦSF)를 통해 (소스-폴로워 트랜지스터에 커플링된) FD에 의해 제어될 수 있다. 셀렉트 신호(ΦSEL)가 셀렉트 트랜지스터에 인가되어, 센서 요소(210)의 출력을 컬럼 출력 라인으로 커플링할 수 있다. 전송 트랜지스터가 (도 4c에서 t2 후에) "오프" 상태로 복귀될 때, 적분 기간 동안에 센서 요소(210)는 광을 수광하고 감광 요소(214)에 광생성 전하 캐리어(전자)를 축적한다. 감광 영역(214)의 전하 커패시티는 센서 요소(210)의 최대 인가 전압인 피닝 전위(VPIN)와 일치하며, 센서 요소(210)의 전압은 VPIX로 나타낸다. 4A-4C, the transparent conductive layer 280 is grounded (GND) during operation. The reset transistor is coupled between the power rail V dd and the floating diffusion FD node (source / drain region 224) of the predetermined voltage V FD . Before the transfer transistor is turned on, for example, before the predetermined time t 1 in FIG. 4C, the reset transistor can cause the FD to be reset. When the reset transistor receives the reset signal Φ RS , that is, the reset transistor causes the FD to reset and electrons flow into the FD (source / drain region 224) to bring V FD to a predetermined voltage such as V RS . Set it. The reset voltage V RS may be V dd . When the transfer transistor receives the transfer signal Φ TG , the transfer transistor is in the " on " state (between time t 1 and time t 2 in Fig. 4c) and the telephone accumulated in the photosensitive region 214. Is sent to the FD. The FD node may be coupled to an additional storage capacitor for temporarily storing charge. The source-follower transistor is coupled between V dd and the select transistor, and the source-follower transistor is connected to FD (coupled to the source-follower transistor) via the source-follower signal Φ SF during operation. Can be controlled. Select signal (Φ SEL) is applied to the select transistor can be coupled to the output of the sensor element 210 to a column output line. When the transfer transistor returns to the "off" state (after t 2 in FIG. 4C), during the integration period, the sensor element 210 receives light and accumulates photogenerated charge carriers (electrons) in the photosensitive element 214. The charge capacity of the photosensitive region 214 coincides with the pinning potential V PIN , which is the maximum applied voltage of the sensor element 210, and the voltage of the sensor element 210 is represented by V PIX .

도 5a 내지 도 5c에는, 투명 전도성층(280)이 바이어스된 경우의 집적 회로 디바이스(300)의 센서 요소(210)의 다른 작동 처리 방법이 예시되어 있다 도 5a는 본 개시물의 다양한 양태에 따른 집적 회로 디바이스의 개략적인 혼합 측단면도/회로 다이어그램이다. 도 5b는 투명 전도성층(280)이 작동 중에 바이어스되었을 때의 적분 기간 동안[감광 영역(214)이 전하를 축적하고 있을 때]의 센서 요소(210)의 전위 다이어그램이고, 도 5c는 투명 전도성층(280)이 작동 중에 바이어스되었을 때 센서 요소(210)의 작동에 관한 시간 흐름도이다. 도 4a 내지 도 4c의 실시예는, 작동 중에 투명 전도성층(280)이 바이어스된다는 점을 제외하고는 도 5a 내지 도 5c이 실시예에 대하여 많은 면에서 유사하다. 보다 구체적으로는, 투명 전도성층(280)은 전송 트랜지스터가 "온" 상태일 때 역바이어스된다. 역바이어스된 투명 전도성층(280)은 보다 강력한 전기장과, 이에 따라 감광 영역(214)에 있는 축적된 전하에 보다 강한 전기력을 제공하며, 이에 의해 전송 트랜지스터가 온일 때 전하 전송이 향상된다.5A-5C illustrate another method of processing operation of the sensor element 210 of the integrated circuit device 300 when the transparent conductive layer 280 is biased. FIG. 5A illustrates an integration in accordance with various aspects of the present disclosure. A schematic mixed side cross-sectional view / circuit diagram of the circuit device. FIG. 5B is a potential diagram of the sensor element 210 during the integration period when the transparent conductive layer 280 is biased during operation (when the photosensitive region 214 is accumulating charge), and FIG. 5C is a transparent conductive layer. Is a time flow diagram relating to the operation of the sensor element 210 when 280 is biased during operation. The embodiments of FIGS. 4A-4C are similar in many respects to the embodiments except that the transparent conductive layer 280 is biased during operation. More specifically, the transparent conductive layer 280 is reverse biased when the transfer transistor is in the "on" state. The reverse biased transparent conductive layer 280 provides a stronger electric field and thus a stronger electric force on the accumulated charge in the photosensitive region 214, thereby improving charge transfer when the transfer transistor is on.

도 6은 본 개시물의 실시예에 따른 집적 회로 디바이스의 평면도를 제시한다. 상기 평면도에서, 집적 회로 디바이스(300)는 센서 요소(210)를 포함한다. 센서 요소(210)는, 도 1의 픽셀 어레이와 같이 각각의 센서 요소(210)가 컬럼(예컨대, C1 내지 Cx) 및 로우(예컨대, R1 내지 Ry)로 배치되는 픽셀 어레이를 형성한다. 도시된 실시예에서, 투명 전도성층(280)은 픽셀 어레이 전체를 커버하고, 투명 전도성층(280)은 접지된다. 이에 따라, 각각의 센서 요소(210)는 도 4a 내지 도 4c를 참고로 하여 설명된 센서 요소(210)와 같이 작동할 수 있다. 6 shows a top view of an integrated circuit device in accordance with an embodiment of the present disclosure. In the above plan view, the integrated circuit device 300 includes a sensor element 210. The sensor element 210 forms a pixel array in which each sensor element 210 is arranged in columns (eg, C1 to Cx) and rows (eg, R1 to Ry), such as the pixel array of FIG. 1. In the illustrated embodiment, the transparent conductive layer 280 covers the entire pixel array and the transparent conductive layer 280 is grounded. Accordingly, each sensor element 210 can operate like the sensor element 210 described with reference to FIGS. 4A-4C.

도 7은 본 개시물의 다른 실시예에 따른 집적 회로 디바이스의 평면도를 제시한다. 상기 평면도에서, 집적 회로 디바이스(300)는 센서 요소(210)를 포함한다. 센서 요소(210)는, 도 1의 픽셀 어레이와 같이 각각의 센서 요소(210)가 컬럼(예컨대, C1 내지 Cx) 및 로우(예컨대, R1 내지 Ry)로 배치되는 픽셀 어레이를 형성한다. 도시된 실시예에서, 투명 전도성층(280)은 센서 요소(210)의 각각의 로우를 커버한다. 이에 따라, 투명 전도성층(280)은 다수의 층을 포함하며, 각각의 층은 픽셀 어레이에서 센서 요소(210)의 주어진 로우 위에 배치된다. 도시된 실시예를 촉진하기 위해, 각각의 로우에 있는 투명 전도성층(280)은 주어진 시간(t)에 바이어스된다. 이에 따라, 각각의 센서 요소(210)는 도 5a 내지 도 5c를 참고로 하여 설명된 센서 요소(210)와 같이 작동할 수 있다. 7 shows a top view of an integrated circuit device according to another embodiment of the present disclosure. In the above plan view, the integrated circuit device 300 includes a sensor element 210. The sensor element 210 forms a pixel array in which each sensor element 210 is arranged in columns (eg, C1 to Cx) and rows (eg, R1 to Ry), such as the pixel array of FIG. 1. In the illustrated embodiment, the transparent conductive layer 280 covers each row of the sensor element 210. Accordingly, transparent conductive layer 280 includes a plurality of layers, each layer disposed over a given row of sensor elements 210 in a pixel array. To facilitate the illustrated embodiment, the transparent conductive layer 280 in each row is biased at a given time t. Accordingly, each sensor element 210 can operate like the sensor element 210 described with reference to FIGS. 5A-5C.

본 개시물은 다수의 상이한 실시예를 제공한다. 예컨대, 이미지 센서 디바이스는 정면과 후면을 갖는 기판; 기판의 정면에 배치되고 기판의 후면을 향해 투사된 방사선을 감지하도록 작동 가능한 센서 요소; 및 기판의 후면 위에 배치되고 적어도 부분적으로 센서 요소 위에 놓이는 투명 전도성층을 포함한다. 투명 전도성층은 센서 요소의 저부에 전기적으로 커플링되도록 구성된다. 예컨대, 투명 전도성층은 ITO 및/또는 IGZO 재료를 포함한다. 유전체층은 기판의 후면과 투명 전도성층 사이에 배치될 수 있다. 센서 요소는 기판에 배치되는 제1 도펀트 타입의 감광 영역과, 기판의 정면에 배치되고 감광 영역에 이웃한 제2 도펀트 타입의 고정층을 포함할 수 있다. 제1 도펀트 타입은 제2 도펀트 타입과는 반대이다. 일례에서, 센서 요소에는 감광 영역에 이웃하고 기판의 후면에 배치되는 제2 도펀트 타입의 다른 고정층이 없다. This disclosure provides a number of different embodiments. For example, an image sensor device may include a substrate having a front side and a rear side; A sensor element disposed at the front of the substrate and operable to sense radiation projected towards the back of the substrate; And a transparent conductive layer disposed over the back side of the substrate and at least partially overlying the sensor element. The transparent conductive layer is configured to be electrically coupled to the bottom of the sensor element. For example, the transparent conductive layer comprises ITO and / or IGZO material. The dielectric layer may be disposed between the backside of the substrate and the transparent conductive layer. The sensor element may comprise a photosensitive region of a first dopant type disposed on a substrate and a pinned layer of a second dopant type disposed in front of the substrate and adjacent to the photosensitive region. The first dopant type is opposite to the second dopant type. In one example, the sensor element is free of another pinned layer of the second dopant type adjacent to the photosensitive region and disposed on the backside of the substrate.

이미지 센서 디바이스는 기판의 정면 위에 배치되고 기판의 제1 소스/드레인 영역과 센서 요소 사이에 삽입되는 전송 게이트를 갖는 전송 트랜지스터; 및 기판의 정면 위에 배치되고 기판의 제2 소스/드레인 영역과 기판의 제2 소스/드레인 영역 사이에 삽입되는 리셋 게이트를 갖는 리셋 트랜지스터를 더 포함할 수 있다. 이미지 센서 디바이스는 소스-폴로워 게이트, 제1 소스-폴로워 소스/드레인 영역 및 제2 소스-폴로워 소스/드레인 영역을 갖는 소스-폴로워 트랜지스터로서, 소스-폴로워 게이트는 제1 소스/드레인 영역과 커플링되고, 제1 소스-폴로워 소스/드레인 영역은 제2 소스/드레인 영역과 커플링되는 것인 소스-폴로워 트랜지스터; 및 제2 소스-폴로워 소스/드레인 영역과 커플링되는 셀렉트 소스/드레인 영역을 갖는 셀렉트 트랜지스터를 더 포함할 수 있다. 이미지 센서 디바이스는 투명 전도성층 위에 배치되는 색상 필터; 및 색상 필터 위에 배치되는 렌즈를 더 포함할 수 있으며, 색상 필터와 렌즈는 센서 요소의 감광 영역과 정렬된다.The image sensor device comprises: a transfer transistor having a transfer gate disposed over the front of the substrate and inserted between the sensor element and the first source / drain region of the substrate; And a reset transistor disposed over the front side of the substrate and having a reset gate inserted between the second source / drain region of the substrate and the second source / drain region of the substrate. The image sensor device is a source-follower transistor having a source-follower gate, a first source-follower source / drain region, and a second source-follower source / drain region, wherein the source-follower gate is a first source / A source-follower transistor coupled with a drain region, wherein the first source-follower source / drain region is coupled with a second source / drain region; And a select transistor having a select source / drain region coupled with the second source-follower source / drain region. The image sensor device includes a color filter disposed over the transparent conductive layer; And a lens disposed over the color filter, the color filter and the lens being aligned with the photosensitive area of the sensor element.

다른 예에서, 이미지 센서 디바이스는 정면과 후면을 갖는 기판; 기판의 정면에 배치되는 복수 개의 픽셀을 포함하고, 기판의 후면을 향해 투사된 방사선을 감지하도록 작동 가능한 픽셀 어레이; 및 기판의 후면 위에 배치되고 픽셀 어레이와 용량식으로 커플링되는 투명 전도성층을 포함한다. 일례에서, 복수 개의 픽셀은 로우 및 컬럼으로 배치되며, 이에 따라 픽셀 어레이를 형성하고, 투명 전도성층은 픽셀 어레이 위에 배치된다. 다른 예, 복수 개의 픽셀은 로우 및 컬럼으로 배치되며, 이에 따라 픽셀 어레이를 형성하고, 투명 전도성층은 픽셀 어레이의 각각의 로우 위에 배치된다. In another example, an image sensor device includes a substrate having a front side and a back side; A pixel array comprising a plurality of pixels disposed in front of the substrate, the pixel array operable to sense radiation projected toward the back side of the substrate; And a transparent conductive layer disposed over the backside of the substrate and capacitively coupled with the pixel array. In one example, the plurality of pixels is arranged in rows and columns, thereby forming a pixel array, and the transparent conductive layer is disposed over the pixel array. In another example, a plurality of pixels are arranged in rows and columns, thereby forming a pixel array, and a transparent conductive layer is disposed over each row of the pixel array.

각각의 픽셀은 광다이오드와 전송 트랜지스터를 포함할 수 있으며, 광다이오드는 방사선을 검출하고 방사선 검출에 반응하여 신호 전하를 축적하도록 구성되고, 전송 트랜지스터는 광다이오드에 축적된 신호 전하를 이동시키도록 구성된다. 각각의 픽셀은 리셋 트랜지스터, 소스-폴로워 트랜지스터 및 셀렉트 트랜지스터를 더 포함할 수 있다. 투명 전도성층은 ITO 및 IGZO 중 어느 하나를 포함할 수 있다. 이미지 센서 디바이스는 기판의 후면과 투명 전도성층 사이에 배치되는 유전체층을 포함할 수 있다.Each pixel may comprise a photodiode and a transfer transistor, where the photodiode is configured to detect radiation and accumulate signal charge in response to the radiation detection, and the transfer transistor is configured to move the signal charge accumulated in the photodiode. do. Each pixel may further include a reset transistor, a source-follower transistor, and a select transistor. The transparent conductive layer may include any one of ITO and IGZO. The image sensor device may include a dielectric layer disposed between the backside of the substrate and the transparent conductive layer.

또 다른 예에서는, 정면과 후면을 갖는 기판을 제공하는 것; 기판의 정면에 감광 영역을 형성하는 것; 및 투명 전도성층이 센서 요소의 저부에 용량식으로 커플링되도록 기판의 후면 위에서 적어도 부분적으로 센서 요소 위에 놓이도록 투명 전도성층을 형성하는 것을 포함하는 방법이 제공된다. 투명 전도성층은 ITO 및/또는 IGZO를 포함할 수 있다. 상기 방법은 기판의 정면 위에, 기판에 있는 감광 영역과 부동 확산 영역 사이에 삽입되는 전송 게이트를 형성하는 것을 더 포함한다.In another example, providing a substrate having a front side and a back side; Forming a photosensitive region in front of the substrate; And forming a transparent conductive layer such that the transparent conductive layer overlies the sensor element at least partially over the back side of the substrate such that the transparent conductive layer is capacitively coupled to the bottom of the sensor element. The transparent conductive layer may comprise ITO and / or IGZO. The method further includes forming a transfer gate on the front side of the substrate that is inserted between the photosensitive region and the floating diffusion region in the substrate.

전술한 설명은 당업자가 본 개시물의 양태를 보다 양호하게 이해할 수 있도록 다수의 실시예의 특징을 개술한다. 당업자는, 동일한 목적을 실시하기 위한 다른 방법 또는 구조를 설계하거나 수정하고 및/또는 본 명세서에서 소개된 실시예의 동일한 장점을 얻기 위한 근간으로서 본 개시물을 용이하게 사용할 수 있다는 것을 이해해야만 한다. 당업자는 또한, 그러한 등가의 구성은 본 개시물의 사상 및 범위로부터 벗어나지 않고, 당업자라면 본 개시물의 사상 및 범위로부터 벗어나는 일 없이 다양한 변형, 대체 및 변경을 실시할 수 있다는 것을 이해해야 한다.The foregoing description outlines features of a number of embodiments so that those skilled in the art can better understand aspects of the present disclosure. Those skilled in the art should appreciate that they may readily use the present disclosure as a basis for designing or modifying other methods or structures for carrying out the same purposes and / or obtaining the same advantages of the embodiments introduced herein. Those skilled in the art should also appreciate that such equivalent constructions do not depart from the spirit and scope of the present disclosure, and that those skilled in the art may make various modifications, substitutions, and alterations without departing from the spirit and scope of the present disclosure.

200, 300 : 집적 회로 디바이스
202 : 기판
204 : 기판의 정면
206 : 기판의 후면
210 : 센서 요소
216, 218 : 고정층
240 : 감광 영역
260 : 반사 방지층
270 : 색상 필터
275 : 렌즈
280 : 투명 전도성층200, 300: integrated circuit device
202: substrate
204: front of the substrate
206: back side of the substrate
210: sensor element
216, 218: fixed bed
240: photosensitive area
260: antireflection layer
270 color filter
275: Lens
280: transparent conductive layer

Claims (10)

이미지 센서 디바이스로서,
정면과 후면을 갖는 기판;
기판의 정면에 배치되고, 기판의 후면을 향해 투사되는 방사선을 감지하도록 작동 가능한 센서 요소; 및
기판의 후면 위에 배치되고, 적어도 부분적으로 센서 요소 위에 놓이며, 센서 요소의 저부에 전기적으로 커플링되도록 구성되는 투명 전도성층
을 포함하는 이미지 센서 디바이스.As an image sensor device,
A substrate having a front side and a back side;
A sensor element disposed in front of the substrate and operable to sense radiation projected toward the back side of the substrate; And
A transparent conductive layer disposed over the backside of the substrate and at least partially overlying the sensor element and configured to electrically couple to the bottom of the sensor element.
Image sensor device comprising a. 제1항에 있어서, 기판의 후면과 투명 전도성층 사이에 배치되는 유전체층을 더 포함하는 이미지 센서 디바이스.The image sensor device of claim 1, further comprising a dielectric layer disposed between the backside of the substrate and the transparent conductive layer. 제1항에 있어서, 센서 요소는 기판에 배치되는 제1 도펀트 타입의 감광 영역과, 감광 영역에 인접하고, 기판의 정면에 배치되는 제2 도펀트 타입의 고정층(pinned layer)을 포함하며, 제1 도펀트 타입은 제2 도펀트 타입과 반대인 것인 이미지 센서 디바이스.The sensor element of claim 1, wherein the sensor element comprises a photosensitive region of a first dopant type disposed on a substrate, and a pinned layer of a second dopant type adjacent to the photosensitive region and disposed in front of the substrate, wherein the first dopant type photosensitive region comprises: a first layer; The dopant type is opposite to the second dopant type. 제3항에 있어서, 센서 요소에는 감광 영역에 인접하고 기판의 후면에 배치되는 제2 도펀트 타입의 다른 고정층이 없는 것인 이미지 센서 디바이스.4. The image sensor device of claim 3 wherein the sensor element is free of another pinning layer of a second dopant type adjacent the photosensitive region and disposed on the backside of the substrate. 제1항에 있어서,
기판의 정면 위에 배치되고, 기판의 제1 소스/드레인 영역과 센서 요소 사이에 삽입되는 전송 게이트를 갖는 전송 트랜지스터; 및
기판의 정면 위에 배치되고, 기판의 제1 소스/드레인 영역과 기판의 제2 소스/드레인 영역 사이에 삽입되는 리셋 게이트를 갖는 리셋 트랜지스터
를 더 포함하는 이미지 센서 디바이스.The method of claim 1,
A transfer transistor disposed over the front of the substrate and having a transfer gate interposed between the first source / drain region of the substrate and the sensor element; And
A reset transistor disposed over the front side of the substrate and having a reset gate inserted between the first source / drain region of the substrate and the second source / drain region of the substrate
Image sensor device further comprising. 제5항에 있어서,
소스-폴로워(source-follower) 게이트, 제1 소스-폴로워 소스/드레인 영역 및 제2 소스-폴로워 소스/드레인 영역을 갖는 소스-폴로워 트랜지스터로서, 소스-폴로워 게이트는 제1 소스/드레인 영역과 커플링되고, 제1 소스-폴로워 소스/드레인 영역은 제2 소스/드레인 영역과 커플링되는 것인 소스-폴로워 트랜지스터; 및
제2 소스-폴로워 소스/드레인 영역과 커플링되는 셀렉트 소스/드레인 영역을 갖는 셀렉트 트랜지스터
를 더 포함하는 이미지 센서 디바이스.The method of claim 5,
A source-follower transistor having a source-follower gate, a first source-follower source / drain region, and a second source-follower source / drain region, wherein the source-follower gate is a first source A source-follower transistor coupled with the / drain region, wherein the first source-follower source / drain region is coupled with a second source / drain region; And
A select transistor having a select source / drain region coupled with a second source-follower source / drain region
Image sensor device further comprising. 이미지 센서 디바이스로서,
정면과 후면을 갖는 기판;
기판의 정면에 배치되는 복수 개의 픽셀을 포함하고, 기판의 후면을 향해 투사된 방사선을 감지하도록 작동 가능한 픽셀 어레이; 및
기판의 후면 위에 배치되고 픽셀 어레이와 용량식으로 커플링되는 투명 전도성층
을 포함하는 이미지 센서 디바이스.As an image sensor device,
A substrate having a front side and a back side;
A pixel array comprising a plurality of pixels disposed in front of the substrate, the pixel array operable to sense radiation projected toward the back side of the substrate; And
Transparent conductive layer disposed on the back side of the substrate and capacitively coupled with the pixel array
Image sensor device comprising a. 제7항에 있어서, 각각의 픽셀은 광다이오드와 전송 트랜지스터를 포함하며, 광다이오드는 방사선을 검출하고 방사선 검출에 반응하여 신호 전하를 축적하도록 구성되며, 전송 트랜지스터는 광다이오드에 축적된 신호 전하를 이동시키도록 구성되는 것인 이미지 센서 디바이스.8. The device of claim 7, wherein each pixel comprises a photodiode and a transfer transistor, wherein the photodiode is configured to detect radiation and accumulate signal charge in response to the radiation detection, wherein the transfer transistor stores the signal charge accumulated in the photodiode. An image sensor device configured to move. 제7항에 있어서, 각각의 픽셀은 리셋 트랜지스터, 소스-폴로워 트랜지스터, 및 셀렉트 트랜지스터를 더 포함하는 것인 이미지 센서 디바이스.8. The image sensor device of claim 7, wherein each pixel further comprises a reset transistor, a source-follower transistor, and a select transistor. 제7항에 있어서, 기판의 후면과 투명 전도성층 사이에 삽입되는 유전체층을 더 포함하는 이미지 센서 디바이스.8. The image sensor device of claim 7, further comprising a dielectric layer interposed between the backside of the substrate and the transparent conductive layer.
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