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KR20100130419A - 이종접합 다이오드와 그 제조방법 및 이종접합 다이오드를 포함하는 전자소자 - Google Patents

이종접합 다이오드와 그 제조방법 및 이종접합 다이오드를 포함하는 전자소자 Download PDF

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KR20100130419A
KR20100130419A KR1020090049093A KR20090049093A KR20100130419A KR 20100130419 A KR20100130419 A KR 20100130419A KR 1020090049093 A KR1020090049093 A KR 1020090049093A KR 20090049093 A KR20090049093 A KR 20090049093A KR 20100130419 A KR20100130419 A KR 20100130419A
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KR
South Korea
Prior art keywords
oxide
oxide layer
layer
type
heterojunction diode
Prior art date
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Withdrawn
Application number
KR1020090049093A
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English (en)
Inventor
김기환
김영배
이승렬
박영수
김창정
강보수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US12/591,917 priority patent/US8227872B2/en
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Abstract

이종접합 다이오드와 그 제조방법 및 이종접합 다이오드를 포함하는 전자소자에 관해 개시되어 있다. 개시된 이종접합 다이오드는 제1 도전형의 비산화물층 및 이와 접합된 제2 도전형의 산화물층을 포함한다. 상기 비산화물층은, 예컨대, Si층일 수 있다. 상기 Si층은 p++ Si층 또는 n++ Si층일 수 있다. 상기 비산화물층과 상기 산화물층의 일함수 차이는 0.8∼1.2 eV 정도일 수 있다. 따라서 상기 이종접합 다이오드에 정방향으로 전압이 인가되면 정류 작용이 일어날 수 있다. 이러한 이종접합 다이오드는 메모리소자와 같은 전자소자에 적용될 수 있다.

Description

이종접합 다이오드와 그 제조방법 및 이종접합 다이오드를 포함하는 전자소자{Heterojunction diode, method of manufacturing the same and electronic device comprising heterojunction diode}
본 개시는 이종접합 다이오드 및 이를 포함하는 전자소자에 관한 것이다.
저항성 메모리소자(Resistive memory device)는 저항이 특정 전압에서 크게 달라지는 물질, 예컨대 전이 금속 산화물의 저항 변화 특성을 이용한 비휘발성 메모리소자이다. 즉, 저항 변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항 변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다. 저항성 메모리소자 중에서 다층 교차점(multi-layer cross point) 저항성 메모리소자는 그 셀 구조가 간단하기 때문에 고집적화에 매우 유리한 이점이 있다.
저항성 메모리소자는 저항변화층을 포함하는 스토리지노드(storage node) 및 상기 스토리지노드에 전기적으로 연결된 스위칭소자를 포함한다. 스위칭소자는 그에 연결된 스토리지노드로의 신호 접근(access)을 제어하는 역할을 한다.
종래의 저항성 메모리소자는 저항변화층으로서 주로 니켈 산화물(NiOX)층을 사용하고, 스위칭소자로서 트랜지스터나 다이오드를 이용한다. 종래의 저항성 메모리소자에 사용되는 스위칭소자는 고온 공정을 요구하거나, 백금(Pt)층과 같은 고가의 귀금속층을 전극으로 사용하는 등 공정 및 제조비용 측면에서 여러 단점이 있다.
본 발명의 일 측면(aspect)은 산화물층과 비산화물층이 접합된 이종접합 다이오드를 제공한다.
본 발명의 다른 측면은 상기 이종접합 다이오드의 제조방법을 제공한다.
본 발명의 다른 측면은 상기 이종접합 다이오드를 포함하는 전자소자를 제공한다.
본 발명의 일 실시예는 제1 도전형의 비산화물층; 및 상기 비산화물층 상에 형성된 제2 도전형의 산화물층;을 포함하는 이종접합 다이오드를 제공한다.
상기 비산화물층은 Si층일 수 있다.
상기 비산화물층은 상기 제1 도전형의 불순물이 고농도로 도핑된 Si층일 수 있다.
상기 비산화물층은 p형이고, 상기 산화물층은 n형일 수 있다. 이 경우, 상기 산화물층은 Zn 산화물, In 산화물, InZn 산화물, GaInZn 산화물, Ti 산화물, Sn 산화물, InSn 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. 그리고 상기 비산화물층의 일함수는 상기 산화물층의 일함수보다 0.8∼1.2 eV 만큼 클 수 있다.
상기 비산화물층은 n형이고, 상기 산화물층은 p형일 수 있다. 이 경우, 상기 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. 그리고 상기 비산화물층의 일함수는 상기 산화물층의 일함수보다 0.8∼1.2 eV 만큼 작을 수 있다.
상기 이종접합 다이오드는 두 전극 사이에 구비될 수 있고, 상기 두 전극 중 적어도 하나는 비귀금속으로 형성될 수 있다.
본 발명의 다른 실시예는 제1 도전형의 비산화물층을 형성하는 단계; 및 상기 비산화물층 상에 제2 도전형의 산화물층을 형성하는 단계;를 포함하는 이종접합 다이오드의 제조방법을 제공한다.
본 발명의 다른 실시예는 전술한 이종접합 다이오드를 포함하는 전자소자를 제공한다.
상기 전자소자는, 예컨대, 메모리소자일 수 있다. 이 경우, 상기 이종접합 다이오드에 연결된 데이터저장체가 더 구비될 수 있다.
본 발명의 다른 실시예는 적어도 하나의 제1전극; 상기 적어도 하나의 제1전극과 이격된 적어도 하나의 제2전극; 및 상기 제1 및 제2전극 사이에 구비된 것으로, 제1저항변화층과 제1스위칭소자 및 이들 사이에 제1중간전극을 포함하는 제1적층구조물;을 구비하고, 상기 제1스위칭소자는 서로 접합된 제1 도전형의 비산화물층과 제2 도전형의 산화물층을 포함하는 이종접합 다이오드인 저항성 메모리소자를 제공한다.
상기 비산화물층은 Si층일 수 있다.
상기 비산화물층은 상기 제1 도전형의 불순물이 고농도로 도핑된 Si층일 수 있다.
상기 비산화물층은 p형이고, 상기 산화물층은 n형일 수 있다. 이 경우, 상기 산화물층은 Zn 산화물, In 산화물, InZn 산화물, GaInZn 산화물, Ti 산화물, Sn 산화물, InSn 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. 그리고 상기 비산화물층의 일함수는 상기 산화물층의 일함수보다 0.8∼1.2 eV 만큼 클 수 있다.
상기 비산화물층은 n형이고, 상기 산화물층은 p형일 수 있다. 이 경우, 상기 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. 그리고 상기 비산화물층의 일함수는 상기 산화물층의 일함수보다 0.8∼1.2 eV 만큼 작을 수 있다.
상기 제1 및 제2전극 중 상기 제1스위칭소자에 접촉된 하나와 상기 제1중간전극 중 적어도 하나는 비귀금속으로 형성될 수 있다.
다수의 상기 제1전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있고, 상기 제1전극들과 교차하도록 다수의 상기 제2전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있으며, 상기 제1 및 제2전극의 교차점에 상기 제1적층구조물이 구비될 수 있다.
상기 적어도 하나의 제2전극 위로 이격된 적어도 하나의 제3전극; 및 상기 제2 및 제3전극 사이에 구비된 것으로, 제2저항변화층과 제2스위칭소자 및 이들 사이에 제2중간전극을 포함하는 제2적층구조물;이 더 구비될 수 있다.
상기 제2스위칭소자는 상기 제1스위칭소자와 동일한 적층 구조 또는 그의 역구조를 가질 수 있다.
상기 제2 및 제3전극 중 상기 제2스위칭소자와 접촉된 하나와 상기 제2중간전극 중 적어도 하나는 비귀금속으로 형성될 수 있다.
다수의 상기 제2전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있고, 상기 제2전극들과 교차하도록 다수의 상기 제3전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있으며, 상기 제2 및 제3전극의 교차점에 상기 제2적층구조물이 구비될 수 있다.
상기 저항성 메모리소자는 1D(diode)-1R(resistor) 셀 구조를 갖는 다층 교차점 메모리소자일 수 있다.
본 발명의 실시예에 따르면, 고가의 귀금속을 사용하지 않고 저온 공정으로 다이오드를 제조할 수 있다. 이러한 다이오드를 메모리소자에 적용하면, 집적도가 높은 적층형 메모리소자를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 이종접합 다이오드와 그 제조방법 및 이종접합 다이오드를 포함하는 전자소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.
도 1은 본 발명의 실시예에 따른 이종접합 다이오드를 보여준다.
도 1을 참조하면, 하부전극(10)과 상부전극(40) 사이에 p형 비산화물층(20)과 n형 산화물층(30)이 차례로 구비될 수 있다. p형 비산화물층(20)은, 예컨대, p형 Si층일 수 있다. 상기 p형 Si층은 보론(B)과 같은 p형 불순물이 고농도(1020 atom/㎤ 이상의 농도)로 도핑된 p++ Si층일 수 있다. 그리고 상기 p형 Si층은 비정질층일 수 있으나, 다결정층일 수도 있다. 이러한 p형 비산화물층(20)은 높은 일함수, 예컨대, 5.0∼5.2 eV 정도의 일함수를 가질 수 있고, 아울러, 낮은 비저항을 가질 수 있다.
n형 산화물층(30)은 Zn 산화물, In 산화물, InZn 산화물, GaInZn 산화물, Ti 산화물, Sn 산화물, InSn 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. InZn 산화물, 즉, InZnOx(여기서, x는 0＜x≤2.5)의 경우, 자연적으로 발생한 Zn 간극(interstitial) 및 O 공공(vacancy)에 의해 n형 반도체가 될 수 있다. 이와 유사하게, Zn 산화물, In 산화물, GaInZn 산화물, Ti 산화물(TiO2), Sn 산화물(SnO2), InSn 산화물 등도 O 공공(vacancy)에 의해 n형 반도체가 될 수 있다. 이러한 n형 산화물층(30)은, 예컨대, 3.5∼4.2 eV 정도의 일함수를 가질 수 있다. 따라서 p형 비산화물층(20)의 일함수는 n형 산화물층(30)의 일함수보다 0.8∼1.2 eV 정도 클 수 있다.
일함수가 큰 p형 비산화물층(20)과 상대적으로 일함수가 작은 n형 산화물층(30)이 접합되면, 이들의 접합부에 충분히 두꺼운 공핍영역(depletion region)이 형성되어, 정류 현상이 나타날 수 있다. p형 비산화물층(20)이 금속과 유사한 높은 전기전도도를 갖는 경우, p형 비산화물층(20)과 n형 산화물층(30)이 접합된 이종접합 다이오드는 금속과 반도체가 접합된 쇼트키 접합(Schottky junction) 다이오드와 유사한 정류 특성을 나타낼 수 있다.
하부전극(10) 및 상부전극(40) 중 적어도 하나는 비귀금속 물질로 형성될 수 있다. 예컨대, 하부전극(10) 및 상부전극(40) 중 적어도 하나는 Mo, Ni, Ti, Al, Cu, W 및 이들의 혼합물 중 적어도 하나를 포함할 수 있고, 단층 또는 다층 구조로 형성될 수 있다. 하부전극(10) 및 상부전극(40)의 물질과 구조는 같거나 다를 수 있다.
도 2는 도 1의 p형 비산화물층(20)과 n형 산화물층(30)의 에너지 밴드 다이어그램이다. 이때, p형 비산화물층(20)은 p++ Si층이고, n형 산화물층(30)은 InZn 산화물층이다. 상기 p++ Si층의 일함수는 약 5.1 eV 이고, 상기 InZn 산화물층의 일함수는 약 4.0 eV 이다. 도 2에서 참조부호 EVAC, EC 및 EV 는 각각 진공 에너지레벨, 전도대(conduction band)의 최하위 에너지레벨 및 가전대(valence band)의 최상위 에너지레벨을 나타낸다. 또한 EF 는 페르미 에너지레벨을 나타낸다. 이러한 참조부호는 도 3 및 도 5에서도 동일하게 사용된다.
도 2를 참조하면, 일함수가 큰 p형 비산화물층(20)과 상대적으로 일함수가 작은 n형 산화물층(30)이 접합됨에 따라, 이들의 접합부에 공핍영역(depletion region)이 형성됨을 알 수 있다. 따라서 p형 비산화물층(20)과 n형 산화물층(30)이 접합된 구조는 다이오드로 작용할 수 있다.
도 3은 비교예에 따른 다이오드의 에너지 밴드 다이어그램이다.
보다 구체적으로 설명하면, 도 3은 Pt층과 InZn 산화물층이 접합된 쇼트키 접합 다이오드의 에너지 밴드 다이어그램이다. 도시하지는 않았지만, Pt층과 InZn 산화물층 사이에 Cu 산화물층과 같은 p형 산화물층이 더 구비될 수 있다. 이때, 상기 Cu 산화물층은 상기 쇼트키 접합 다이오드의 열적 안정성을 위한 버퍼층(buffer layer)의 역할을 할 수 있다. 상기 Cu 산화물층이 사용되는 경우, Cu 산화물층과 InZn 산화물층이 pn 산화물 다이오드를 구성한다고 볼 수도 있다. 그러나 Cu 산화물층을 사용하는 경우라도, 상기 Pt층은 사용해야 바람직한 다이오드 특성을 얻을 수 있다.
도 3을 참조하면, n형 반도체층인 InZn 산화물층과 일함수가 큰 금속층인 Pt층 사이에 쇼트키 접합이 형성됨을 알 수 있다. 이러한 에너지 밴드 다이어그램은 도 2의 그것과 유사하다.
도 3의 비교예에서는 Pt 와 같이 일함수가 큰 고가의 전극 물질을 사용해야 다이오드의 특성을 얻을 수 있다. 만약, 상기 Pt층 대신에 비귀금속 전극을 사용하는 경우, 메모리소자 등에서 요구되는 수준의 정류 특성을 얻기 어렵다. 이와 같이, 상기 비교예에 따른 다이오드의 경우, 고가의 귀금속을 사용하므로, 제조 단가가 높은 문제가 있다. 그러나 본 발명의 실시예에서는 p++ Si층과 같이 일함수가 큰 p형 비산화물층(20)을 이용함으로써, Pt와 같은 귀금속층을 사용하지 않고도, 우수한 정류 특성을 얻을 수 있다.
도 4는 본 발명의 다른 실시예에 따른 이종접합 다이오드를 보여준다.
도 4를 참조하면, 하부전극(10')과 상부전극(40') 사이에 n형 비산화물층(20')과 p형 산화물층(30')이 차례로 구비될 수 있다. n형 비산화물층(20')은, 예컨대, n형 Si층일 수 있다. 상기 n형 Si층은 인(P)과 같은 n형 불순물이 고농 도(1020 atom/㎤ 이상의 농도)로 도핑된 n++ Si층일 수 있다. 상기 n형 Si층은 비정질층일 수 있지만, 다결정층일 수도 있다. 이러한 n형 비산화물층(20')은 비교적 낮은, 예컨대, 4.05∼4.2 eV 정도의 일함수를 가질 수 있고, 아울러 낮은 비저항을 가질 수 있다.
p형 산화물층(30')은, 예를 들어, Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. Cu 산화물은 CuOx(여기서, x는 x≥1)일 수 있는데, CuOx(여기서, x는 x≥1)의 경우, 자연적으로 발생한 Cu 결핍(deficiency)에 의해, Cu와 결합하지 못한 O2-가 도너(donor)로 작용하여 p형 반도체가 될 수 있다. Cu 산화물의 다른 예인 Cu2O도 p형 반도체가 될 수 있다. 이와 유사하게, Ni 산화물(NiO), CuAl 산화물(CuAlO2), ZnRh 산화물(ZnRh2O4), SrCu 산화물(SrCu2O2) 등도 도너(donor)로 작용하는 O2-에 의해 p형 반도체가 될 수 있다. 이러한 p형 산화물층(30')은, 예컨대, 4.85∼5.4 eV 정도의 높은 일함수를 가질 수 있다. 따라서 n형 비산화물층(20')의 일함수는 p형 산화물층(30')의 일함수보다 0.8∼1.2 eV 정도 작을 수 있다. 일함수가 작은 n형 비산화물층(20')과 상대적으로 일함수가 큰 p형 산화물층(30')이 접합되면, 이들의 접합부에 충분히 큰 공핍영역(depletion region)이 형성되어, 정류 현상이 나타날 수 있다.
하부전극(10')과 상부전극(40') 중 적어도 하나는, 도 1의 하부전극(10) 및 상부전극(40)과 유사하게, 저가의 비귀금속 물질로 형성될 수 있다.
도 5는 도 3의 n형 비산화물층(20')과 p형 산화물층(30')의 에너지 밴드 다이어그램이다.
도 5를 참조하면, 일함수가 작은 n형 비산화물층(20')과 상대적으로 일함수가 큰 p형 산화물층(30')이 접합됨에 따라, 이들의 접합부에 충분히 큰 공핍영역(depletion region)이 형성됨을 알 수 있다. 따라서 n형 비산화물층(20')과 p형 산화물층(30')이 접합된 구조는 우수한 다이오드 특성을 나타낼 수 있다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 이종접합 다이오드의 제조방법을 보여준다. 본 실시예는 도 1의 구조를 제조하는 방법일 수 있다.
도 6a를 참조하면, 기판(SUB1) 상에 하부전극(100)을 형성할 수 있다. 기판(SUB1)은 유리 기판, 반도체 기판(예컨대, 실리콘 기판), 하드 플라스틱(hard plastic) 기판 및 플렉시블 플라스틱(flexible plastic) 기판 등으로 구성된 다양한 기판 중 어느 하나일 수 있다. 하부전극(100)은 Mo, Ni, Ti, Al, Cu, W 등과 같은 비귀금속 물질로 형성할 수 있고, 예컨대, 스퍼터링(sputtering) 법과 같은 PVD(physical vapor deposition) 공정으로 형성할 수 있다. 상기 스퍼터링 법은, 예를 들어, 직류 마그네트론 스퍼터링(DC magnetron sputtering) 법일 수 있으나, 본 발명은 이에 한정되지 않는다. 기판(SUB1) 전면 상에 형성된 하부전극(100)은 소정 형태로 패터닝될 수 있다. 본 단계에서 하부전극(100)을 소정 형태로 패터닝하는 것이 일반적이다. 그러나 이는 차후에 수행할 수도 있다.
도 6b를 참조하면, 하부전극(100) 상에 p형 비산화물층(200)을 형성할 수 있 다. p형 비산화물층(200)은 도 1의 p형 비산화물층(20)과 동일한 물질로 형성할 수 있다. 예컨대, p형 비산화물층(200)은 p++ Si층일 수 있다. 이 경우, p형 비산화물층(200)은 PECVD(plasma-enhanced chemical vapor deposition) 법으로 형성할 수 있다. 이때 도핑 물질은, 예컨대, 보론(B)일 수 있고, 보론(B)의 소오스가스로 B2H5등을 사용할 수 있다. Si의 소오스가스로는, 예컨대, SiH4를 사용할 수 있다. 증착 온도는 350℃ 정도일 수 있다. 보론(B)의 도핑 농도는 1020 atom/㎤ 이상, 예컨대, 대략 1021 atom/㎤ 정도일 수 있다. p형 비산화물층(200)의 두께는 수십 내지 수백 nm 정도일 수 있다. p형 비산화물층(200)의 물질, 형성 방법, 공정 조건 등은 상기한 바에 한정되지 않고 다양하게 변화될 수 있다. 예를 들어, 보론(B)과 같은 불순물은 이온 주입 공정으로 도핑할 수도 있다.
도 6c를 참조하면, p형 비산화물층(200) 상에 n형 산화물층(300)을 형성할 수 있다. n형 산화물층(300)은 도 1의 n형 산화물층(30)과 동일한 물질로 형성할 수 있다. 예컨대, n형 산화물층(300)은 InZn 산화물로 형성할 수 있다. 이 경우, n형 산화물층(300)은 교류 마그네트론 스퍼터링(RF magnetron sputtering) 법으로 저온에서 형성할 수 있고, 그 두께는 수십 내지 수백 nm 정도일 수 있다. 여기서 제시한 n형 산화물층(300)의 물질, 형성 방법 및 공정 조건 등은 예시적인 것에 불과하다.
다음, n형 산화물층(300) 상에 상부전극(400)을 형성할 수 있다. 상부전 극(400)은 하부전극(300)과 유사하게 비귀금속으로 형성할 수 있다.
이후, 도 6d에 도시된 바와 같이, 상부전극(400), n형 산화물층(300), p형 비산화물층(200) 및 하부전극(200)을 패터닝할 수 있다. 이때, 하부전극(200)은 패터닝하지 않을 수도 있다. 다른 실시예에서는, 도 6c에서 상부전극(400)을 형성하기 전에, n형 산화물층(300)과 p형 비산화물층(200)을 패터닝할 수 있다. 이때, 하부전극(200)까지 패터닝할 수 있다.
상기 n형 산화물층(300) 및 p형 비산화물층(200)을 패터닝하기 전 또는 후에, p형 비산화물층(200)에 대한 어닐링 공정을 수행할 수 있다. 상기 어닐링 공정의 온도는 300∼350 ℃ 정도일 수 있으나, 경우에 따라서는, 이보다 높을 수도 있다. 상기 어닐링 시간은 수십 분 내지 수 시간 정도일 수 있다. 예컨대, 상기 어닐링 시간은 1시간 정도일 수 있다. 상기 어닐링 공정은 도 6c 단계에서 n형 산화물층(300)을 형성하기 전에 수행할 수도 있다.
이상에서 설명한 바와 같이, 본 실시예에 따르면, 대략 350 ℃ 이하의 저온 공정으로 이종접합 다이오드를 형성할 수 있다. 따라서 본 발명의 실시예에 따른 이종접합 다이오드는 다양한 기판 상에 형성할 수 있고, 적층형 메모리소자에 용이하게 적용할 수 있다. 또한 고온 공정으로 인해 발생할 수 있는 다양한 문제들이 방지될 수 있다.
전술한 본 발명의 실시예에서는 도 6a 내지 도 6d를 참조하여 도 1의 이종접합 다이오드를 제조하는 방법에 대해 설명하였지만, 이와 유사한 방법으로 도 4의 다이오드도 제조할 수 있다.
도 7은 본 발명의 실시예에 따라 제조한 이종접합 다이오드의 전압-전류 특성을 보여주는 그래프이다. 도 7의 결과는 도 6d의 구조를 갖되 하부전극(100), p형 비산화물층(200), n형 산화물층(300) 및 상부전극(400)으로 각각 Mo층, p++ Si층, InZnOx층 및 Mo층을 사용한 다이오드에 대한 것이다. 여기서, 상기 p++ Si층은 약 300℃ 에서 1시간 정도 어닐링하였다. 상기 어닐링은 막들(100∼400)을 패터닝한 후에 수행하였다.
도 7을 참조하면, 순방향 전류밀도가 103 A/㎠ 이상이고, 순방향/역방향 전류비가 104 정도인 우수한 정류 특성을 얻을 수 있음을 확인할 수 있다.
도 8은 본 발명의 다른 실시예에 따라 제조한 이종접합 다이오드의 전압-전류 특성을 보여주는 그래프이다. 도 8의 결과는 얻는데 사용한 다이오드와 도 7의 결과를 얻는데 사용한 다이오드의 차이는 어닐링 공정의 시점과 조건에 있다. 도 8에 대응하는 다이오드의 제조시, n형 산화물층(InZnOx층)을 형성하기 전에 p형 비산화물층(p++ Si층)에 대한 어닐링을 수행하였다. 이때, 어닐링 온도는 약 350℃ 였고, 어닐링 시간은 1시간 정도였다. 그 밖의 형성 조건은 도 7의 다이오드와 동일하다.
도 8의 그래프는 도 7의 그래프와 유사하다. 이로부터, p형 비산화물층인 p++ Si층에 대한 어닐링 시점 및 조건이 달라지더라도, 다이오드의 정류 특성에는 큰 영향이 없음을 알 수 있다.
전술한 본 발명의 실시예에 따른 이종접합 다이오드는 다양한 전자소자에 여러 목적으로 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 이종접합 다이오드는 메모리소자의 스위칭소자로 적용될 수 있다. 상기 메모리소자는 데이터저장체 및 이에 연결된 스위칭소자를 포함한다. 상기 데이터저장체는 저항변화층, 강유전층, 강자성층, 상변화층 등과 같이 비트 데이터를 저장할 수 있는 물질층을 포함할 수 있다. 상기 스위칭소자는 상기 데이터저장체로의 신호의 접근(access)을 제어하는 역할을 할 수 있다. 이러한 스위칭소자로 본 발명의 실시예에 따른 이종접합 다이오드를 적용할 수 있다.
도 9는 본 발명의 실시예에 따른 이종접합 다이오드를 포함하는 메모리소자를 보여준다. 도 9에 도시된 메모리소자는 1D(diode)-1R(resistor) 셀 구조를 갖는 다층 교차점 저항성 메모리소자이다.
도 9를 참조하면, 제1방향으로 상호 나란히 형성된 다수의 제1배선(E1) 및 제1배선(E1)과 교차하는 방향으로 형성된 다수의 제2배선(E2)이 구비될 수 있고, 제1배선(E1) 및 제2배선(E2)의 교차점에 제1적층구조물(S1)이 구비될 수 있다. 제1적층구조물(S1)은 제1배선(E1) 상에 차례로 적층된 제1저항변화층(R1), 제1중간전극(M1) 및 제1다이오드(D1)를 포함할 수 있다. 제1저항변화층(R1)과 제1다이오드(D1)의 위치는 서로 바뀔 수 있다. 제1다이오드(D1)는 도 1의 이종접합 다이오드의 구조, 즉, p형 비산화물층(20)과 n형 산화물층(30)이 접합된 구조를 갖거나, 그 역구조를 가질 수 있다. 또는 제1다이오드(D1)는 도 4의 이종접합 다이오드의 구조, 즉, n형 비산화물층(20')과 p형 산화물층(30')이 접합된 구조를 갖거나, 그 역 구조를 가질 수 있다. 제1중간전극(M1)과 제2배선(E2)은 각각 도 1 또는 도 4의 하부전극(10, 10')과 상부전극(40, 40')에 대응될 수 있다. 따라서, 제1중간전극(M1)과 제2배선(E2) 중 적어도 하나는 Mo, Ni, Ti, Al, Cu, W 등과 같은 비귀금속 물질을 포함할 수 있다.
제2배선(E2)의 상면과 일정 간격 이격하여 제3배선(E3)들이 더 구비될 수 있다. 제3배선(E3)은 제2배선(E2)과 교차할 수 있고, 등간격으로 배열될 수 있다. 제2배선(E2)과 제3배선(E3)의 교차점에는 제2적층구조물(S2)이 구비될 수 있다. 제2적층구조물(S2)은 제2배선(E2) 상에 차례로 적층된 제2다이오드(D2), 제2중간전극(M2) 및 제2저항변화층(R2)을 포함할 수 있다. 제2다이오드(D2)와 제2저항변화층(R2)의 위치는 서로 바뀔 수 있다. 제2다이오드(D2)는 제1다이오드(D1)의 역구조 또는 제1다이오드(D1)와 동일한 적층 구조를 갖는 이종접합 다이오드일 수 있다. 제2배선(E2)과 제2중간전극(M2)은 각각 도 1 또는 도 4의 하부전극(10, 10')과 상부전극(40, 40')에 대응될 수 있다. 따라서, 제2배선(E2)과 제2중간전극(M2) 중 적어도 하나는 Mo, Ni, Ti, Al, Cu, W 등과 같은 비귀금속 물질을 포함할 수 있다.
도 10은 도 9의 제1배선(E1), 제1적층구조물(S1), 제2배선(E2), 제2적층구조물(S2) 및 제3배선(E3)의 회로 구성을 예시적으로 보여준다.
도 10을 참조하면, 제1 및 제2다이오드(D1, D2)의 정류 방향은 서로 반대일 수 있다. 예컨대, 제1다이오드(D1)는 p형 비산화물층 상에 n형 산화물층을 구비할 수 있고, 제2다이오드(D2)는 n형 산화물층 상에 p형 비산화물층을 구비할 수 있다. 또는, 제1다이오드(D1)는 p형 산화물층 상에 n형 비산화물층을 구비할 수 있고, 제 2다이오드(D2)는 n형 비산화물층 상에 p형 산화물층을 구비할 수 있다. 상기 p형 비산화물층, n형 산화물층, p형 산화물층 및 n형 비산화물층의 물질은 도 1 및 도 4를 참조하여 설명한 바와 동일할 수 있다.
도 10의 구조에서는 제2배선(E2)을 기준으로 제1 및 제2적층구조물(S1, S2)이 회로적으로 상하 대칭적이다. 이때, 제1 및 제2다이오드(D1, D2)의 정류 방향은 서로 반대이다. 이러한 구조에서는 제2배선(E2)을 공통 비트라인으로 사용해서 제1 및 제2저항변화층(R1, R2)에 동시에 정보를 기록할 수 있다. 그러나 한 번의 동작으로 제1 및 제2저항변화층(R1, R2) 중 어느 하나에 정보를 기록하는 것도 가능하다. 즉, 도 10의 구조에서 제1 및 제2저항변화층(R1, R2)은 동시에 또는 각각 프로그래밍될 수 있다.
도 10에서는 제1 및 제2다이오드(D1, D2)의 정류 방향이 서로 반대인 경우를 도시하였지만, 본 발명은 이에 한정되지 않는다. 즉, 제1 및 제2다이오드(D1, D2)의 정류 방향은 동일할 수도 있다. 또한, 제1저항변화층(R1)과 제1다이오드(D1)의 위치는 서로 바뀔 수 있고, 제2저항변화층(R2)과 제2다이오드(D2)의 위치도 서로 바뀔 수 있다.
여기서, 도시하지는 않았지만, 도 9의 저항성 메모리소자는 제3배선(E3) 상에 상기 제1적층구조물(S1)과 제2배선(E2)의 적층구조물과 동일한 구조를 갖는 적층구조물을 더 포함할 수 있다.
또는 본 발명의 실시예에 따른 저항성 메모리소자는 제3배선(E3) 상에 상기 제1적층구조물(S1), 제2배선(E2), 제2적층구조물(S2) 및 제3배선(E3)의 적층구조물 과 동일한 구조를 갖는 적층구조물을 적어도 한 세트 이상 더 포함할 수 있다.
또는 본 발명의 실시예에 따른 저항성 메모리소자는 제3배선(E3) 상에 상기 제1적층구조물(S1), 제2배선(E2), 제2적층구조물(S2), 제3배선(E3), 제1적층구조물(S1) 및 제2배선(E2)이 차례로 적층된 적층구조물과 동일한 구조를 갖는 적층구조물을 적어도 한 세트 이상 더 포함할 수 있다.
도 9에서 제1 및 제2적층구조물(S1, S2)은 원 기둥 형상으로 도시되어 있지만, 이들은 사각 기둥 또는 아래로 갈수록 폭이 넓어지는 형태 등 다양한 변형 형상을 가질 수 있다. 예를 들어, 제1 및 제2적층구조물(S1, S2)은 제1 및 제2배선(E1, E2)의 교차점과 제2 및 제3배선(E2, E3)의 교차점 외부로 확장된 비대칭적 모양을 가질 수도 있다. 그 밖에도 도 9의 구조는 다양하게 변형될 수 있다.
부가해서, 도 9의 저항변화층(R1, R2)은 가변 저항특성을 갖는 물질, 예컨대, 전이금속 산화물(TMO : transition metal oxide)로 형성될 수 있다. 보다 구체적으로는, 저항변화층(R1, R2)은 Ni 산화물, Cu 산화물, Ti 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물 및 이들의 혼합물 중 적어도 어느 하나로 형성될 수 있다. 이러한 가변 저항특성을 갖는 물질들은 고저항 상태에서 저저항 상태로 또는 저저항 상태에서 고저항 상태로 가역적으로(reversibly) 변환될 수 있다. 따라서 본 발명의 실시예에 따른 메모리소자는 재기록형(rewritable) 메모리일 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 만약, 저항변화층(R1, R2)이 고저항 상태에서 저저항 상태로 비가역적으로(irreversibly) 변환되는 요소를 포함하는 경우, 한번 프로그램된 메모리 셀은 다시 원상태로 되돌릴 수 없기 때문에, 본 발명의 실시예에 따른 메모리소자는 OTP(one-time programmable) 메모리일 수 있다. 상기 비가역적 변환 요소의 일례로 안티퓨즈(antifuse)가 있고, 이러한 안티퓨즈는 유전 물질, 예컨대, 실리콘 산화물 또는 실리콘 질화물 등으로 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에 따른 이종접합 다이오드는 메모리소자뿐 아니라 그 밖의 다른 다양한 전자소자에 적용될 수 있음을 알 수 있을 것이다. 또한, 개시된 이종접합 다이오드의 구조 및 제조방법은 다양하게 변화될 수 있음을 알 수 있을 것이다. 구체적인 예로, 하부전극(10, 10') 및 상부전극(40, 40')의 형태는 다양하게 변형될 수 있고, p형 비산화물층(20)과 n형 산화물층(30)의 위치는 서로 바뀔 수 있으며, n형 비산화물층(20')과 p형 산화물층(30')의 위치도 서로 바뀔 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 이종접합 다이오드를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 이종접합 다이오드의 에너지밴드 다이어그램이다.
도 3은 비교예에 따른 다이오드의 에너지밴드 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 이종접합 다이오드를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 이종접합 다이오드의 에너지밴드 다이어그램이다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 이종접합 다이오드의 제조방법을 보여주는 단면도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 이종접합 다이오드의 전압-전류 특성을 보여주는 그래프이다.
도 9는 본 발명의 실시예에 따른 이종접합 다이오드를 포함하는 메모리소자를 보여주는 사시도이다.
도 10은 도 9의 메모리소자의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 10', 100 : 하부전극 20, 20', 200 : 비산화물층
30, 30', 300 : 산화물층 40, 40', 400 : 상부전극
D1, D2 : 스위칭소자 E1∼E3 : 배선
M1, M2 : 중간전극 R1, R2 : 저항변화층
S1, S2 : 적층구조물 SUB1 : 기판

Claims (24)

  1. 제1 도전형의 비산화물층; 및
    상기 비산화물층 상에 형성된 제2 도전형의 산화물층;을 포함하는 이종접합 다이오드.
  2. 제 1 항에 있어서,
    상기 비산화물층은 상기 제1 도전형의 불순물이 고농도로 도핑된 Si층인 이종접합 다이오드.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비산화물층은 p형이고, 상기 산화물층은 n형인 이종접합 다이오드.
  4. 제 3 항에 있어서,
    상기 산화물층은 Zn 산화물, In 산화물, InZn 산화물, GaInZn 산화물, Ti 산화물, Sn 산화물, InSn 산화물 및 이들의 혼합물 중 하나를 포함하는 이종접합 다이오드.
  5. 제 3 항에 있어서,
    상기 비산화물층의 일함수는 상기 산화물층의 일함수보다 0.8∼1.2 eV 만큼 큰 이종접합 다이오드.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 비산화물층은 n형이고, 상기 산화물층은 p형인 이종접합 다이오드.
  7. 제 6 항에 있어서,
    상기 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함하는 이종접합 다이오드.
  8. 제 6 항에 있어서,
    상기 비산화물층의 일함수는 상기 산화물층의 일함수보다 0.8∼1.2 eV 만큼 작은 이종접합 다이오드.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 이종접합 다이오드는 두 전극 사이에 구비되고,
    상기 두 전극 중 적어도 하나는 비귀금속으로 형성된 이종접합 다이오드.
  10. 청구항 1에 기재된 이종접합 다이오드를 포함하는 전자소자.
  11. 제 10 항에 있어서,
    상기 전자소자는 상기 이종접합 다이오드에 연결된 데이터저장체를 포함하는 메모리소자인 전자소자.
  12. 적어도 하나의 제1전극;
    상기 적어도 하나의 제1전극과 이격된 적어도 하나의 제2전극; 및
    상기 제1 및 제2전극 사이에 구비된 것으로, 제1저항변화층과 제1스위칭소자 및 이들 사이에 제1중간전극을 포함하는 제1적층구조물;을 구비하고,
    상기 제1스위칭소자는 서로 접합된 제1 도전형의 비산화물층과 제2 도전형의 산화물층을 포함하는 이종접합 다이오드인 저항성 메모리소자.
  13. 제 12 항에 있어서,
    상기 비산화물층은 상기 제1 도전형의 불순물이 고농도로 도핑된 Si층인 저항성 메모리소자.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 비산화물층은 p형이고, 상기 산화물층은 n형인 저항성 메모리소자.
  15. 제 14 항에 있어서,
    상기 산화물층은 Zn 산화물, In 산화물, InZn 산화물, GaInZn 산화물, Ti 산화물, Sn 산화물, InSn 산화물 및 이들의 혼합물 중 하나를 포함하는 저항성 메모 리소자.
  16. 제 12 항 또는 제 13 항에 있어서,
    상기 비산화물층은 n형이고, 상기 산화물층은 p형인 저항성 메모리소자.
  17. 제 16 항에 있어서,
    상기 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함하는 저항성 메모리소자.
  18. 제 12 항에 있어서,
    상기 제1 및 제2전극 중 상기 제1스위칭소자에 접촉된 하나와 상기 제1중간전극 중 적어도 하나는 비귀금속으로 형성된 저항성 메모리소자.
  19. 제 12 항에 있어서,
    다수의 상기 제1전극이 배선 형태를 갖고 서로 평행하게 배열되고,
    상기 제1전극들과 교차하도록, 다수의 상기 제2전극이 배선 형태를 갖고 서로 평행하게 배열되며,
    상기 제1 및 제2전극의 교차점에 상기 제1적층구조물이 구비된 저항성 메모리소자.
  20. 제 12 항 또는 제 19 항에 있어서,
    상기 적어도 하나의 제2전극 위로 이격된 적어도 하나의 제3전극; 및
    상기 제2 및 제3전극 사이에 구비된 것으로, 제2저항변화층과 제2스위칭소자 및 이들 사이에 제2중간전극을 포함하는 제2적층구조물;을 더 구비하는 저항성 메모리소자.
  21. 제 20 항에 있어서,
    상기 제2스위칭소자는 상기 제1스위칭소자와 동일한 적층 구조 또는 그의 역구조를 갖는 저항성 메모리소자.
  22. 제 20 항에 있어서,
    상기 제2 및 제3전극 중 상기 제2스위칭소자와 접촉된 하나와 상기 제2중간전극 중 적어도 하나는 비귀금속으로 형성된 저항성 메모리소자.
  23. 제 20 항에 있어서,
    다수의 상기 제2전극이 배선 형태를 갖고 서로 평행하게 배열되고,
    상기 제2전극들과 교차하도록, 다수의 상기 제3전극이 배선 형태를 갖고 서로 평행하게 배열되며,
    상기 제2 및 제3전극의 교차점에 상기 제2적층구조물이 구비된 저항성 메모리소자.
  24. 제1 도전형의 비산화물층을 형성하는 단계; 및
    상기 비산화물층 상에 제2 도전형의 산화물층을 형성하는 단계;를 포함하는 이종접합 다이오드의 제조방법.
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