KR20100124575A

KR20100124575A - Semiconductor device

Info

Publication number: KR20100124575A
Application number: KR1020090043654A
Authority: KR
Inventors: 최현승
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-05-19
Filing date: 2009-05-19
Publication date: 2010-11-29

Abstract

본 발명은 반도체 장치에서 최상층 배선을 이용하여 패드 주변의 파워라인들을 그물 형태로 안정적으로 연결함으로써 구동전압 전달능력을 향상시키면서 공간 활용을 효율적으로 할 수 있는 반도체 장치의 파워라인 배치구조를 제공하기 위한 것으로, 이를 위해 본 발명은 일방향으로 배열된 복수 개의 패드와, 상기 패드들의 상하부에 각각 배치된 복수 개의 제1 및 제2 파워라인과, 상기 제1 및 제2 파워라인의 최상층 배선과 동일한 층에 형성되고, 상기 패드 사이를 가로질러 상기 제1 및 제2 파워라인의 최상층 배선을 서로 연결하는 연결라인을 구비하는 반도체 장치를 제공한다.The present invention provides a power line arrangement structure of a semiconductor device that can efficiently utilize space while improving driving voltage transmission capability by stably connecting power lines around a pad in a net form using a top layer wiring in a semiconductor device. To this end, the present invention provides a plurality of pads arranged in one direction, a plurality of first and second power lines respectively disposed on upper and lower portions of the pads, and the same layer as the uppermost wiring of the first and second power lines. And a connection line connecting the uppermost wirings of the first and second power lines to each other across the pads.

Description

Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 배치 설계에 관한 것으로, 특히 고집적도가 요구되는 반도체 장치의 패드 주변에 배치된 파워라인들(power lines)의 배치구조에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor layout design, and more particularly to a layout of power lines arranged around a pad of a semiconductor device where high integration is required.

반도체 장치, 특히 반도체 메모리 장치에서는 메모리 셀의 효율을 높이기 위하여 패드가 칩 내에서 차지하는 면적을 최대한 감소시켜야만 한다. 이를 위해 패드의 개수와 패드 간의 피치(pitch)를 감소시킴으로써 회로가 배치될 면적을 최대한 확보하려고 노력하고 있다. 이와 같이, 패드와 패드 사이의 피치를 감소시키고, 이를 통해 패드들을 한 라인 상에 배열하여 패드가 차지하는 면적을 감소시킬 수 있다. In a semiconductor device, particularly a semiconductor memory device, in order to increase the efficiency of the memory cell, the area occupied by the pad in the chip must be reduced as much as possible. To this end, efforts are made to maximize the area in which circuits will be placed by reducing the number of pads and the pitch between the pads. As such, the pitch between the pad and the pad can be reduced, thereby allowing the pads to be arranged on a line to reduce the area occupied by the pad.

그렇지만, 패드의 피치가 감소함으로써 패드 사이에 시그널라인들이나 파워라인들의 배선이 어렵게 된다. 또한, 시그널라인들이 점점 늘어나면서 패드와 패드 사이의 피치 내에 시그널라인들의 배치가 불가피해지고, 이로 인해, 파워라인들을 그물 형태로 연결하기 위해 배선들을 배치하기 위한 공간을 확보하는데 많은 어려 움이 있다. However, reducing the pitch of the pads makes it difficult to wire signal lines or power lines between the pads. In addition, as the signal lines increase in number, the arrangement of the signal lines in the pitch between the pads and the pads becomes inevitable, which makes it difficult to secure a space for arranging the wiring lines for connecting the power lines in a net form.

도 1은 종래기술에 따른 반도체 장치의 파워라인 배치구조를 설명하기 위하여 도시한 평면도이고, 도 2는 도 1에 도시된 파워라인들 중 'TPL1'의 일부를 도시한 단면 사시도이다. 여기서는, DRAM 장치의 패드 주변에 배치된 파워라인들을 도시하였다. 1 is a plan view illustrating a power line arrangement of a semiconductor device according to the prior art, and FIG. 2 is a cross-sectional perspective view showing a part of 'TPL1' among power lines shown in FIG. 1. Here, power lines arranged around the pads of the DRAM device are shown.

도 1 및 도 2를 참조하면, 종래기술에 따른 반도체 장치에서는 평면도 상에서 복수 개의 패드(PAD0~PAD3)의 상하부에 각각 패드들(PAD0~PAD3)이 배열된 방향으로 배치된 복수 개의 파워라인들(TPL1~TPL3, BPL1~BPL3)을 포함한다. 파워라인들(TPL1~TPL3, BPL1~BPL3) 각각은 서로 다른 층에 형성된 복수 개의 배선(M1~M3)으로 이루어지며, 이들 각 배선들(M1~M3)은 비아콘택(V1, V2)을 통해 전기적으로 연결된다. 이때, 배선들(M1~M3) 중 'M2'와 'M3'는 서로 다른 층 상에서 나란하게 배치된다. 1 and 2, in the semiconductor device according to the related art, a plurality of power lines having the pads PAD0 to PAD3 arranged in upper and lower portions of the plurality of pads PAD0 to PAD3 on a plan view, respectively. TPL1 to TPL3, BPL1 to BPL3). Each of the power lines TPL1 to TPL3 and BPL1 to BPL3 is formed of a plurality of wires M1 to M3 formed on different layers, and each of the wires M1 to M3 is connected via the via contacts V1 and V2. Electrically connected. At this time, 'M2' and 'M3' among the wirings M1 to M3 are arranged side by side on different layers.

이러한 구조를 갖는 종래기술에 따른 반도체 장치에서는 패드들(PAD0~PAD3)의 상하부에 배치된 파워라인들(TPL1~TPL3, BPL1~BPL3)을 그물 형태로 연결하기 위하여 최하층 배선인 'M1'을 이용하여 패드들(PAD0~PAD3)을 경계로 상하부에 배치된 'M2'를 서로 연결한다. 하지만, 이와 같이, 'M1'을 이용하여 파워라인들(TPL1~TPL3, BPL1~BPL3)을 그물 형태로 연결하는 파워라인 배치구조는 한계에 직면하고 있다. In the semiconductor device according to the related art having the above structure, 'M1', which is the lowest layer wiring, is used to connect the power lines TPL1 to TPL3 and BPL1 to BPL3 arranged on the upper and lower portions of the pads PAD0 to PAD3 in a net form. By connecting the pads (PAD0 ~ PAD3) in the upper and lower portions 'M2' are connected to each other. However, as described above, the power line arrangement structure in which the power lines (TPL1 to TPL3, BPL1 to BPL3) are connected to each other using 'M1' in a mesh form is facing limitations.

따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 반도체 장치에서 최상층 배선을 이용하여 패드 주변의 파워라인들을 그물 형태로 안정적으로 연결함으로써 구동전압 전달능력을 향상시키면서 공간 활용을 효율적으로 할 수 있는 반도체 장치의 파워라인 배치구조를 제공하는데 그 목적이 있다. Therefore, the present invention has been proposed to solve the problems according to the prior art, and by using the top layer wiring in the semiconductor device, the power lines around the pads are stably connected in a net form to improve driving voltage transfer efficiency while efficiently utilizing space utilization. It is an object of the present invention to provide a power line arrangement structure of a semiconductor device.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 일방향으로 배열된 복수 개의 패드와, 상기 패드들의 상하부에 각각 배치된 복수 개의 제1 및 제2 파워라인과, 상기 제1 및 제2 파워라인의 최상층 배선과 동일한 층에 형성되고, 상기 패드 사이를 가로질러 상기 제1 및 제2 파워라인의 최상층 배선을 서로 연결하는 연결라인을 구비하는 반도체 장치를 제공한다.According to an aspect of the present invention, there is provided a plurality of pads arranged in one direction, a plurality of first and second power lines respectively disposed above and below the pads, and the first and second power lines. A semiconductor device is formed on the same layer as the uppermost wiring of the semiconductor device and has a connection line connecting the uppermost wiring of the first and second power lines to each other across the pads.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 일방향으로 배열된 복수 개의 패드와, 상기 패드들을 경계로 상하부에 각각 배치된 복수 개의 제1 및 제2 파워라인을 구비하고, 상기 제1 및 제2 파워라인들은 서로 다른 층에 형성된 복수 개의 배선을 구비하고, 상기 배선들 중 최상층 배선은 상기 패드들 사이를 가로질러 서로 연결된 반도체 장치를 제공한다.In addition, the present invention according to another aspect for achieving the above object is provided with a plurality of pads arranged in one direction, and a plurality of first and second power lines respectively disposed on the upper and lower portions bordering the pads, The first and second power lines have a plurality of wires formed in different layers, and the uppermost wire of the wires provides a semiconductor device connected to each other across the pads.

상기한 구성을 포함하는 본 발명에 의하면, 각 패드 사이를 가로지르는 연결라인을 통해 동일한 구동전압을 전달하는 제1 및 제2 파워라인을 서로 연결함으로써 각 파워라인들이 최하층 배선을 통해서만 연결된 종래기술에 따른 반도체 장치의 파워라인 배치구조에 비해 파워라인들이 연결되는 부위가 많이 증가되어 파워라인들을 통한 구동전압 전달능력을 크게 향상시킬 수 있으며, 공간 활용을 효율적으로 할 수 있다. According to the present invention including the above configuration, by connecting the first and second power lines that transmit the same driving voltage to each other through a connection line across each pad, in the prior art in which each power line is connected only through the lowest layer wiring. Compared to the power line arrangement of the semiconductor device, the area where the power lines are connected is increased, thereby greatly improving the driving voltage transmission capability through the power lines, and the space utilization can be efficiently performed.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. Hereinafter, with reference to the accompanying drawings, the most preferred embodiment of the present invention will be described.

도면에 있어서, 층(막, 영역, 배선)들의 폭, 두께, 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어 도시되었으며, 층이 다른 층 또는 기판 '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타낸다. In the drawings, the widths, thicknesses, and spacings of layers (films, regions, and wirings) are exaggerated for clarity and ease of explanation, and are referred to as being on other layers or substrates 'top'. In this case it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween within a range without departing from the spirit of the present invention. Also, parts denoted by the same reference numerals denote the same layer.

실시예Example

도 3은 본 발명의 실시예에 따른 반도체 장치의 파워라인 배치구조를 설명하기 위하여 도시한 평면도이고, 도 4는 도 3에 도시된 'TPL1'의 일부를 도시한 단면 사시도이다.3 is a plan view illustrating a power line arrangement structure of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional perspective view illustrating a part of 'TPL1' illustrated in FIG. 3.

도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 일방향으로 배열된 복수 개의 패드(PAD0~PAD3)와, 패드들(PAD0~PAD3)을 경계로 상하부에 각각 배치된 복수 개의 파워라인(TPL1~TPL3, BPL1~BPL3)과, 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)을 서로 연결하는 연결라인(JPL1~JPL3)을 구비한다.3 and 4, a semiconductor device according to an exemplary embodiment of the present invention may include a plurality of pads PAD0 to PAD3 arranged in one direction and a plurality of pads disposed at upper and lower sides of pads PAD0 to PAD3, respectively. Connection lines JPL1 to JPL3 connecting the power lines TPL1 to TPL3 and BPL1 to BPL3 and the uppermost wiring M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 are provided.

파워라인들(TPL1~TPL3, BPL1~BPL3)은 패드들(PAD0~PAD3)을 경계로 상하부에 각각 배치된다. 이하, 패드들(PAD0~PAD3)의 상부에 배치된 파워라인들(TPL1~TPL3)은 제1 파워라인, 하부에 배치된 파워라인들(BPL1~BPL3)은 제2 파워라인이라 한다. 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)은 패드들(PAD0~PAD3)을 경계로 대칭적으로 배치된다. 여기서, 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)은 명칭을 달리하였지만, 실질적으로 이들 라인(TPL1~TPL3, BPL1~BPL3)은 서로 연결된 하나의 파워라인이다. The power lines TPL1 to TPL3 and BPL1 to BPL3 are disposed at upper and lower sides of the pads PAD0 to PAD3, respectively. Hereinafter, the power lines TPL1 to TPL3 disposed above the pads PAD0 to PAD3 are referred to as a first power line, and the power lines BPL1 to BPL3 disposed below the second power line. The first and second power lines TPL1 to TPL3 and BPL1 to BPL3 are symmetrically arranged with respect to the pads PAD0 to PAD3. Here, although the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 have different names, substantially, these lines TPL1 to TPL3 and BPL1 to BPL3 are one power line connected to each other.

제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)은 반도체 장치의 구동에 필요한 구동전압을 전달한다. 제1 파워라인(TPL1~TPL3)은 각각 서로 다른 구동전압을 전달한다. 제2 파워라인(BPL1~BPL3)은 각각 서로 다른 구동전압을 전달한다. 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)에 있어서, 서로 동일한 구동전압을 전달하는 것끼리는 서로 연결된다. 예를 들어, 본 발명의 실시예에 따른 반도체 장치에서는 'TPL1'은 'BPL1'과 연결되고, 'TPL2'는 'BPL2'와 연결되며, 'TPL3'는 'BPL3'와 연결된다. The first and second power lines TPL1 to TPL3 and BPL1 to BPL3 transfer driving voltages required for driving the semiconductor device. The first power lines TPL1 to TPL3 transmit different driving voltages, respectively. The second power lines BPL1 to BPL3 respectively transmit different driving voltages. In the first and second power lines TPL1 to TPL3 and BPL1 to BPL3, the same driving voltages are connected to each other. For example, in the semiconductor device according to the embodiment of the present invention, 'TPL1' is connected to 'BPL1', 'TPL2' is connected to 'BPL2', and 'TPL3' is connected to 'BPL3'.

제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)은 서로 다른 층에 형성된 복수 개의 배선으로 이루어진다. 이때, 배선들은 기판을 기준으로 최하층에 형성된 최하층 배선과, 기판을 기준으로 최상층에 형성된 최상층 배선과, 최하층 배선과 최상층 배선 사이에 형성된 적어도 하나 이상의 중간층 배선을 구비한다. 예를 들어, 동도면에서 최하층 배선은 'M1'이 되고, 중간층 배선은 'M2'가 되며, 최상층 배선은 'M3'가 된다. 여기서는 중간층 배선이 하나의 배선으로 이루어져 있으나, 이는 설명의 편의를 위한 것으로서, 반도체 장치의 설계에 따라 복수 개가 될 수도 있다. The first and second power lines TPL1 to TPL3 and BPL1 to BPL3 are formed of a plurality of wires formed on different layers. In this case, the wirings include a lowermost wiring formed on the lowermost layer based on the substrate, an uppermost wiring formed on the uppermost layer based on the substrate, and at least one intermediate layer wiring formed between the lowermost wiring and the uppermost wiring. For example, in the same figure, the lowest layer wiring is 'M1', the middle layer wiring is 'M2', and the uppermost wiring is 'M3'. Although the intermediate layer wiring is made of one wiring here, this is for convenience of description and may be a plurality of wirings according to the design of the semiconductor device.

제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최하층 배선(M1)과, 중간층 배선(M2)과, 최상층 배선(M3)은 복수 개의 비아콘택(V1, V2)을 통해 서로 연결된다. 예를 들어, 최하층 배선(M1)과 중간층 배선(M2)은 비아콘택(V1)에 의해 서로 연결되고, 중간층 배선(M2)과 최상층 배선(M3)은 비아콘택(V2)에 의해 서로 연결된다. 이때, 비아콘택(V1, V2)의 개수는 제한을 두지 않으며, 설계 규칙에 따라 적절히 선택될 수 있다. The lowermost wiring M1, the intermediate layer wiring M2, and the uppermost wiring M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 are connected to each other through a plurality of via contacts V1 and V2. do. For example, the lowermost layer wiring M1 and the middle layer wiring M2 are connected to each other by the via contact V1, and the middle layer wiring M2 and the uppermost layer wiring M3 are connected to each other by the via contact V2. In this case, the number of the via contacts V1 and V2 is not limited and may be appropriately selected according to design rules.

연결라인(JPL1~JPL3)은 칩 내에서 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)과 동일한 층에 형성된다. 연결라인(JPL1~JPL3)은 패드들(PAD0~PAD3) 사이를 가로질러 서로 동일한 구동전압을 전달하는 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)을 서로 연결한다. 예를 들어, 'TPL1'의 최상층 배선과 'BPL1'의 최상층 배선을 연결하고, 'TPL2'의 최상층 배선과 'BPL2'의 최상층 배선을 연결하며, 'TPL3'의 최상층 배선과 'BPL3'의 최상층 배 선을 연결한다. The connection lines JPL1 to JPL3 are formed on the same layer as the uppermost wiring M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 in the chip. The connection lines JPL1 to JPL3 connect the uppermost wiring M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 that transmit the same driving voltage to each other across the pads PAD0 to PAD3. Connect. For example, connect the uppermost wiring of 'TPL1' and the uppermost wiring of 'BPL1', connect the uppermost wiring of 'TPL2' and the uppermost wiring of 'BPL2', and connect the uppermost wiring of 'TPL3' and the uppermost layer of 'BPL3'. Connect the wiring.

제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)은 패드들(PAD0~PAD3)이 배열된 방향으로 신장된다. 최상층 배선(M3)의 하부에 형성된 중간층 배선(M2)은 최상층 배선(M3)과 동일한 방향으로 나란하게 배치될 수 있다. 최하층 배선(M1)은 중간층 배선(M2)과 동일한 방향 또는 서로 다른 방향(수직방향)으로 배치되고, 서로 연결되어 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)을 서로 연결시킬 수도 있다. 이에 따라, 본 발명에서, 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)은 최하층 배선(M1)과 최상층 배선(M3)을 통해 연속적으로 연결되어 그물 형태로 연결된 배치구조를 구현할 수 있다. 최하층 배선(M1)은 패드들(PAD1~PAD3)의 하층에 형성되고, 최상층 배선(M3)은 패드들(PAD0~PAD3)과 동일 층에 형성될 수도 있다.The uppermost interconnections M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 extend in the direction in which the pads PAD0 to PAD3 are arranged. The intermediate layer interconnection M2 formed under the uppermost interconnection M3 may be arranged side by side in the same direction as the uppermost interconnection M3. The lowermost wiring M1 may be disposed in the same direction or in a different direction (vertical direction) with the intermediate layer wiring M2, and may be connected to each other to connect the first and second power lines TPL1 to TPL3 and BPL1 to BPL3. have. Accordingly, in the present invention, the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 may be continuously connected through the lowermost wiring M1 and the uppermost wiring M3 to form an arrangement structure connected in a net form. have. The lowermost wiring M1 may be formed under the pads PAD1 to PAD3, and the uppermost wiring M3 may be formed on the same layer as the pads PAD0 to PAD3.

연결라인(JPL1~JPL3)은 제조공정 단순화와 파워라인들의 저저항을 구현하기 위하여 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)과 일체형으로 형성하는 것이 바람직하다. 즉, 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3) 형성공정시 마스크 패턴을 변경하여 연결라인(JPL1~JPL3)을 함께 형성한다. 이를 통해, 한번의 마스크 공정으로 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)과 연결라인(JPL1~JPL3)을 동시에 형성하는 것이 가능하다. 여기서, '마스크 패턴의 변경'이라 함은 종래기술에 따른 반도체 장치에서 파워라인들의 최상층 배선을 형성하기 위해 사용되는 마스크(포토마스크)의 패턴을 변경하는 것을 의미한다. 즉, 본 발명에서는 종래기술에서 사용하는 마스크 패턴에 연결라인을 형성할 수 있는 패턴을 추가로 형성하여 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)과 연결라인(JPL1~JPL3)을 동시에 형성한다. The connection lines JPL1 to JPL3 are preferably formed integrally with the uppermost wiring M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 in order to simplify the manufacturing process and to realize low resistance of the power lines. Do. That is, in the process of forming the uppermost wiring M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3, the mask patterns are changed to form the connection lines JPL1 to JPL3. Through this, it is possible to simultaneously form the uppermost wiring M3 and the connection lines JPL1 to JPL3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 in one mask process. Here, the change of the mask pattern means to change the pattern of the mask (photomask) used to form the uppermost wiring of the power lines in the semiconductor device according to the prior art. That is, in the present invention, a pattern for forming a connection line may be additionally formed on the mask pattern used in the prior art, thereby connecting to the uppermost wiring M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3. The lines JPL1 to JPL3 are simultaneously formed.

도 3에서, 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 최상층 배선(M3)은 서로 분리되어 연결라인(JPL1~JPL3)을 통해 연결되어 있으나, 실질적으로는 연결라인(JPL1~JPL3)을 통해 최상층 배선(M3)과 일체형으로 형성됨에 따라 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)은 하나의 파워라인으로 볼 수 있다. 즉, 'TPL1'과 'BPL1', 'TPL2'와 'BPL2', 그리고 'TPL3'와 'BPL3' 각각은 동일한 구동전압을 전달하는 하나의 파워라인으로 볼 수 있다. 다만, 종래기술과 대비하여 연결라인(JPL1~JPL3) 형성 이전과 이후를 명확하게 구별하기 위하여 서로 다르게 설명하였다. In FIG. 3, the uppermost wiring lines M3 of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 are separated from each other and connected through the connection lines JPL1 to JPL3, but are substantially connected to the connection line JPL1. As the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 are integrally formed with the uppermost interconnection M3 through ˜JPL3, they may be viewed as one power line. That is, 'TPL1' and 'BPL1', 'TPL2' and 'BPL2', and 'TPL3' and 'BPL3' each can be regarded as one power line delivering the same driving voltage. However, in order to clearly distinguish between before and after the connection line (JPL1 ~ JPL3) formed in comparison with the prior art it was described differently.

전술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치에서는 동일한 구동전압을 전달하는 제1 및 제2 파워라인끼리는 연결라인(JPL1~JPL3)을 통해 각 패드마다 연속적으로 서로 연결된다. 이에 따라, 종래기술에서와 같이 각 파워라인들이 최하층 배선을 통해서만 연결된 파워라인 배치구조에 비해 파워라인들이 연결되는 부위가 많이 증가되어 파워라인들을 통한 구동전압 전달능력을 크게 향상시킬 수 있다. As described above, in the semiconductor device according to the embodiment of the present invention, the first and second power lines that transmit the same driving voltage are continuously connected to each pad through the connection lines JPL1 to JPL3. Accordingly, as in the related art, compared to the power line arrangement in which each power line is connected only through the lowermost wiring, a portion where the power lines are connected is increased, thereby greatly improving the driving voltage transfer capability through the power lines.

도 3과 같이 평면도 상에서 바라보았을 때, 연결라인(JPL1~JPL3)을 포함한 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)의 연결구조는 제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)이 배치되는 위치에 따라 다르다. 패드를 기준으로 최외 곽에 배치된 'TPL1'과 'BPL1'의 연결구조는 사다리 형태를 갖고, 그 내부에 배치된 'TPL2'과 'BPL2'의 연결구조와 'TPL3'과 'BPL3'의 연결구조는 패드를 둘러싸는 장방형 구조를 갖는다. 이와 같이 배치되는 위치에 따라 연결구조가 다른 이유는 서로 다른 구동전압을 전달하는 파워라인끼리는 서로 연결되지 않도록 하기 위함이다. When viewed from the top view as shown in FIG. 3, the connection structures of the first and second power lines TPL1 to TPL3 and BPL1 to BPL3 including the connection lines JPL1 to JPL3 are the first and second power lines TPL1 to TPL3. , BPL1 to BPL3). The connection structure of 'TPL1' and 'BPL1' arranged in the outermost part based on the pad has a ladder shape, the connection structure of 'TPL2' and 'BPL2' arranged inside and the connection of 'TPL3' and 'BPL3' The structure has a rectangular structure surrounding the pad. The reason why the connection structure is different according to the positions arranged in this way is to prevent the power lines transferring different driving voltages from being connected to each other.

이에 따라, 'TPL1'과 'BPL1'의 최상층 배선(M3)을 제외한 'TPL2'과 'BPL2', 그리고 'TPL3'과 'BPL3'의 최상층 배선(M3)은 패드들(PAD0~PAD3)이 배열된 방향으로 직선 거리로 연결되지 못하고, 각 패드를 기준으로 서로 분리된다. 즉, 장방향 연결구조를 갖는 'TPL2'과 'BPL2', 그리고 'TPL3'과 'BPL3'의 최상층 배선(M3)은 각 패드를 기준으로 서로 분리된다. 각 패드를 기준으로 서로 분리된 이들은 연결라인(JPL1~JPL3)을 통해 연결되는 것이 아니라, 최하층 배선(M1)을 통해 서로 연결된다. Accordingly, the pads PAD0 to PAD3 are arranged in the uppermost wiring M3 of the TLP2 and BPL2 except for the uppermost wiring M3 of the TPL1 and BPL1, and the uppermost wiring M3 of the TPL3 and BPL3. Can not be connected in a straight distance in the direction shown, and are separated from each other based on each pad. That is, the uppermost interconnections M3 of 'TPL2' and 'BPL2' and 'TPL3' and 'BPL3' having a long connection structure are separated from each other based on the pads. They are separated from each other based on the pads, but are not connected through the connection lines JPL1 to JPL3, but are connected to each other through the lowermost wiring M1.

제1 및 제2 파워라인(TPL1~TPL3, BPL1~BPL3)을 구성하는 배선(M1~M3)의 폭과, 연결라인(JPL1~JPL3)의 폭과, 연결라인(JPL1~JPL3) 간의 간격, 연결라인(JPL1~JPL3)과 최상층 배선(M3) 간의 간격, 패드들(PAD0~PAD3) 간의 피치 등은 제한을 두지 않으나, 설계 규칙의 범위를 벗어나서는 안된다. 연결라인(JPL1~JPL3)은 최상층 배선(M3)과 동일한 층에 형성됨에 따라 서로 연결되지 않는 것끼리는 겹치지 않도록 배치되어야 하기 때문에 전술한 바와 같은 장방형 연결구조가 이루어진다. 최상층 배선(M3)은 연결라인(JPL1~JPL3)보다 큰 폭으로 형성하는 것이 구동전압 전달능력 측면에서 유리하다. 또한, 연결라인(JPL1~JPL3)은 패드 들(PAD0~PAD3) 사이의 간격을 고려하여 가급적 얇은 폭으로 형성하는 것이 공간 활용 측면에서 유리하다. The width of the wirings M1 to M3 constituting the first and second power lines TPL1 to TPL3, BPL1 to BPL3, the width of the connection lines JPL1 to JPL3, the spacing between the connection lines JPL1 to JPL3, The distance between the connection lines JPL1 to JPL3 and the uppermost wiring M3 and the pitch between the pads PAD0 to PAD3 are not limited, but should not be beyond the scope of the design rule. Since the connection lines JPL1 to JPL3 are formed on the same layer as the uppermost wiring M3, the rectangular connection structure as described above is formed because the ones not connected to each other should be arranged so as not to overlap each other. The uppermost wiring M3 is advantageously formed in a width larger than the connection lines JPL1 to JPL3 in terms of driving voltage transfer capability. In addition, the connection lines (JPL1 ~ JPL3) in consideration of the gap between the pads (PAD0 ~ PAD3) to form as thin as possible is advantageous in terms of space utilization.

이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에 따른 반도체 장치에서는 패드를 기준으로 상하부 각각 3개의 파워라인들을 예로 들어 설명하였으나, 이는 일례로서 파워라인들의 개수는 증감될 수 있다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.As described above, although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not for the purpose of limitation. In particular, in the semiconductor device according to the embodiment of the present invention, three upper and lower power lines are described as an example with respect to a pad, but as an example, the number of power lines may be increased or decreased. As such, those skilled in the art may understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래기술에 따른 반도체 장치의 파워라인 배치구조를 도시한 평면도.1 is a plan view showing a power line arrangement of a semiconductor device according to the prior art.

도 2는 도 1에 도시된 'TPL1'을 확대하여 도시한 단면 사시도.Figure 2 is an enlarged cross-sectional perspective view 'TPL1' shown in FIG.

도 3은 본 발명의 실시예에 따른 반도체 장치의 파워라인 배치구조를 도시한 평면도.3 is a plan view showing a power line arrangement structure of the semiconductor device according to the embodiment of the present invention;

도 4는 도 3에 도시된 'TPL1'을 확대하여 도시한 단면 사시도.4 is an enlarged cross-sectional perspective view of the 'TPL1' shown in FIG.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

M1~M3 : 배선M1 ~ M3: Wiring

TPL1~TPL3 : 제1 파워라인TPL1 ~ TPL3: First Power Line

BPL1~BPL3 : 제2 파워라인BPL1 ~ BPL3: Second Power Line

JPL1~JPL3 : 연결라인JPL1 ~ JPL3: Connection Line

PAD0~PAD3 : 패드PAD0 ~ PAD3: Pad

Claims

A plurality of pads arranged in one direction;

A plurality of first and second power lines respectively disposed above and below the pads; And

A connection line formed on the same layer as the uppermost wiring of the first and second power lines and connecting the uppermost wiring of the first and second power lines to each other across the pad;

A semiconductor device comprising a.

The method of claim 1,

And uppermost interconnections of the first and second power lines extend in a direction in which the pads are arranged.

The method of claim 1,

And the connection line is integrally formed with uppermost interconnections of the first and second power lines.

The method of claim 1,

The first and second power lines include a plurality of wires formed on different layers.

The method of claim 1,

The first and second power lines,

Lowest layer wiring; And

At least one intermediate layer interconnection formed between the lowest interconnect and the uppermost interconnect

A semiconductor device comprising a.

The method of claim 5,

The first and second power lines further include a via contact connecting the lowermost wiring and the intermediate layer wiring, and connecting the intermediate layer wiring and the uppermost wiring to each other.

The method of claim 5,

And the uppermost wiring and the intermediate layer wiring are formed in parallel with each other.

The method of claim 1,

And a lowermost wiring of the first and second power lines is connected to each other.

The method of claim 1,

And the pad is disposed on one line.

The method of claim 1,

The first power lines transfer different driving voltages.

The method of claim 1,

The second power lines transfer different driving voltages.

A plurality of pads arranged in one direction; And

A plurality of first and second power lines disposed on upper and lower sides of the pads, respectively;

And the first and second power lines have a plurality of wires formed on different layers, and uppermost wires of the wires are connected to each other across the pads.