KR20100107724A - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

반도체 장치는, 기판의 제1 영역 상에 형성되며 상기 기판으로부터 상방으로 돌출되는 필러 및 상기 필러의 상부에 불순물 영역을 갖는 제1 트랜지스터, 상기 기판의 제2 영역의 표면 상에 형성되는 제2 트랜지스터, 상기 제1 및 제2 영역들에 형성되어 상기 제2 트랜지스터를 덮으며, 상기 제1 영역의 상기 필러의 상부면보다 실질적으로 높은 상부면을 가지고 상기 필러의 상부면을 노출시키는 층간 절연막 패턴, 그리고 상기 필러 상부의 불순물 영역 상에 형성되며 상기 불순물 영역에 전기적으로 연결되는 커패시터를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of manufacturing the semiconductor device}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 수직 채널 영역을 갖는 트랜지스터 및 이에 연결되는 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.

최근 들어, 반도체 메모리 장치의 집적도가 크게 증가됨에 따라, 소스/드레인 영역을 상하로 배치함으로써 작은 수평 면적을 갖는 수직 채널 영역을 갖는 트랜지스터 구조가 개발되었다. 상기 수직 채널 트랜지스터의 불순물 영역들은 배선이나 커패시터에 전기적으로 연결된다.

그러나, 하나의 기판에 상기 수직 채널 트랜지스터와 플레너형 트랜지스터와 같은 다른 구조의 트랜지스터를 함께 형성하기 위해서는 상당히 복잡한 공정들을 통해 제조되며, 상기 수직 채널 트랜지스터가 형성되는 기판 표면과 상기 플레너형 트랜지스터가 형성되는 기판 표면 사이의 높이차에 의하여 상기 수직 채널 트랜지스터와 연결되는 커패시터의 실질적인 노드 높이를 증가시키는 데 한계가 발생하여, 원하는 커패시턴스를 얻기가 용이하지가 않다.

본 발명의 목적은 수직 채널 트랜지스터에 전기적으로 연결되며 향상된 커패시턴스를 갖는 커패시터를 포함한 반도체 장치를 제공하는 데 있다.

본 발명의 다른 목적은 상술한 반도체 장치를 제조하는 방법을 제공하는 데 있다.

상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 반도체 장치는 기판의 제1 영역 상에 형성되며 상기 기판으로부터 상방으로 돌출되는 필러 및 상기 필러의 상부에 불순물 영역을 갖는 제1 트랜지스터, 상기 기판의 제2 영역의 표면 상에 형성되는 제2 트랜지스터, 상기 제1 및 제2 영역들에 형성되어 상기 제2 트랜지스터를 덮으며, 상기 제1 영역의 상기 필러의 상부면보다 실질적으로 높은 상부면을 가지고 상기 필러의 상부면을 노출시키는 층간 절연막 패턴, 그리고 상기 필러 상부의 불순물 영역 상에 형성되며 상기 불순물 영역에 전기적으로 연결되는 커패시터를 포함한다.

본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터의 불순물 영역의 상부면은 상기 제2 영역의 기판의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.

본 발명의 일 실시예에 있어서, 상기 층간 절연막 패턴은 상기 제1 영역에 형성된 필러들이 형성된 부위만을 선택적으로 노출시키는 개구부를 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 커패시터는 상기 노출된 필러의 불순물 영역 상에 직접적으로 접촉하는 하부 전극, 상기 하부 전극의 전체 외측면 상에 형성된 유전막, 및 상기 유전막 상에 형성된 상부 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는 상기 제1 영역의 기판으로부터 상방으로 돌출되는 필러, 상기 필러의 측벽 상에 형성되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되는 제1 게이트 전극, 상기 필러의 하부 아래에 형성되는 제1 불순물 영역, 및 상기 필러의 상부에 형성되는 제2 불순물 영역을 포함할 수 있다.

이 경우에 있어서, 상기 필러들은 제1 방향을 따라 배열되며, 상기 제1 게이트 전극은 상기 제1 방향과 다른 제2 방향을 따라 연장할 수 있다. 상기 반도체 장치는 상기 제1 영역의 기판에 형성되는 제1 소자 분리막 패턴을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 트랜지스터는 상기 제2 영역의 기판 상에 형성되는 제2 게이트 절연막 패턴, 상기 제2 게이트 절연막 패턴 상에 형성되는 제2 게이트 전극, 및 상기 제2 게이트 전극에 인접하여 상기 제2 영역의 기판에 형성된 제3 및 제4 불순물 영역들을 포함할 수 있다. 상기 반도체 장치는 상기 제2 영역의 기판에 형성되는 제2 소자 분리막 패턴을 더 포함할 수 있다.

상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 제1 영역 및 제2 영역으로 구분된 기판에서, 상기 제1 영역의 기판으로부터 상방으로 돌출되는 필러를 형성한다. 상기 제1 영역의 상기 필러 상부에 형성된 불순물 영역을 포함하는 제1 트랜지스터를 형성한다. 상기 제2 영역의 기판 표면 상에 제2 트랜지스터를 형성한다. 상기 제1 및 제2 영역들 상에 상기 제2 트랜지스터를 덮으며, 상기 제1 영역의 상기 필러의 상부면보다 실질적으로 높은 상부면을 가지고 상기 필러의 상부면을 노출시키는 층간 절연막 패턴을 형성한다. 상기 필러 상부의 불순물 영역 상에 상기 불순물 영역에 전기적으로 연결되는 커패시터를 형성한다.

본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터의 불순물 영역의 상부면은 상기 제2 영역의 기판의 상부면과 실질적으로 동일한 평면에 위치하도록 형성될 수 있다.

본 발명의 일 실시예에 있어서, 상기 층간 절연막 패턴을 형성하는 단계는 상기 제1 및 제2 영역들 상에 상기 제1 및 제2 트랜지스터들을 덮도록 층간 절연막을 형성하는 단계 및 상기 층간 절연막을 패터닝하여 상기 제1 영역에 형성된 필러들이 형성된 부위만을 선택적으로 노출시키는 개구부를 갖는 상기 층간 절연막 패턴을 형성하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 커패시터를 형성하는 단계는 상기 노출된 필러의 불순물 영역 상에 직접적으로 접촉하는 하부 전극을 형성하는 단계, 상기 하부 전극의 전체 외측면 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 방법은 상기 제1 영역 및 상기 제2 영역의 기판에 각각 제1 및 제2 트렌치 소자 분리막 패턴들을 형성하는 단계를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터를 형성하는 단계는 상기 제1 영역의 기판으로부터 상방으로 돌출된 필러를 형성하는 단계, 상기 필러의 측벽 상에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 단계, 및 상기 필러의 상부에 불순물 영역을 형성하는 단계를 포함할 수 있다.

이 경우에 있어서, 상기 필러를 형성하는 단계는 상기 제1 영역의 기판으로부터 상방으로 단결정 실리콘 필러를 성장시키는 단계를 포함할 수 있다. 상기 단결정 실리콘 필러를 성장시키는 단계는 레이저 에피택시얼 성장 공정 또는 선택적 에피택시얼 성장 공정으로 통해 수행될 수 있다.

본 발명의 일 실시예에 있어서, 상기 필러들은 제1 방향을 따라 배열되며, 상기 제1 게이트 전극을 상기 제1 방향과 다른 제2 방향을 따라 연장할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 영역의 기판 전면에 불순물 이온을 주입하여 매립 비트 라인을 형성하는 단계를 더 포함할 수 있다.

이와 같이 구성된 본 발명에 따른 반도체 장치는 제1 영역의 기판 상에 형성된 필러 및 상기 필러의 상부에 불순물 영역을 갖는 수직 필러 트랜지스터 및 제2 영역의 표면 상에 형성된 플레너형 트랜지스터를 포함한다. 상기 반도체 장치의 층간 절연막 패턴은 상기 제1 및 제2 영역들 상에 형성되며 상기 제2 영역의 상기 플레너형 트랜지스터를 덮는다. 상기 층간 절연막 패턴은 상기 제1 영역의 상기 필러의 상부면보다 실질적으로 높은 상부면을 가지고 상기 필러의 상부면을 노출시킨 다.

상기 노출된 필러의 불순물 영역 상에는 하부 전극이 접촉하고, 상기 하부 전극의 전체 외측면 상에 유전막이 형성된다. 상기 유전막 상에 상부 전극이 형성되어 상기 불순문 영역과 전기적으로 연결되는 커패시터가 형성된다. 따라서, 상기 유전막은 상기 하부 전극의 하부 외측면을 포함한 전체 외측면 상에 형성되어, 실질적인 커패시터의 높이를 증가시켜 향상된 커패시턴스를 제공할 수 있게 된다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어"있다거나 "접속되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어"있다거나 "직접 접속되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에"또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.

도 1을 참조하면, 상기 반도체 장치는, 제1 및 제2 영역들(CA, PA)을 갖는 기판(100), 제1 영역(CA)에 배치된 제1 트랜지스터, 제2 영역(PA)에 위치하는 제2 트랜지스터 및 상기 제1 트랜지스터에 전기적으로 연결되는 커패시터(190)를 포함한다.

기판(100)은 실리콘 기판 또는 게르마늄 기판 등의 반도체 기판을 포함할 수 있다. 또한, 기판(100)은 SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판을 포함할 수 있다. 기판(100)의 제1 영역(CA)은 메모리 셀들이 배치되는 셀 영역을 포함할 수 있으며, 제2 영역(PA)은 로직 셀들이 구비되는 주변 영역을 포함할 수 있다.

제1 영역(CA)의 기판(100)에는 제1 소자 분리막 패턴(124a)이 구비되고, 제2 영역(PA)의 기판(100)에는 제2 소자 분리막 패턴(124b)이 구비된다. 따라서, 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분될 수 있다. 제1 영역(CA)에 형성되는 소자 분리막 패턴(124a)의 저면은 제2 영역(PA)에 형성되는 소자 분리막 패턴(120b)의 저면보다 낮게 위치한다. 이하에서는, 제1 영역(CA)의 액티브 영역을 제1 액티브 영역이라 하고, 제2 영역(PA)의 액티브 영역을 제2 액티브 영역이라 한다.

본 발명의 일 실시예에 있어서, 상기 제1 액티브 영역은 제1 방향으로 연장하는 라인 형상을 갖는다. 상기 제1 액티브 영역의 기판 상부면 아래에는 불순물 영역이 구비된다. 상기 불순물 영역은 상기 제1 방향으로 배치된 필러(110)들의 저면들을 서로 연결시키는 매립 비트 라인(112a, buried bit line)으로 기능할 수 있다.

상기 제1 액티브 영역의 기판(100) 상에는 수직형 필러(110)들이 구비된다. 필러(110)들은 상기 라인 형상의 제1 액티브 영역 상에서 규칙적으로 배열될 수 있다. 필러(110)는 상기 제1 액티브 영역으로부터 기판에 대해 상방으로 돌출될 수 있다. 필러(110)는 원기둥 또는 사각 기둥 등의 다각 기둥의 형상을 가질 수 있다. 필러(110)의 폭은 상기 라인 형상을 갖는 제1 액티브 영역의 폭과 동일하거나 상기 제1 액티브 영역의 폭보다 작을 수 있다.

필러(110)들의 저면은 제2 영역(PA)의 기판 상부면(100b)보다 낮게 위치한다. 본 발명의 일 실시예에 있어서, 필러(110)들의 상부면들은 제2 영역(PA)의 기판 상부면(100b)과 동일한 평면에 위치할 수 있다. 이와 다르게, 필러(110)들의 상부면들은 제2 영역(PA)의 기판 상부면(100b)보다 높게 위치하거나 낮게 위치할 수 있다.

제1 영역(CA)의 기판(100) 표면을 덮으면서, 필러(110)들의 하부 측벽을 감싸는 절연막 패턴(128)이 구비된다. 절연막 패턴(128)은 제1 영역(CA)의 기판(100)과 제1 게이트 전극(132)을 서로 절연시킨다.

필러(110)의 측벽 표면에는 제1 게이트 절연막(130)이 구비된다. 또한, 제1 게이트 절연막(130)의 표면에는 필러(110)를 둘러싸면서 연장하는 라인 형상을 갖는 제1 게이트 전극(132)이 구비된다. 제1 게이트 전극(132)은 상기 제1 방향과 실 질적으로 직교하는 제2 방향으로 연장한다. 따라서, 제1 게이트 전극(132)은 워드 라인과 공통으로 사용될 수 있다.

필러(110)들의 상부들은 제1 게이트 전극(132)으로부터 상방으로 돌출한다. 돌출된 필러(110)의 상부에는 소스 또는 드레인으로 사용되는 불순물 영역(134)이 구비된다. 또한, 제1 게이트 전극(132)들 사이 및 실리콘 필러(110)들 사이의 갭을 매립하는 층간 절연막(140)이 구비된다.

이에 따라, 기판(100)의 제1 영역(CA)의 필러(110)들에는 수직 필러 트랜지스터들이 구비된다.

한편, 제2 영역(PA)의 기판(100)의 상부면에는 플레너 트랜지스터들이 구비된다. 상기 플레너 트랜지스터는 제2 영역(PA)의 기판(100) 표면 상에 구비되는 제2 게이트 절연막 패턴(144), 제2 게이트 전극(146) 및 마스크 패턴(148)이 적층된 제2 게이트 구조물(150), 그리고 제2 게이트 구조물(152) 양측의 기판(100) 표면 아래에 형성된 소스/드레인(154)을 포함한다.

기판(100)의 제1 및 제2 영역들(CA, PA) 상에는 상부 층간 절연막 패턴(160)이 형성된다. 본 발명의 일 실시예에 있어서, 상부 층간 절연막 패턴(160)은 상기 플레너 트랜지스터들을 커버하고, 제1 영역(CA) 상에 형성된 필러(110)들의 상부면들을 노출시킨다. 즉, 상부 층간 절연막 패턴(160)은 제1 영역(CA) 상에 형성된 필러(110)들의 상부면들을 노출시키기 위한 개구부를 갖게 된다. 상부 층간 절연막 패턴(160)은 제1 영역(CA)보다 제2 영역(PA) 상에서 상대적으로 더 높은 상부면(170a)을 갖게 된다.

본 발명의 실시예들에 있어서, 상부 층간 절연막 패턴(160)은 제1 영역(CA)의 기판(100) 상에 형성된 필러(110)의 상부면보다 실질적으로 높은 상부면(170a)을 가질 수 있다. 즉, 제2 영역(PA) 상에 형성된 상부 층간 절연막 패턴(160)의 상부면(170a)은 제1 영역(CA)의 필러(110) 상부에 형성된 불순물 영역(134)의 상부면보다 높게 위치한다.

상부 층간 절연막 패턴(160)을 관통하여 상기 수직 필러 트랜지스터의 제1 게이트 전극(132)의 일단부와 전기적으로 연결되는 제1 배선(162) 및 상기 플레너형 트랜지스터의 제2 게이트 전극(146) 및 소스/드레인 영역(154)들과 전기적으로 연결되는 제2 및 제3 배선들(164, 166)이 구비된다. 제1 내지 제3 배선들(162, 164, 166)은 콘택 플러그 및 도전성 라인을 포함할 수 있다.

본 발명의 실시예들에 있어서, 제1 영역(CA)에 형성된 필러(110)의 상부면과 전기적으로 연결되는 커패시터(190)가 구비될 수 있다. 커패시터(190)는 하부 전극(192), 하부 전극(192) 상에 형성된 유전막(194) 및 유전막(194) 상에 형성된 상부 전극(196)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 커패시터(190)의 하부 전극(192)은 실린더 형상을 가질 수 있다.

상부 층간 절연막 패턴(160)은 제1 영역(CA) 상에 형성된 필러(110)들의 상부면들을 노출시킨다. 따라서, 커패시터(190)의 하부 전극(192)은 상부 층간 절연막 패턴(160)에 의해 제1 영역(CA)에서 형성된 개구부에서 필러(110) 상부의 불순물 영역(134)과 직접적으로 접촉된다. 필러(110)들의 상부면들은 상부 층간 절연막 패턴(160)에 의해 노출되므로, 하부 전극(192)의 외측 하부면을 포함한 외측면 전 체가 노출된다. 유전막(194)은 노출된 하부 전극(192)의 전체 외측면 상에 형성되므로, 커패시터(190)의 노드 높이가 증가되어, 향상된 커패시턴스를 얻을 수 있게 된다.

이와 같이, 제1 영역(CA)의 기판(100)에는 상기 수직 필러 트랜지스터 및 상기 수직 필러 트랜지스터의 불순물 영역(134)과 직접적으로 연결되는 커패시터(190)를 포함하는 디램 셀들이 구비된다. 본 실시예에 있어서, 커패시터(190)의 하부 전극(192)은 셀프 얼라인 콘택(SAC) 또는 매립 콘택(BC)에 의해 불순물 영역(138)과 연결되지 않고, 하부 전극(192)은 상기 수직 필러 트랜지스터의 불순물 영역(138)과 직접적으로 접촉 및 연결된다.

제1 영역(CA)의 상기 수직 필러 트랜지스터의 불순물 영역(134)의 상부면은 제2 영역(PA)의 플레너 트랜지스터를 선택적으로 커버하는 상부 층간 절연막 패턴(160)의 상부면(170a)보다 낮게 위치한다. 따라서, 불순물 영역(134)과 연결되는 하부 전극(192)의 외측면 전체가 노출되고, 유전막(194)은 하부 전극(192)의 하부 외측면을 포함한 전체 외측면 상에 형성되어, 실질적인 커패시터(190)의 높이를 증가시켜 향상된 커패시턴스를 제공할 수 있게 된다.

이하에서는, 상술한 반도체 장치를 제조하는 방법에 대하여 상세히 설명하기로 한다.

도 2 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.

도 2를 참조하면, 먼저, 제1 영역(CA) 및 제2 영역(PA)을 갖는 기판(100)을 구비한다. 기판(100)은 실리콘 기판 또는 게르마늄 기판 등의 반도체 기판을 포함할 수 있다. 또한, 기판(100)은 SOI(Silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판을 포함할 수 있다. 기판(100)의 제1 영역(CA)은 메모리 셀들이 배치되는 셀 영역을 포함할 수 있으며, 제2 영역(PA)은 로직 셀들이 구비되는 주변 영역을 포함할 수 있다.

기판(100) 상에 패드 산화막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 패드 산화막은 열 산화 공정 또는 화학 기상 증착 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 제1 마스크층은 화학 기상 증착 공정에 의해 형성된 실리콘 질화물 또는 실리콘 산질화물로 이루어질 수 있다.

상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝하여 제1 영역(CA)의 기판(100) 상에 제1 마스크 패턴(104a)을 형성하고 제2 영역(PA)의 기판(100) 상에 제2 마스크 패턴(104b)을 형성한다. 이 후, 상기 제1 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.

본 발명의 실시예들에 있어서, 제1 마스크 패턴(104a)은 원형 또는 다각형 단면 구조를 가질 수 있으며, 제2 마스크 패턴(104b)은 기판(100) 상에서 제1 방향으로 연장하는 바의 구조를 가질 수 있다.

제1 및 제2 마스크 패턴들(104a, 104b)을 식각 마스크로 이용하여 상기 패드 산화막 및 기판(100)을 부분적으로 식각함으로써, 기판(100)의 제1 영역(CA)에 제1 패드 산화막 패턴(102a) 및 제1 상부 패턴(110)을 형성함과 동시에 기판(100)의 제2 영역(PA)에 제2 패드 산화막 패턴(102b) 및 제2 상부 패턴(109)을 형성한다.

제2 마스크 패턴(104b)을 이용하여 제2 영역(PA)의 기판(100)을 부분적으로 식각함에 따라, 기판(100)의 제2 영역(PA)에는 제2 상부 패턴(109)을 정의하는 제2 소자 분리용 트렌치(108)가 형성된다. 제2 소자 분리용 트렌치(108)를 형성함으로써, 제2 영역(PA)의 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다. 따라서, 제2 영역(PA)에는 제2 소자 분리용 트렌치(108)에 의해 구분된 제2 상부 패턴(109)을 포함하는 제2 액티브 구조물이 형성된다.

예를 들면, 제1 및 제2 상부 패턴들(110, 109)은 이방성 식각 공정에 의해 식각될 수 있다. 본 발명의 실시예들에 있어서, 제1 상부 패턴(110)은 제1 마스크 패턴(104a)의 단면 구조에 따라 원기둥 또는 다각 기둥의 구조를 가질 수 있으며, 제2 상부 패턴(109)은 제2 마스크 패턴(104b)의 단면 구조에 따라 상기 제1 방향에 대해 실질적으로 평행한 방향을 따라 연장되는 바의 형상을 가질 수 있다. 여기서, 제2 상부 패턴(109)은 제1 상부 패턴(110)에 비해 실질적으로 넓은 폭을 가질 수 있다.

도 3을 참조하면, 제1 상부 패턴(110)에 인접하는 제1 영역(CA)의 기판(100)에 불순물들을 주입하여 예비 불순물 영역(112)을 형성한다. 예비 불순물 영역(112)은 P형 불순물들 또는 N형 불순물들을 포함할 수 있다. 예를 들면, 예비 불순물 영역(112)은 붕소(B), 인듐(In) 등의 P형 불순물들이나 인(P), 비소(As) 등과 같은 N형 불순물을 포함할 수 있다.

이어서, 제1 마스크 패턴(104a) 및 제1 상부 패턴(110)의 측벽들 상에 제3 마스크 패턴(114)을 형성한다. 제3 마스크 패턴(114)은 제1 상부 패턴(110)을 감싸며 상기 제1 방향과 실질적으로 평행한 방향으로 연장되는 바의 구조로 형성될 수 있다. 예를 들면, 제3 마스크 패턴(114)은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성될 수 있다.

본 발명의 실시예들에 있어서, 제1 마스크 패턴(104a)과 제1 상부 패턴(110)의 프로파일을 따라 연속적으로 제3 마스크층(도시되지 않음)을 형성한 다음, 상기 제3 마스크층을 이방성 식각 공정으로 식각하여 제1 상부 패턴(110)을 감싸는 제3 마스크 패턴(114)을 형성할 수 있다. 이 때, 제2 상부 패턴(109)을 감싸는 제4 마스크 패턴(도시되지 않음)을 형성할 수 있으나, 공정을 단순화하기 위하여 상기 제4 마스크 패턴을 형성하는 공정은 생략될 수 있다. 이 경우에 있어서, 제2 영역(PA)의 기판(100) 상에는 제4 마스크층(도시되지 않음)이 형성되어 제2 영역(PA)의 기판(100) 전체를 커버할 수 있다.

도 4를 참조하면, 제1 및 제3 마스크 패턴들(104a, 114)을 식각 마스크들로 사용하는 식각 공정을 통해, 제1 영역(CA)의 기판(100)을 식각함으로써 기판(100)의 제1 영역(CA)에 제1 소자 분리용 트렌치(120)들을 형성한다. 본 발명의 일 실시예에 있어서, 제1 영역(CA)의 기판(100)은 이방성 식각 공정에 의해 부분적으로 제거될 수 있다. 이 때, 제2 영역(PA)의 기판(100)은 제2 마스크 패턴(104b) 및 상기 제4 마스크층에 의해 커버되어 상기 식각 공정에 의해 식각되지 않을 수 있다.

이에 따라, 예비 불순물 영역(112)은 제1 소자 분리용 트렌치(120)를 사이에 두고 서로 분리되어 매립 비트 라인(112a)이 형성된다. 또한, 제1 소자 분리용 트렌치(120)를 형성함으로써, 제1 영역(CA)의 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다.

따라서, 제1 영역(CA)에는 제1 소자 분리용 트렌치(120)에 의해 구분된 제1 하부 패턴(122) 및 제1 하부 패턴(122)의 상부에 형성된 제1 상부 패턴(110)을 포함하는 제1 액티브 구조물이 형성된다. 제1 하부 패턴(122)은 제3 마스크 패턴(114)의 형상에 따라 기판(100)의 제1 영역(CA)에서 상기 제1 방향에 대해 실질적으로 평행한 방향을 따라 연장될 수 있다. 제1 하부 패턴(122)은 제1 상부 패턴(110)에 비하여 실질적으로 넓은 폭을 가질 수 있다.

이어서, 도시되지는 않았지만, 제2 영역(PA) 상에 형성된 상기 제4 마스크층을 제거한다. 예를 들면, 상기 제4 마스크층은 습식 식각 공정을 통해 제거되어 기판(100) 표면 손상을 방지할 수 있다.

본 실시예에 있어서는, 제1 영역(CA)의 기판(100) 상에 제1 상부 패턴, 즉 수직형 필러(110)를 먼저 형성한 후에, 제1 소자 분리용 트렌치(120) 및 매립 비트 라인(112a)을 형성할 수 있다.

본 발명의 다른 실시예에 있어서, 상기 소자 분리 패턴과 상기 매립 비트 라인을 먼저 형성한 후에, 기판을 시드로 하여 단결정 실리콘을 결정 성장시켜 단결정 실리콘 필러를 형성할 수 있다. 이 경우에 있어서, 단결정 실리콘 필러는 선택적 에피택셜 성장 공정 또는 레이저 에피택셜 성장 공정을 통해 형성될 수 있다.

도 5를 참조하면, 기판(100) 상에 제1 및 제2 마스크 패턴들(104a, 104b)과 상기 제1 및 제2 액티브 구조물들을 커버하는 절연막을 형성한다. 상기 절연막은 제1 소자 분리용 트렌치(120), 제1 영역(CA)의 필러(110)들 사이의 갭, 및 제2 소자 분리용 트렌치(108)를 채운다. 이어서, 제1 및 제2 마스크 패턴들(104a, 104b)의 상부가 노출될 때 상기 절연막을 연마한다.

상기 절연막은 갭필 특성이 우수한 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 절연막은 제1 영역(CA)에서 인접하는 상기 제1 액티브 구조물들 사이와 제2 영역(PA)에서 인접하는 상기 제2 액티브 구조물들 사이를 충분히 매립하도록 형성된다.

따라서, 제1 소자 분리용 트렌치(120) 및 제2 소자 분리용 트렌치(109)에는 각각 제1 소자 분리막 패턴(124a) 및 제2 소자 분리막 패턴(124b)이 형성된다. 또한, 제1 영역(CA)에서 인접하는 필러(110)들 사이에는 제1 절연막 패턴(124c)이 형성된다.

도 6을 참조하면, 제2 소자 분리막 패턴(124b) 및 제2 마스크 패턴(104b) 상에 제2 포토레지스트 패턴(126)을 형성한다. 제2 포토레지스트 패턴(126)은 제1 영역(CA)을 노출시키고 제2 영역(PA) 전체를 커버한다.

제2 포토레지스트 패턴(126)을 식각 마스크로 이용하여 제1 절연막 패턴(124c)의 상부를 식각하여, 제1 영역(CA)의 기판(100) 상에 제2 절연막 패턴(128)을 형성한다. 예를 들면, 제1 절연막 패턴(124c)은 습식 식각을 통해 식각될 수 있다.

이에 따라, 제1 절연막 패턴(124c)의 일부가 식각되어 제1 상부 패턴, 즉 수직형 필러(110)의 측벽이 노출된다. 제2 절연막 패턴(128)은 필러(110)의 하부 측벽을 둘러싼다. 제2 절연막 패턴(128)을 관통하여 필러(110)들의 상부가 돌출된다. 그러므로, 제2 절연막 패턴(128)은 제1 영역(CA)의 기판(100)과 후속 공정을 통해 형성되는 수직 필러 트랜지스터의 게이트 전극을 서로 절연시키는 역할을 하게 된다.

이 후, 도시되지는 않았지만, 제2 포토레지스트 패턴(126)은 에싱 및 스트립 공정을 통해 제거된다.

도 7을 참조하면, 필러(110)의 노출된 표면에 제1 게이트 절연막(130)을 형성한다. 제1 게이트 절연막(130)은 필러(110)의 표면을 열산화시켜 형성할 수 있다. 이와 다르게, 제1 게이트 절연막(130)은 화학 기상 증착 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다.

제1 게이트 절연막(130) 및 제2 절연막 패턴(128) 상부에 예비 게이트 전극용 도전막(도시되지 않음)을 형성한다. 상기 예비 게이트 전극용 도전막은 폴리실리콘 또는 금속 물질을 증착하여 형성할 수 있다. 예를 들면, 상기 예비 게이트 전극용 도전막은 폴리실리콘, 텅스텐(W), 텅스텐 질화물(WNx), 텅스텐 실리사이드(WSix), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 탄탈륨 실리사이드(TaSix), 알루미늄(Al), 알루미늄 질화물(AlNx) 등을 포함할 수 있다.

이어서, 상기 예비 게이트 전극용 도전막을 연마한 후, 상기 예비 게이트 전극용 도전막의 상부면 일부를 식각하여 상기 예비 게이트 전극용 도전막의 두께를 감소시켜 필러(110)의 상부를 노출시킨다. 상기 예비 게이트 전극용 도전막의 일부는 건식 식각 또는 습식 식각 공정으로 통해 제거될 수 있다. 이에 따라, 제2 영역(PA)의 기판(100) 상부면(100b) 보다 낮은 상부면을 갖는 게이트 전극용 도전막이 형성된다.

이어서, 상기 게이트 전극용 도전막을 패터닝하여 제1 게이트 전극(132)을 형성한다. 구체적으로, 상기 게이트 전극용 도전막을 갖는 기판(100) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한다. 제1 영역(CA) 상에 형성된 상기 제3 포토레지스트 패턴은 상기 제1 방향과 실질적으로 직교하는 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 제1 영역(CA) 상에 형성된 상기 제3 포토레지스트 패턴은 상기 제2 방향으로 배열된 필러(110)들을 덮는 형상을 갖는다. 한편, 상기 제3 포토레지스트 패턴은 제2 영역(PA)에 형성된 막들을 모두 덮는 형상을 갖는다.

상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 전극용 도전막을 식각함으로써 제1 게이트 전극(132)을 형성한다. 제1 게이트 전극(132)은 필러(110)들을 둘러싸는 형상을 갖는다. 또한, 제1 게이트 전극(132)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 따라서, 제1 게이트 전극(132)은 워드 라인으로 사용될 수 있다.

이 후, 도시되지는 않았지만, 상기 제3 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.

도 8을 참조하면, 제1 게이트 전극(132)들 사이 및 필러(130)들 사이의 갭을 매립하는 층간 절연막(140)을 형성한다. 예를 들면, 층간 절연막(140)은 산화물을 사용하여 형성될 수 있다.

본 발명의 실시예들에 따르면, 제1 마스크 패턴(104a)이 노출될 때까지 층간 절연막(140)의 상부를 부분적으로 제거하여 층간 절연막(140)의 상부를 평탄화시킬 수 있다. 예를 들면, 층간 절연막(140)은 화학 기계적 연마 공정 및/또는 에치 백 공정을 통해 평탄화될 수 있다.

이어서, 필러(110) 상의 제1 마스크 패턴(104a) 및 제1 패드 산화막 패턴(102a)을 선택적으로 제거한 후, 필러(110)의 상부에 불순물들을 주입하여 불순물 영역(134)을 형성한다. 불순물 영역(134)은 P형 불순물들 또는 N형 불순물들을 포함할 수 있다. 예를 들면, 불순물 영역(134)은 붕소, 인듐 등의 P형 불순물들 또는 인, 비소 등과 같은 N형 불순물들을 포함할 수 있다.

상기 공정들을 수행함으로써, 제1 영역(CA)의 기판(100) 상에 수직 필러 트랜지스터들이 완성된다.

이 후, 제2 하드 마스크 패턴(104b) 및 제2 패드 산화막 패턴(102b)을 선택적으로 제거한다. 상기 공정을 수행함에 따라, 제2 소자 분리막 패턴(124b)의 상부면도 일부 식각된다. 이에 따라, 제2 영역(PA)의 기판(100) 상부면(100b)이 노출된다.

도 9를 참조하면, 제2 영역(PA)의 기판(100) 상에 제2 게이트 절연막, 도전막 및 제3 마스크 패턴(148)을 형성한다. 제3 마스크 패턴(148)을 식각 마스크로 상기 도전막 및 제2 게이트 절연막을 식각함으로써 제2 게이트 절연막 패턴(144), 제2 게이트 전극(146) 및 제3 마스크 패턴(148)을 포함하는 제2 게이트 구조 물(150)이 형성된다. 제2 게이트 구조물(150)의 양측에 스페이서(152)를 형성한다. 또한, 제2 게이트 구조물(150) 양측의 제2 영역(PA)의 기판(100) 표면에 불순물을 도핑시켜 소스/드레인 영역(154)을 형성하여, 제2 영역(PA)의 기판(100)에 플레너형 트랜지스터를 완성한다.

이어서, 기판(100) 상에 상부 층간 절연막(158)을 형성하여, 제1 영역(CA)에 형성된 수직 필러 트랜지스터들 및 제2 영역(PA)에 형성된 플레너형 트랜지스터를 덮는다. 상부 층간 절연막(158)을 관통하여 상기 수직 필러 트랜지스터의 제1 게이트 전극(132)과 전기적으로 연결되는 제1 배선(162) 및 상기 플레너형 트랜지스터의 제2 게이트 전극(146) 및 소스/드레인 영역(154)들과 전기적으로 연결되는 제2 및 제3 배선들(164, 166)을 형성한다. 제1 내지 제3 배선들(162, 164, 166)은 콘택 플러그 및 도전성 라인을 포함할 수 있다.

도 10을 참조하면, 기판(100) 상에 제2 영역(PA)을 커버하고 제1 영역(CA) 상에 형성된 필러(110)들이 형성되어 있는 부위를 노출시키는 제4 포토레지스트 패턴(168)을 형성한다.

제4 포토레지스트 패턴(168)을 식각 마스크로 사용하여 제1 영역(CA)의 상부 층간 절연막(158)을 식각하여 제1 영역(CA)의 기판(100) 상에 개구부(170)를 갖는 상부 층간 절연막 패턴(160)을 형성한다. 예를 들면, 상부 층간 절연막(158)은 습식 식각 공정을 통해 식각될 수 있다.

상기 식각 공정을 수행함에 따라, 상부 층간 절연막 패턴(160)은 제1 영역(CA)보다 제2 영역(PA) 상에서 상대적으로 더 높은 상부면(170a)을 갖게 된다. 따라서, 개구부(170)는 제2 영역(PA)의 상부 층간 절연막 패턴(160)의 상부면(170a)의 높은 단차에 의해 형성된다.

본 발명의 일 실시예에 있어서, 상부 층간 절연막 패턴(160)은 제1 영역(CA) 상에서 형성된 필러(110)들의 상부면들, 즉 필러(110) 상부에 형성된 불순물 영역(134)을 노출시킬 수 있다. 또한, 상부 층간 절연막 패턴(160)은 제2 영역(PA)의 기판(100) 상에 형성된 상기 플레너형 트랜지스터를 덮는다. 상부 층간 절연막 패턴(160)은 제2 영역(PA)에 형성되어 상기 제2 게이트 구조물을 커버한다.

본 발명의 실시예들에 있어서, 상부 층간 절연막 패턴(160)은 제1 영역(CA)의 기판(100) 상에 형성된 필러(110)의 상부면보다 실질적으로 높은 상부면을 가질 수 있다.

이 후, 도시되지는 않았지만, 제4 포토레지스트 패턴(168)을 에싱 및 스트립 공정을 통해 제거한다.

도 11을 참조하면, 기판(100) 상에 식각 저지막(172)을 형성한다. 식각 저지막(172)은 질화물을 포함하는 절연 물질을 이용하여 형성될 수 있다. 예를 들면, 식각 저지막(172)은 실리콘 질화물을 이용하여 형성될 수 있다. 식각 저지막(172)은 제2 영역(PA)의 상부 층간 절연막 패턴(160) 및 상부 층간 절연막 패턴(160)의 개구부(170)에 의해 노출된 제1 영역(CA)의 일부를 덮는다.

도 12를 참조하면, 식각 저지막(172) 상에 몰드막을 형성한다. 상기 몰드막은 필러(110)의 상부면과 접촉되는 커패시터의 하부 전극을 성형하기 위한 막일 수 있다. 예를 들면, 상기 몰드막은 산화물을 포함하는 절연 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 몰드막은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG, SOG 등을 이용하여 형성할 수 있다.

상기 몰드막의 두께는 상기 하부 전극의 높이를 결정할 수 있다. 따라서, 상기 몰드막의 두께는 최종적인 커패시터에서 요구되는 커패시턴스에 따라 적절히 조절될 수 있음을 이해할 수 있을 것이다.

이어서, 상기 몰드막을 패터닝하여 상기 하부 전극들이 형성될 영역을 정의하는 개구부(182)들을 갖는 몰드막 패턴(180)을 형성한다. 개구부(182)들은 제1 영역(CA)의 기판(100) 상에 형성된 필러(110)들의 상부면들을 노출시킨다.

본 발명의 일 실시예에 있어서, 상기 몰드막 상에 상기 몰드막에 대한 식각 선택비를 갖는 물질을 사용하여 마스크층(도시되지 않음)을 형성하고, 상기 마스크층 상에 상기 하부 전극들이 형성될 영역을 정의하기 위한 제5 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 예를 들면, 상기 마스크층은 질화물을 사용하여 형성될 수 있다.

상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크층을 식각하여 상기 몰드막 상에 상기 하부 전극이 형성될 영역을 정의하는 마스크 패턴(도시되지 않음)을 형성할 수 있다. 이 후, 상기 제5 포토레지스트 패턴은 에싱 및 스트립 공정에 의하여 제거될 수 있다. 이어서, 상기 마스크 패턴을 이용하여 상기 몰드막을 부분적으로 식각하여 필러(110)들의 상부면들을 노출시키는 몰드막 패턴(180)을 형성할 수 있다.

이어서, 노출된 필러(180)의 상부면, 상기 개구부의 내부면 및 상기 마스크 패턴 상에 도전막을 형성한 후, 상기 개구부를 채우면서 상기 도전막 상에 희생막을 형성한다. 예를 들면, 상기 도전막은 폴리실리콘 또는 금속을 이용하여 형성될 수 있다. 상기 희생막은 실리콘 산화물을 이용하여 형성될 수 있다.

이 후, 상기 희생막의 상부, 및 몰드막 패턴(180) 상에 형성된 도전막의 일부와 상기 마스크를 제거한다. 예를 들면, 상기 희생막의 상부, 상기 도전막의 일부 및 상기 마스크는 화학 기계적 연마 공정, 에치 백 공정 등에 의해 제거될 수 있다.

이어서, 제1 영역(CA)의 기판(100) 상에 몰드막 패턴(180)의 개구부(182) 내의 상기 희생막을 제거한다. 따라서, 상기 도전막이 개구부(182)의 내부면 상에 형성되어 필러(110) 상부에 형성된 불순물 영역(134)과 직접 접촉되는 실린더형 하부 전극(192)이 형성된다. 이 후, 제1 영역(CA)의 기판(100) 상에 형성된 몰드막 패턴(180)을 제거한다. 이에 따라, 필러(110)의 상부에 형성된 불순물 영역(134)과 접촉하는 하부 전극(192)의 전체 외측면은 노출되게 된다.

도 13을 참조하면, 하부 전극(192) 상에 하부 전극(192)의 프로파일을 따라 연속적으로 유전막(194)을 형성한다. 이어서, 유전막(194) 상에 상부 전극(196)을 형성하여 필러(110) 상부의 불순물 영역(134)과 직접적으로 접촉하는 커패시터(190)를 형성한다. 또한, 제2 영역(PA)의 기판(100) 상에는 상기 플레너형 트랜지스터를 보호하는 보호막 패턴(184)이 형성될 수 있다.

본 발명의 실시예들에 있어서, 상부 층간 절연막 패턴(160)은 제2 영역(PA)의 제2 게이트 구조물을 커버하고 제1 영역(CA) 상에 형성된 필러(110)들을 노출시 킨다. 즉, 상부 층간 절연막 패턴(160)은 제1 영역(CA) 상에 형성된 필러(110)들의 상부면들을 노출시키기 위하여 제1 영역(CA)에서 개구부(170)를 갖는다. 한편, 커패시터(190)의 하부 전극(192)은 상부 층간 절연막 패턴(160)에 의해 제1 영역(CA)에 형성된 개구부(170)에서 필러(110) 상부의 불순물 영역(134)과 직접적으로 접촉된다.

따라서, 제1 영역(CA)의 기판(100) 상에 형성된 몰드막 패턴(180)이 제거됨에 따라, 하부 전극(192)의 외측 하부면을 포함한 외측면 전체가 노출된다. 유전막(194)은 노출된 하부 전극(192)의 전체 외측면 상에 형성되므로, 커패시터(190)의 노드 높이가 증가되어, 향상된 커패시턴스를 얻을 수 있게 된다.

상술한 바와 같이, 반도체 장치는 제1 영역의 기판 상에 형성된 필러 및 상기 필러의 상부에 불순물 영역을 갖는 수직 필러 트랜지스터 및 제2 영역의 표면 상에 형성된 플레너형 트랜지스터를 포함한다. 상기 반도체 장치의 층간 절연막 패턴은 상기 제1 및 제2 영역들 상에 형성되며 상기 제2 영역의 상기 플레너형 트랜지스터를 덮는다. 상기 층간 절연막 패턴은 상기 제1 영역의 상기 필러의 상부면보다 실질적으로 높은 상부면을 가지고 상기 필러의 상부면을 노출시킨다.

상기 노출된 필러의 불순물 영역 상에는 하부 전극이 접촉하고, 상기 하부 전극의 전체 외측면 상에 유전막이 형성된다. 상기 유전막 상에 상부 전극이 형성되어 상기 불순문 영역과 전기적으로 연결되는 커패시터가 형성된다. 따라서, 상기 유전막은 상기 하부 전극의 하부 외측면을 포함한 전체 외측면 상에 형성되어, 실 질적인 커패시터의 높이를 증가시켜 향상된 커패시턴스를 제공할 수 있게 된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.

도 2 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 기판 108 : 제2 소자 분리용 트렌치

110 : 필러 112a : 매립 비트 라인

120 : 제1 소자 분리용 트렌치 124a : 제1 소자 분리막 패턴

124b : 제2 소자 분리막 패턴 130 : 제1 게이트 절연막

132 : 제1 게이트 전극 134 : 불순물 영역

144 : 제2 게이트 절연막 패턴 146 : 제2 게이트 전극

150 : 제2 게이트 구조물 152 : 스페이서

154 : 소스/드레인 영역 158 : 상부 층간 절연막

160 : 상부 층간 절연막 패턴 170 : 개구부

172 : 식각 저지막 180 : 몰드막 패턴

190 : 커패시터 192 : 하부 전극

194 : 유전막 196 : 상부 전극

Claims (19)

1. 기판의 제1 영역 상에 형성되며, 상기 기판으로부터 상방으로 돌출되는 필러 및 상기 필러의 상부에 불순물 영역을 갖는 제1 트랜지스터;

   상기 기판의 제2 영역의 표면 상에 형성되는 제2 트랜지스터;

   상기 제1 및 제2 영역들에 형성되어 상기 제2 트랜지스터를 덮으며, 상기 제1 영역의 상기 필러의 상부면보다 실질적으로 높은 상부면을 가지고 상기 필러의 상부면을 노출시키는 층간 절연막 패턴; 및

   상기 필러 상부의 불순물 영역 상에 형성되며 상기 불순물 영역에 전기적으로 연결되는 커패시터를 포함하는 반도체 장치.
2. 제 1 항에 있어서, 상기 필러 상부에 형성된 불순물 영역의 상부면은 상기 제2 영역의 기판의 상부면과 실질적으로 동일한 평면에 위치하는 것을 특징으로 하는 반도체 장치.
3. 제 1 항에 있어서, 상기 층간 절연막 패턴은 상기 제1 영역에 형성된 필러들이 형성된 부위만을 선택적으로 노출시키는 개구부를 갖는 것을 특징으로 하는 반도체 장치.
4. 제 1 항에 있어서, 상기 커패시터는

   상기 노출된 필러의 불순물 영역 상에 직접적으로 접촉하는 하부 전극;

   상기 하부 전극의 전체 외측면 상에 형성된 유전막; 및

   상기 유전막 상에 형성된 상부 전극을 포함하는 것을 특징으로 하는 반도체 장치.
5. 제 1 항에 있어서, 상기 제1 트랜지스터는

   상기 제1 영역의 기판으로부터 상방으로 돌출되는 필러;

   상기 필러의 측벽 상에 형성되는 제1 게이트 절연막;

   상기 제1 게이트 절연막 상에 형성되는 제1 게이트 전극;

   상기 필러의 하부 아래에 형성되는 제1 불순물 영역; 및

   상기 필러의 상부에 형성되는 제2 불순물 영역을 포함하는 것을 특징으로 하는 반도체 장치.
6. 제 5 항에 있어서, 상기 필러들은 제1 방향을 따라 배열되며, 상기 제1 게이트 전극은 상기 제1 방향과 다른 제2 방향을 따라 연장하는 것을 특징으로 하는 반도체 장치.
7. 제 5 항에 있어서, 상기 제1 영역의 기판에 형성되는 제1 소자 분리막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
8. 제 1 항에 있어서, 상기 제2 트랜지스터는

   상기 제2 영역의 기판 상에 형성되는 제2 게이트 절연막 패턴;

   상기 제2 게이트 절연막 패턴 상에 형성되는 제2 게이트 전극; 및

   상기 제2 게이트 전극에 인접하여 상기 제2 영역의 기판에 형성된 제3 불순물 영역 및 제4 불순물 영역을 포함하는 것을 특징으로 하는 반도체 장치.
9. 제 8 항에 있어서, 상기 제2 영역의 기판에 형성되는 제2 소자 분리막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
10. 제1 영역 및 제2 영역으로 구분된 기판에서, 상기 제1 영역의 기판으로부터 상방으로 돌출되는 필러를 형성하는 단계;

    상기 제1 영역의 상기 필러의 상부에 형성된 불순물 영역을 포함하는 제1 트랜지스터를 형성하는 단계;

    상기 제2 영역의 기판 표면 상에 제2 트랜지스터를 형성하는 단계;

    상기 제1 및 제2 영역들 상에서 상기 제2 트랜지스터를 덮으며, 상기 제1 영역의 상기 필러의 상부면보다 실질적으로 높은 상부면을 가지고 상기 필러의 상부면을 노출시키는 층간 절연막 패턴을 형성하는 단계; 및

    상기 필러 상부의 불순물 영역 상에 상기 불순물 영역에 전기적으로 연결되는 커패시터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
11. 제 10 항에 있어서, 상기 제1 트랜지스터의 불순물 영역의 상부면은 상기 제2 영역의 기판의 상부면과 실질적으로 동일한 평면에 위치하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
12. 제 10 항에 있어서, 상기 층간 절연막 패턴을 형성하는 단계는

    상기 제1 및 제2 영역들 상에 상기 제1 및 제2 트랜지스터들을 덮도록 층간 절연막을 형성하는 단계; 및

    상기 층간 절연막을 패터닝하여 상기 제1 영역에 형성된 필러들이 형성된 부위만을 선택적으로 노출시키는 개구부를 갖는 상기 층간 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
13. 제 10 항에 있어서, 상기 커패시터를 형성하는 단계는

    상기 노출된 필러의 불순물 영역 상에 직접적으로 접촉하는 하부 전극을 형성하는 단계;

    상기 하부 전극의 전체 외측면 상에 유전막을 형성하는 단계; 및

    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
14. 제 10 항에 있어서, 상기 제1 영역 및 상기 제2 영역의 기판에 각각 제1 및 제2 트렌치 소자 분리막 패턴들을 형성하는 단계를 더 포함하는 것을 특징으로 하 는 반도체 장치의 제조 방법.
15. 제 10 항에 있어서, 상기 제1 트랜지스터를 형성하는 단계는

    상기 제1 영역의 기판으로부터 상방으로 돌출된 필러를 형성하는 단계;

    상기 필러의 측벽 상에 제1 게이트 절연막을 형성하는 단계;

    상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 단계; 및

    상기 필러의 상부에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
16. 제 15 항에 있어서, 상기 필러를 형성하는 단계는 상기 제1 영역의 기판으로부터 상방으로 단결정 실리콘 필러를 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
17. 제 16 항에 있어서, 상기 단결정 실리콘 필러를 성장시키는 단계는 레이저 에피택시얼 성장 공정 또는 선택적 에피택시얼 성장 공정으로 통해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
18. 제 15 항에 있어서, 상기 필러들은 제1 방향을 따라 배열되며, 상기 제1 게이트 전극을 상기 제1 방향과 다른 제2 방향을 따라 연장하는 것을 특징으로 하는 반도체 장치의 제조 방법.
19. 제 10 항에 있어서, 상기 제1 영역의 기판 전면에 불순물 이온을 주입하여 매립 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.

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