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KR20100003605A - 반도체 소자의 리세스 게이트 제조방법 - Google Patents

반도체 소자의 리세스 게이트 제조방법 Download PDF

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KR20100003605A KR1020080063583A KR20080063583A KR20100003605A KR 20100003605 A KR20100003605 A KR 20100003605A KR 1020080063583 A KR1020080063583 A KR 1020080063583A KR 20080063583 A KR20080063583 A KR 20080063583A KR 20100003605 A KR20100003605 A KR 20100003605A
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주식회사 하이닉스반도체
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Abstract

본 발명은, 소자분리막에 의해 정의된 반도체 기판의 활성영역 내에, 리세스 게이트 트랜치를 형성하는 단계와, 트랜치 내벽 및 활성영역에 게이트 절연막을 형성하는 단계와, 게이트 절연막이 형성된 트랜치를 채우도록 반도체 기판 전면에 게이트 도전막을 형성하는 단계와, 게이트 도전막 위에 게이트 금속막 패턴 및 하드마스크막 패턴을 형성하는 단계와, 게이트 금속막 패턴 및 하드마스크막 패턴의 측면에 스페이서를 형성하는 단계와, 하드마스크막 패턴 및 스페이서를 식각마스크로 게이트 도전막 및 게이트 절연막을 식각하는 단계와, 패터닝된 게이트 도전막의 측면을 측방향으로 리세스하는 단계와, 리세스된 게이트 도전막의 측면에 측벽산화막을 형성하는 반도체 소자의 리세스 게이트 형성방법을 제시한다.
랜딩 컨택플러그, 등방성 식각, 게이트 도전막

Description

반도체 소자의 리세스 게이트 제조방법{Method for fabricating in recess gate of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 리세스 게이트 제조방법에 관한 것이다.
반도체 소자의 고집적화, 미세화가 빠르게 진행됨에 따라, 반도체 메모리 소자, 예를 들면, 트랜지스터와 캐패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자의 크기가 점점 줄어들고 있다. 이에 따라, 비트라인 또는 스토리지 전극과 반도체 기판의 불순물영역이 접하는 비트라인 컨택 및 스토리지노드 컨택 또는 랜딩플러그 컨택의 면적도 좁아지게 된다. 이 경우, 랜딩플러그를 형성하는 과정에서 랜딩플러그 컨택홀이 오픈되지 않는 문제점이 발생할 수 있다.
도 1 내지 도 2는 종래의 리세스 게이트 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(100)에 활성영역(105)을 정의하는 STI(shallow trench isolation) 구조의 소자분리막(110)을 형성한다. 소자분리막(110)에 의해 정의된 활성영역(105)의 반도체기판을 선택적으로 식각하여 리세스 게이트 트랜 치(120)를 형성한다. 리세스 게이트 트랜치(120)의 내벽 및 활성영역(105) 표면에 게이트 절연막을 형성한다. 게이트 절연막 위에, 리세스 게이트 트랜치(120)를 채우고 활성영역(105)을 덮는 게이트 도전막을 형성한다. 게이트 도전막은 예를 들면, 폴리실리콘막으로 형성할 수 있다.
게이트 도전막 위에, 장벽금속막, 게이트 금속막 및 하드마스크막을 형성한다. 하드마스크막은 질화막으로 형성할 수 있다. 하드마스크막, 게이트 금속막 및 장벽금속막을 선택적으로 식각하여 하드마스크막 패턴(144), 게이트 금속막 패턴(143) 및 장벽금속막 패턴(142)을 형성한다. 이 경우, 리세스 게이트 트랜치(120)가 포함되도록 하드마스크막 패턴(144), 게이트 금속막 패턴(143) 및 장벽금속막 패턴(142)을 형성한다. 하드마스크막 패턴(144), 게이트 금속막 패턴(143) 및 장벽금속막 패턴(142)의 측면에 스페이서(145)를 형성한다.
하드마스크막 패턴(144) 및 스페이서(145)를 식각마스크로 게이트 도전막 및 게이트 절연막을 식각하여 게이트 도전막 패턴(141) 및 게이트 절연막 패턴(131)을 형성한다. 그러면, 리세스 트랜치(120)에 게이트 절연막 패턴(131), 게이트 도전막 패턴(141), 장벽금속막 패턴(142) 및 게이트 금속막 패턴(143)로 구성되는 리세스 게이트가 형성된다.
도 2를 참조하면, 게이트 도전막 패턴(141) 및 게이트 절연막 패턴(131)의 측면에 일정 두께의 측벽산화막(160)을 형성한다. 상기 측벽산화막(160)은 게이트 패턴을 형성하기 위한 이방성 식각공정에서 발생된 게이트 도전막 패턴(141)의 식각 손상을 보상하고, 게이트 도전막 패턴(141) 내의 불순물의 아웃 디퓨전(out diffusion)을 방지하는 역할을 한다. 그런데, 측벽산화막(160)이 형성되는 두께만큼 랜딩플러그 컨택홀의 면적이 좁아지게 되므로, 랜딩플러그를 형성하는 후속 공정에서 랜딩플러그 컨택홀이 오픈되지 않는 문제점이 발생할 수 있다.
본 발명은, 소자분리막에 의해 정의된 반도체 기판의 활성영역 내에, 리세스 게이트 트랜치를 형성하는 단계; 상기 트랜치 내벽 및 상기 활성영역에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 트랜치를 채우도록 상기 반도체 기판 전면에 게이트 도전막을 형성하는 단계; 상기 게이트 도전막 위에 게이트 금속막 패턴 및 하드마스크막 패턴을 형성하는 단계; 상기 게이트 금속막 패턴 및 하드마스크막 패턴의 측면에 스페이서를 형성하는 단계; 상기 하드마스크막 패턴 및 스페이서를 식각마스크로 상기 게이트 도전막 및 게이트 절연막을 식각하는 단계; 상기 패터닝된 게이트 도전막의 측면을 측방향으로 리세스하는 단계; 및 상기 리세스된 게이트 도전막의 측면에 측벽산화막을 형성하는 반도체 소자의 리세스 게이트 형성방법이다..
상기 스페이서는 50Å 내지 100Å의 두께로 형성할 수 있다.
상기 금속막 패턴은 텅스텐막(W) 또는 텅스텐실리사이드막(Wsix)으로 형성할 수 있다.
상기 게이트 도전막의 측면을 리세스하는 방법은 건식 식각 또는 습식 식각으로 수행할 수 있다.
상기 건식 식각은 HBr 또는 Cl2 가스가 포함되는 식각 소스를 사용할 수 있다.
상기 습식 식각은 SC 1(H2O2+H2O+NH4OH) 용액을 사용할 수 있다.
상기 게이트 도전막의 측면을 리세스하는 단계에서, 상기 스페이서의 두께만큼 리세스 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 3 내지 도 8은 본 발명의 리세스 게이트 형성방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체기판(200)에 활성영역(205)을 정의하는 소자분리막(220)을 형성한다. 구체적으로, 반도체 기판(200) 상에 패드산화막(미도시) 및 패드질화막(미도시)을 적층하여 형성한다. 패드산화막은 50Å 내지 150Å의 두께로 형성하고, 패드질화막은 500Å 내지 1000Å의 두께로 형성한다. 패드산화막 및 패드질화막을 선택적으로 패터닝하여 반도체 기판(200)의 소자분리 영역을 노출한다.
노출된 반도체기판(200)의 소자분리 영역을 일정 깊이, 예컨대 2000Å 내지 3000Å의 깊이로 식각하여 트랜치(210)를 형성한다. 트랜치(210) 내에 절연막을 충분히 매립되도록 형성한다. 이어서, 절연막이 형성된 반도체기판(200)에 평탄화공정을 수행한 후에, 패터닝된 패드산화막 및 패터닝된 패드질화막을 제거하여 소자분리막(220)을 형성한다.
도 4를 참조하면, 반도체기판(200)의 활성영역(205) 내에 리세스 게이트 트랜치(230)를 형성한다. 구체적으로, 활성영역(205) 표면에 문턱전압 조절을 위한 이온 주입과정에서 패드(pad)로 사용되는 스크린 산화막(미도시)을 형성한다. 스크린 산화막이 형성된 반도체기판(200)의 활성영역(205)에 웰(well) 및 채널(channel) 이온 주입을 수행한다.
웰 및 채널 이온 주입이 수행된 스크린 산화막 상에 리세스 게이트 트랜치(230)를 형성하기 위한 식각마스크가 되는 하드마스크막(미도시) 패턴을 라인 타입으로 형성한다. 하드마스크막 패턴은 100Å 내지 500Å의 두께를 갖도록 형성한다. 하드마스크막 패턴을 식각마스크로 하여 반도체기판(200)을 1000Å 내지 2000Å으로 식각하여 리세스 게이트 트랜치(230)를 형성한다. 하드마스크막 패턴을 제거한 후에, 습식식각 공정을 수행하여 소자분리막(100)을 50Å 내지 200Å 정도 식각한다.
5를 참조하면, 리세스 게이트 트랜치(230) 내벽 및 활성영역(205) 상에 게이트 절연막(240)을 30Å 내지 50Å으로 형성한다. 게이트 절연막(240)은 산화공정 또는 통상의 열공정을 이용하여 형성할 수 있다. 게이트 절연막(240)이 형성된 트랜치(230)를 채우도록 반도체 기판(200) 전면에 게이트 도전막(250)을 500Å 내지 1000Å으로 형성한다. 게이트 도전막(250)은 폴리실리콘으로 형성할 수 있다.
게이트 도전막(250) 위에 장벽금속막(260), 게이트 금속막(270) 및 하드마스크막(280)을 형성한다. 게이트 금속막(270)은 물리기상증착(PVD) 방법을 이용하여 예컨대, 텅스텐막(W) 또는 텅스텐실리사이막드막(WSix)으로 형성할 수 있다. 장벽금속막(260)은 80Å 내지 120Å으로 형성하고, 게이트 금속막(270)은 400Å 내지 600 Å으로 형성한다. 그리고, 하드마스크막(도5의 280)은 2000Å 내지 2500Å으로 형성한다.
도 6을 참조하면, 하드마스크막(280) 위에 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 식각마스크로 하여 하드마스크막 패턴(281)을 형성한 후에, 포토레지스트 패턴을 제거하고, 포스트 세정(post cleaning) 공정을 수행한다. 이어서, 하드마스크막 패턴(281)을 식각마스크로 하여 게이트 금속막(도 5의 270) 및 장벽금속막(도5의 260)을 식각하여 게이트 금속막 패턴(271) 및 장벽금속막 패턴(261)을 형성한다. 이 경우, 게이트 도전막(250)의 일부도 식각될 수 있다.
게이트 장벽금속막 패턴(261)을 형성하면서 노출된 게이트 도전막(250), 장벽금속막 패턴(261)의 측면, 게이트 금속막 패턴(271)의 측면 및 하드마스크막 패턴(281)을 감싸는 스페이서 물질막(290)을 형성한다. 스페이서 물질막(290)은 질화막으로 형성하며, 화학기상증착 방법(CVD)을 이용하여 50Å 내지 100Å의 두께로 형성한다.
도 7을 참조하면, 스페이서 물질막(도6의 290)에 식각을 수행하여 장벽금속막 패턴(261) 및 하드마스크막 패턴(281)의 측면에 스페이서(291)를 형성한다. 하드마스크막 패턴(281) 및 스페이서(291)를 식각마스크로 하여 리세스 게이트 트랜치(230)가 포함되도록 게이트 도전막(도 6의 250) 및 게이트 절연막(도 6의 240)을 식각한다. 그러면, 게이트 도전막 패턴(251) 및 게이트 절연막 패턴(241)이 형성되면서 반도체 기판(200)의 표면이 노출된다. 이때, 게이트 도전막 패턴(251)은 스페이서(291)를 포함하는 폭으로 패터닝된다. 다음에, 게이트 도전막 패턴(251) 측면 을 측방향(310)으로 식각하여 리세스시킨다. 이때, 상기 스페이서(291)의 두께만큼(300) 리세스 할 수 있다. 이로 인해 랜딩플러그 컨택홀의 면적이 넓어짐으로써, 랜딩플러그 컨택을 형성하는 공정마진을 증가시킬 수 있다. 그리고, 게이트 도전막 패턴(251)의 측면을 측방향으로 리세스하기 위하여 건식 식각 방법으로 HBr 또는 Cl2 가스를 포함하는 식각 소스를 이용하여 등방성 식각을 수행한다. 또는 습식 식각 방법으로 SC 1 용액(H2O2 + H2O + NH4OH)을 사용하여 등방성 식각을 수행할 수 있다.
도 8을 참조하면, 측방향으로 리세스된 도전막 패턴(251)의 측면 및 노출된 반도체기판(200)의 표면에 선택적인 산화막 공정을 수행하여 측벽산화막(295)을 형성한다. 이 경우, 측벽산화막(295)의 두께는 10Å 내지 60Å으로 형성한다.
본 발명은 스페이서 두께를 포함하는 두께로 게이트 도전막을 패터닝한 후 게이트 도전막 패턴(251) 측면을 측방향으로 리세스하고, 리세스된 게이트 도전막 패턴의 측면에 측벽산화막(295)을 형성함으로써, 랜딩플러그 컨택을 형성하기 위한 공간을 넓게 확보할 수 있다. 따라서, 랜딩플러그 컨택홀을 형성하는 공정 마진을 증가시킬 수 있다.
도 1 내지 도 2는 종래의 리세스 게이트 제조방법을 설명하기 위한 단면도들이다.
도 3 내지 도 8은 본 발명의 리세스 게이트 형성방법을 설명하기 위한 단면도들이다.

Claims (7)

  1. 소자분리막에 의해 정의된 반도체 기판의 활성영역 내에, 리세스 게이트 트랜치를 형성하는 단계;
    상기 트랜치 내벽 및 상기 활성영역에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 상기 트랜치를 채우도록 상기 반도체 기판 전면에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 위에 게이트 금속막 패턴 및 하드마스크막 패턴을 형성하는 단계;
    상기 게이트 금속막 패턴 및 하드마스크막 패턴의 측면에 스페이서를 형성하는 단계;
    상기 하드마스크막 패턴 및 스페이서를 식각마스크로 상기 게이트 도전막 및 게이트 절연막을 식각하는 단계;
    상기 패터닝된 게이트 도전막의 측면을 측방향으로 리세스하는 단계; 및
    상기 리세스된 게이트 도전막의 측면에 측벽산화막을 형성하는 반도체 소자의 리세스 게이트 형성방법.
  2. 제1항에 있어서,
    상기 스페이서는 50Å 내지 100Å의 두께로 형성하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.
  3. 제1항에 있어서,
    상기 금속막 패턴은 텅스텐막(W) 또는 텅스텐실리사이드막(Wsix)으로 형성하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.
  4. 제1항에 있어서,
    상기 게이트 도전막의 측면을 리세스하는 방법은 건식 식각 또는 습식 식각으로 수행하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.
  5. 제4항에 있어서,
    상기 건식 식각은 HBr 또는 Cl2 가스가 포함되는 식각 소스를 사용하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.
  6. 제4항에 있어서,
    상기 습식 식각은 SC 1(H2O2+H2O+NH4OH) 용액을 사용하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.
  7. 제1항에 있어서,
    상기 게이트 도전막의 측면을 리세스하는 단계에서, 상기 스페이서의 두께만 큼 리세스하는 반도체 소자의 리세스 게이트 형성방법.
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