KR20090123684A - 플립 칩 패키지의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 플립 칩 패키지의 제조 방법은, 캐리어의 일면에 다수의 홈을 형성하는 단계; 상기 캐리어의 각 홈 내에 일면에 범프가 형성된 반도체 칩을 상기 범프가 외부로 노출되도록 부착시키는 단계; 상기 반도체 칩들 상에 상기 각 반도체 칩의 범프들과 대응하는 위치에 패드가 구비된 다수의 유니트 레벨 기판으로 이루어진 스트립 레벨 기판을 상기 대응하는 범프와 패드가 연결되도록 부착시키는 단계; 및 상기 캐리어를 제거하는 단계를 포함한다.
Description
본 발명은 플립 칩 패키지의 제조 방법에 관한 것으로서, 보다 상세하게는, 패키지의 생산성을 증가시킴과 아울러 제조 비용을 절감시킬 수 있는 플립 칩 패키지의 제조 방법에 관한 것이다.
각종 전기/전자 제품의 크기가 소형화되는 추세에 따라, 한정된 크기의 기판에 보다 많은 수의 칩을 실장시켜 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있고, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
전형적인 반도체 패키지는 물론 일부 패키지는 실장하는 방법으로 리드프레임에 솔더링(Soldering) 공정을 진행하는 방법을 이용하고 있다. 그러나, 상기 리드프레임에 솔더링 공정을 진행하는 방법은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 칩과 인쇄회로기판 사이의 전기적 신호 전달 길이가 긴 것과 관련하여 전기적 특성 측면에서는 불리함이 있다.
이와 같은 문제를 해결하기 위하여 플립 칩 패키지가 제안된 바, 상기 플립 칩 패키지는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩의 본딩 패드 위에 전기적 도선 역할을 하는 범프와 같은 돌출부를 형성시켜 반도체 칩과 기판을 연결하는 것으로 반도체의 동작 속도를 향상시킬 수 있는 반도체 칩 패키지이다.
상기 플립 칩 패키지는 반도체 칩 내부 회로에서 본딩 패드의 위치를 필요에 따라 결정할 수 있으므로 회로 설계를 단순화시킬 수 있으며, 회로선에 의한 저항이 감소하여 소요 전력을 줄일 수 있어 전기적 특성이 우수하다. 또한, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하고, 작은 형태의 패키지를 구현할 수 있으며, 솔더 자기정렬(Self-Alignment) 특성 때문에 전기적인 연결을 위한 본딩이 용이하다.
상기 플립 칩 패키지에서 반도체 칩의 전기적인 신호를 인쇄회로기판에 전달하기 위한 수단으로는 솔더 범프(Solder Bump), 스터드 범프(Stud Bump), 도금 또는 스크린 프린팅(Screen Printing) 방법으로 형성된 범프, 패터닝하여 형성한 범프 등이 사용된다.
상기 종래 플립 칩 패키지는 범프가 형성된 반도체 칩을 상기 범프와 대응하는 위치에 패드가 구비되고 상기 패드 상에 솔더가 도포된 기판 상에 부착시킨 후, 리플로우(Reflow) 공정을 수행하여 형성하였다.
그러나, 상기 플립 칩 패키지는 기판 상에 반도체 칩을 부착시키기 위해서 각 반도체 칩을 개별적으로 픽업(Pick up)하여 상기 기판 상에 부착시키기 때문에 생산성이 떨어지며, 생산성을 향상시키기 위해 장비의 설비 투자등이 증가하기 대문에 제조 원자가 증가된다.
본 발명은 패키지의 생산성을 증가시킴과 아울러 제조 비용을 절감시킬 수 있는 플립 칩 패키지의 제조 방법을 제공한다.
본 발명에 따른 플립 칩 패키지의 제조 방법은, 캐리어의 일면에 다수의 홈을 형성하는 단계; 상기 캐리어의 각 홈 내에 일면에 범프가 형성된 반도체 칩을 상기 범프가 외부로 노출되도록 부착시키는 단계; 상기 반도체 칩들 상에 상기 각 반도체 칩의 범프들과 대응하는 위치에 패드가 구비된 다수의 유니트 레벨 기판으로 이루어진 스트립 레벨 기판을 상기 대응하는 범프와 패드가 연결되도록 부착시키는 단계; 및 상기 캐리어를 제거하는 단계를 포함한다.
상기 홈을 형성하는 단계 후, 그리고, 상기 반도체 칩을 부착시키는 단계 전, 상기 홈의 표면에 접착제를 형성하는 단계를 더 포함한다.
상기 접착제는 실리콘으로 형성한다.
상기 범프와 패드의 연결은 솔더를 이용한 리플로우 공정으로 수행한다.
상기 홈은 상기 반도체 칩의 범프가 상기 캐리어의 표면으로부터 돌출되도록 하는 깊이를 갖도록 형성한다.
상기 캐리어를 제거하는 단계 후, 상기 각 유니트 레벨 기판과 상기 반도체 칩 간에 충진재를 형성하는 단계를 더 포함한다.
상기 충진재를 형성하는 단계 후, 상기 스트립 레벨 기판 상에 상기 반도체 칩들을 덮도록 봉지부를 형성하는 단계를 더 포함한다.
상기 봉지부를 형성하는 단계 후, 상기 스트립 레벨 기판을 칩 레벨로 분리하는 단계를 더 포함한다.
또한, 본 발명에 따른 플립 칩 패키지의 제조 방법은, 캐리어의 일면에 다수의 홈을 형성하는 단계; 상기 캐리어의 각 홈 내에 일면에 다수의 본딩 패드가 구비된 반도체 칩을 상기 본딩 패드가 외부로 노출되도록 부착시키는 단계; 상기 반도체 칩들 상에 상기 각 반도체 칩의 본딩 패드들과 대응하는 위치에 패드가 구비되며, 상기 패드 상에 범프가 형성된 다수의 유니트 레벨 기판으로 이루어진 스트립 레벨 기판을 상기 대응하는 범프와 본딩 패드가 연결되도록 부착시키는 단계; 및 상기 캐리어를 제거하는 단계를 포함한다.
본 발명은 다수의 반도체 칩이 배치된 캐리어 상에 직접적으로 다수의 유니트 레벨 기판으로 이루어진 스트립 레벨 기판을 부착하여 플립 칩 패키지를 형성함으로써 스트립 레벨 기판 상에 반도체 칩들을 개별적으로 픽업하여 부착할 필요 없이 한번에 반도체 칩들과 기판을 부착할 수 있어 플립 칩 패키지 제조 공정의 생산성을 향상시킬 수 있으며, 이에 따라, 생산성을 향상시키기 위해 장비의 설비 투자 등이 필요 없어 제조 원자를 감소시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 플립 칩 패키지의 제조 방법을 도면을 참조하여 상세히 설명하도록 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 플립 칩 패키지의 제조 방법을 설명하기 위한 공정별 도면이다.
도 1a 및 도 1b를 참조하면, 플립 칩 패키지를 형성하기 위하여 사용되며 다수의 유니트 레벨 기판으로 이루어진 스트립 레벨 기판과 대응하는 크기를 갖는 캐리어(110)의 일면에 다수의 홈(112)을 형성한다. 상기 캐리어(110)는 후속 공정에서 다수의 반도체 칩을 한번에 스트립 레벨 기판 상에 플립 칩 본딩시키기 위한 지지층으로 사용되며, 열저항 및 열전도성이 우수한 재질을 사용하여 형성한다.
상기 캐리어(110)의 홈(112)은 상기 스트립 레벨 기판과 대응하는 위치에 형성하고, 후속 공정에서 상기 홈(112) 내에 반도체 칩이 용이하게 부착되도록 반도체 칩과 대응하는 크기를 가지며, 상기 홈(112)은 상기 홈(122) 내에 부착되는 반도체 칩의 범프가 외부로 노출되도록 하는 깊이로 형성한다.
도 1c를 참조하면, 상기 캐리어(110)의 각 홈(112) 내에 상면에 다수의 본딩 패드(미도시)가 구비되고 상기 본딩 패드 상에 범프(118)가 형성된 반도체 칩(116)을 상기 범프(118)가 상기 캐리어(110)의 외부로 노출되도록 부착시킨다.
상기 반도체 칩(116)은 후속 공정에서 유니트 레벨 기판과의 용이한 전기적인 연결을 위하여 상기 범프(118)가 상기 캐리어(110)의 표면보다 돌출되도록 상기 캐리어(110)의 홈(112) 내에 부착된다.
상기 홈(112)의 표면에는 상기 반도체 칩(116)의 위치를 고정시키고 이탈되는 것을 방지하기 위하여 실리콘으로 이루어진 접착제(114)가 도포되며, 상기 접착제(114)를 매개로 상기 반도체 칩(116)은 상기 캐리어(110)의 홈(112) 내에 부착된다.
도 1d 및 도 1e를 참조하면, 상기 다수의 반도체 칩(116)이 부착된 캐리어(110) 상에 상면에 패드(122)가 구비되며, 상기 패드(122) 상에 솔더(124)가 형성된 다수의 유니트 레벨 기판(120)으로 이루어진 스트립 레벨 기판(120a)을 부착시킨다.
이때, 상기 스트립 레벨 기판(120a)은 상기 각 유니트 레벨 기판 상에 형성된 솔더(124)를 포함하는 패드(122)가 상기 대응하는 각 반도체 칩(116)의 범프(118)와 연결되도록 리플로우 공정으로 상기 반도체 칩(116)들 상에 부착된다.
도 1f를 참조하면, 본 발명에 따른 플립 칩 패키지를 형성하기 위하여 상기 스트립 레벨 기판(120a) 상에 반도체 칩(116)을 부착하기 위한 지지층으로 사용된 캐리어를 제거한다.
도 1g를 참조하면, 상기 스트립 레벨 기판(120a)의 각 유니트 레벨 기판(120)과 상기 반도체 칩(116) 사이에 상기 반도체 칩(116)의 범프(118)와 유니트 레벨 기판(120)의 패드(122) 간의 전기적 연결 신뢰성 향상을 위하여 충진재(126)을 형성시킨다.
그런 다음, 상기 스트립 레벨 기판(120a) 상에 상기 각 반도체 칩(116)들을 덮도록 봉지부(128)를 형성한다.
도 1h를 참조하면, 상기 상부에 봉지부(128)가 형성된 스트립 레벨 기판에 쏘잉 공정으로 상기 스트립 레벨 기판을 칩 레벨의 유니트 레벨 기판(120) 단위로 절단하여 본 발명에 따른 플립 칩 패키지(100)를 완성한다.
아울러, 본 발명에 따른 플립 칩 패키지는 상기 반도체 칩들 상에 상기 각 반도체 칩의 본딩 패드들과 대응하는 위치에 패드가 구비되며, 상기 패드 상에 범프가 형성된 다수의 유니트 레벨 기판으로 이루어진 스트립 레벨 기판을 상기 대응하는 범프와 본딩 패드가 연결되도록 부착시켜 형성할 수 있다.
이상에서와 같이, 본 발명은 다수의 반도체 칩을 배치시킬 수 있는 캐리어 상에 상면에 범프들이 형성된 반도체 칩들을 배열시키고, 상기 캐리어의 상부에 상기 범프들과 전기적으로 연결되는 다수의 패드들이 형성된 스트립 레벨 기판을 부착하는 방법으로 플립 칩 패키지를 형성한다.
따라서, 스트립 레벨 기판 상에 반도체 칩들을 개별적으로 픽업하여 부착할 필요 없이 한번에 반도체 칩들과 기판을 부착할 수 있어 플립 칩 패키지 제조 공정의 생산성을 향상시킬 수 있으며, 이에 따라, 생산성을 향상시키기 위해 장비의 설비 투자 등이 필요 없어 제조 원자를 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 플립 칩 패키지의 제조 방법을 설명하기 위한 공정별 도면.
Claims (8)
- 캐리어의 일면에 다수의 홈을 형성하는 단계;상기 캐리어의 각 홈 내에 일면에 범프가 형성된 반도체 칩을 상기 범프가 외부로 노출되도록 부착시키는 단계;상기 반도체 칩들 상에 상기 각 반도체 칩의 범프들과 대응하는 위치에 패드가 구비된 다수의 유니트 레벨 기판으로 이루어진 스트립 레벨 기판을 상기 대응하는 범프와 패드가 연결되도록 부착시키는 단계; 및상기 캐리어를 제거하는 단계;를 포함하는 플립 칩 패키지의 제조 방법.
- 제 1 항에 있어서,상기 홈을 형성하는 단계 후, 그리고, 상기 반도체 칩을 부착시키는 단계 전, 상기 홈의 표면에 접착제를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
- 제 2 항에 있어서,상기 접착제는 실리콘으로 형성하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
- 제 1 항에 있어서,상기 범프와 패드의 연결은 솔더를 이용한 리플로우 공정으로 수행하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
- 제 1 항에 있어서,상기 홈은 상기 반도체 칩의 범프가 상기 캐리어의 표면으로부터 돌출되도록 하는 깊이를 갖도록 형성하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
- 제 1 항에 있어서,상기 캐리어를 제거하는 단계 후, 상기 각 유니트 레벨 기판과 상기 반도체 칩 간에 충진재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
- 제 6 항에 있어서,상기 충진재를 형성하는 단계 후, 상기 스트립 레벨 기판 상에 상기 반도체 칩들을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
- 제 7 항에 있어서,상기 봉지부를 형성하는 단계 후, 상기 스트립 레벨 기판을 칩 레벨로 분리 하는 단계를 더 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20080528 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |