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KR20090075907A - 게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시장치 - Google Patents

게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시장치 Download PDF

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KR20090075907A
KR20090075907A KR1020080001545A KR20080001545A KR20090075907A KR 20090075907 A KR20090075907 A KR 20090075907A KR 1020080001545 A KR1020080001545 A KR 1020080001545A KR 20080001545 A KR20080001545 A KR 20080001545A KR 20090075907 A KR20090075907 A KR 20090075907A
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gate
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flip
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임명빈
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삼성전자주식회사
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Abstract

본 발명은 게이트 드라이버 및 이를 구비하는 표시 장치에 관한 것이다.
본 발명에 따른 게이트 드라이버는 한 프레임동안 설정된 횟수 이상으로 입력되는 수직 동기 스타트 신호를 검출하기 위한 에러 검출부와, 에러 검출부의 출력 신호를 쉬프트시키고, 쉬프트 신호를 출력하기 위한 쉬프트 레지스터부와, 쉬프트 신호에 응답하여 쉬프트 신호의 레벨을 쉬프트시켜 출력하는 레벨 쉬프터부와, 레벨 쉬프터부의 출력 신호를 게이트 라인에 공급하는 출력 버퍼부를 포함한다.
본 발명에 의하면, 화면 모드 전환 등에 의해 타이밍 콘트롤러로부터 입력되는 수직 동시 스타트 신호의 에러를 검출할 수 있어 게이트 드라이버의 오동작에 의한 구동 전압 생성부의 셧다운을 방지할 수 있다.
Figure P1020080001545
게이트 드라이버, 에러 검출부, 플립플롭, 수직 동기 스타트 신호, 게이트 클럭 신호, 셧다운

Description

게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시 장치{Gate driver, driving method thereof and display having the same}
본 발명은 게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시 장치에 관한 것으로, 특히 타이밍 콘트롤러로부터 입력되는 수직 동기 스타트 신호의 에러를 검출할 수 있는 게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; LCD)는 일반적으로 액정 표시 패널, 게이트 구동부 및 데이터 구동부, 구동 전압 생성부, 그리고 타이밍 콘트롤러 등으로 구성된다. 액정 표시 패널은 화소 전극이 형성된 박막 트랜지스터 기판과 공통 전극이 형성된 컬러 필터 기판, 그리고 이들 사이에 삽입된 액정층으로 구성된다. 그리고, 게이트 구동부 및 데이터 구동부는 액정 표시 패널의 디스플레이 동작을 위한 신호를 인가하며, 구동 전압 생성부는 액정 표시 장치를 구동하기 위한 다양한 구동 전압을 생성한다. 또한, 타이밍 콘트롤러는 게이트 구동부 및 데이터 구동부, 그리고 구동 전압 생성부를 구동하기 위한 화소 데이터 및 제어 신호 등을 생성하기 위해 구비된다.
게이트 구동부는 복수의 게이트 드라이버로 구성되며, 각 게이트 드라이버는 쉬프트 레지스터부, 레벨 쉬프터부 및 출력 버퍼부를 포함한다. 쉬프트 레지스터부는 타이밍 콘트롤러로부터 입력되는 수직 동기 스타트 신호와 게이트 클럭 신호에 응답하여 쉬프트 동작을 하고, 이때 발생되는 쉬프트 신호에 응답하여 레벨 쉬프터가 쉬프트 신호의 레벨을 게이트 온 전압 또는 게이트 오프 전압으로 레벨 쉬프트한다. 출력 버퍼는 게이트 온 전압 또는 게이트 오프 전압을 게이트 라인으로 전달한다. 여기서, 게이트 온 전압 및 게이트 오프 전압은 구동 전압 생성부에서 생성된다.
또한, 타이밍 콘트롤러는 시스템으로부터 입력되는 데이터 인에이블 신호 등을 이용하여 게이트 드라이버를 구동하기 위한 수직 동기 스타트 신호와 게이트 클럭 신호 등을 생성한다. 그런데, 시스템으로부터 입력되는 데이터 인에이블 신호에 에러가 발생되는 경우에도 타이밍 콘트롤러는 데이터 인에이블 신호를 그대로 이용하여 수직 동기 스타트 신호를 생성하기 때문에 수직 동기 스타트 신호도 에러가 발생하게 된다.
스타트 신호는 한 프레임마다 하나씩 발생되어야 한다. 그런데, 예를들어 TV, 외부 입력 등의 화면 모드 전환시 시스템으로부터의 데이터 인에이블 신호가 불규칙적으로 타이밍 콘트롤러에 입력될 수 있다. 이 경우 타이밍 콘트롤러는 한 프레임이 끝나기 이전에 복수의 수직 동기 스타트 신호를 출력하게 된다. 한 프레 임동안에 복수의 수직 동기 스타트 신호를 입력하면 게이트 드라이버는 동시에 복수의 게이트 라인을 통해 게이트 온 전압 또는 게이트 오프 전압을 출력하게 된다. 이렇게 되면 구동 전압 생성부에서 생성된 게이트 온 전압 또는 게이트 오프 전압을 복수의 레벨 쉬프터에 동시에 공급해야 한다. 그런데, 하나의 레벨 쉬프터에 전압을 공급하는데 필요한 구동 전압 생성부의 전류는 대략 수십 mA이지만, 동시에 복수의 레벨 쉬프터에 전압을 공급하게 되면 구동 전압 생성부의 전류 능력을 초과하게 되고, 이에 따라 구동 전압 생성부가 셧다운(shutdown) 된다. 즉, 복수의 레벨 쉬프터가 동시에 동작하면 레벨 쉬프터에 고전압을 공급하는 구동 전압 생성부에 동시에 많은 전류가 흘러 구동 전압 생성부가 셧다운되는 문제가 발생한다.
본 발명은 타이밍 콘트롤러로부터 인가되는 수직 동기 스타트 신호의 에러를 검출할 수 있는 게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시 장치를 제공한다.
본 발명은 한 프레임에 게이트 클럭 신호에 대하여 설정된 횟수 이상의 수직 동기 스타트 신호가 인가될 경우 이를 검출하는 에러 검출부를 구비하여 게이트 드라이버의 구동을 제어할 수 있는 게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시 장치를 제공한다.
본 발명의 일 양태에 따른 게이트 드라이버는 한 프레임동안 수직 동기 스타트 신호가 하이 레벨인 구간의 게이트 클럭 신호의 수를 측정하여 상기 수직 동기 스타트 신호 또는 로우 레벨의 신호를 출력하는 에러 검출부; 상기 에러 검출부의 출력 신호를 입력받아 복수의 쉬프트 신호를 출력하는 쉬프트 레지스터부; 상기 쉬프트 신호에 응답하여 상기 쉬프트 신호의 레벨을 쉬프트시켜 출력하는 레벨 쉬프터부; 및 상기 레벨 쉬프터부의 출력 신호를 게이트 라인에 공급하는 출력 버퍼부를 포함한다.
상기 에러 검출부는 측정된 상기 게이트 클럭 신호의 수가 소정의 기준값보다 작을 경우 상기 수직 동기 스타트 신호를 출력하고, 측정된 상기 게이트 클럭 신호의 수가 상기 기준값보다 크거나 같을 경우 로우 레벨의 신호를 출력한다.
상기 쉬프트 레지스터부는 상기 게이트 클럭 신호에 응답하여 상기 에러 검출부의 출력 신호를 쉬프트시킨다.
상기 에러 검출부는 상기 게이트 클럭 신호에 동기되어 상기 수직 동기 스타트 신호가 입력될 때마다 상기 수직 동기 스타트 신호를 쉬프트시키는 복수의 플립플롭을 포함한다.
상기 복수의 플립플롭은 상기 수직 동기 스타트 신호, 상기 게이트 클럭 신호 및 캐리 신호중 적어도 두 신호에 응답하여 동작되며, 최전단의 플립플롭은 상기 수직 동기 스타트 신호, 다음 플립플롭의 출력 신호 및 상기 캐리 신호중 적어도 두 신호의 레벨을 래치하고, 후단의 플립플롭은 상기 캐리 신호, 이전 플립플롭의 출력 신호 및 상기 후단 플립플롭의 출력 신호중 적어도 두 신호의 레벨을 래치한다.
상기 캐리 신호는 전단 게이트 드라이버의 쉬프트 레지스터부에 래치된 데이터의 수에 따라 상기 전단 게이트 드라이버로부터 출력된다.
상기 에러 검출부는 상기 캐리 신호와 상기 게이트 클럭 신호를 입력하는 제 1 논리 수단; 상기 게이트 클럭 신호와 상기 수직 동기 스타트 신호를 입력하는 제 2 논리 수단; 및 상기 제 1 및 제 2 논리 수단의 출력 신호를 입력하는 제 3 논리 수단을 더 포함하며, 상기 제 3 논리 수단의 출력 신호에 따라 상기 복수의 플립플롭이 구동된다.
상기 에러 검출부는 상기 캐리 신호와 다음 플립플롭의 출력 신호를 입력하 는 제 4 논리 수단; 및 상기 제 4 논리 수단의 출력 신호 상기 수직 동기 스타트 신호를 입력하는 제 5 논리 수단을 더 포함하며, 상기 제 5 논리 수단의 출력 신호의 레벨을 상기 최전단 플립플롭이 래치한다.
상기 에러 검출부는 상기 캐리 신호의 반전 신호와 이전 플립플롭의 출력 신호를 입력하는 제 6 논리 수단; 상기 캐리 신호와 다음 플립플롭의 출력 신호를 입력하는 제 7 논리 수단; 및 상기 제 6 및 제 7 논리 수단의 출력 신호를 입력하는 제 8 논리 수단을 더 포함하며, 상기 제 8 논리 수단의 출력 신호의 레벨을 상기 후단 플립플롭이 래치한다.
상기 에러 검출부는 마지막 플립플롭의 출력 신호를 반전시키는 인버터; 및 상기 인버터의 출력 신호와 상기 수직 동기 스타트 신호를 입력받고, 상기 쉬프트 레지스터부에 출력하는 논리 수단을 더 포함한다.
본 발명의 다른 양태에 따른 게이트 드라이버의 구동 방법은 한 프레임동안 수직 동기 스타트 신호가 하이 레벨인 구간의 게이트 클럭 신호의 수를 측정하여 상기 수직 동기 스타트 신호 또는 로우 레벨의 신호를 출력하는 단계; 상기 게이트 클럭 신호에 응답하여 수직 동기 스타트 신호에 따라 복수의 쉬프트 신호를 출력하는 단계; 상기 쉬프트 신호에 응답하여 상기 쉬프트 신호의 레벨을 쉬프트시켜 출력하는 단계; 및 상기 레벨 쉬프트 신호를 게이트 라인에 공급하는 단계를 포함한다.
본 발명의 또다른 양태에 따른 표시 장치는 화상을 표시하는 표시 패널; 외부로부터 입력된 영상 신호를 처리하고 복수의 제어 신호를 생성하는 타이밍 콘트롤러; 게이트 구동 전압 및 데이터 구동 전압을 포함한 복수의 구동 전압을 생성하기 위한 구동 전압 생성부; 한 프레임동안 수직 동기 스타트 신호가 하이 레벨인 구간의 게이트 클럭 신호의 수를 측정하여 수직 동기 스타트 신호 또는 로우 레벨의 선택적으로 출력하고, 상기 수직 동기 스타트 신호에 응답하여 상기 게이트 구동 전압을 게이트 라인에 인가하기 위한 게이트 드라이버; 및 상기 데이터 구동 전압을 이용하여 데이터 신호를 생성하고, 상기 데이터 신호를 상기 데이터 라인에 인가하기 위한 데이터 드라이버를 포함한다.
상기 게이트 드라이버는 한 프레임동안 상기 수직 동기 스타트 신호가 하이 레벨인 구간의 상기 게이트 클럭 신호의 수를 측정하여 상기 수직 동기 스타트 신호 또는 로우 레벨의 신호를 출력하는 에러 검출부; 상기 에러 검출부의 출력 신호를 입력받아 쉬프트 신호를 출력하는 쉬프트 레지스터부; 상기 쉬프트 신호에 응답하여 상기 쉬프트 신호의 레벨을 쉬프트시켜 출력하는 레벨 쉬프터부; 및 상기 레벨 쉬프터부의 출력 신호를 게이트 라인에 공급하는 출력 버퍼부를 포함한다.
상기 에러 검출부는 한 프레임동안 상기 레벨 쉬프터부의 복수의 레벨 쉬프터가 동시 동작하여 상기 구동 전압 생성부가 정상 동작할 수 없을 정도로 입력되는 상기 수직 동기 스타트 신호를 검출한다.
상기 에러 검출부는 상기 게이트 클럭 신호에 동기되어 입력되는 상기 수직 동기 스타트 신호에 응답하여 상기 수직 동기 스타트 신호의 레벨을 쉬프트시키는 복수의 플립플롭을 포함한다.
상기 에러 검출부는 마지막 플립플롭의 출력 신호를 반전시키는 인버터; 및 상기 인버터의 출력 신호와 상기 수직 동기 스타트 신호를 입력하고, 상기 쉬프트 레지스터부로 출력하는 논리 수단을 더 포함한다.
상기 수직 동기 스타트 신호는 최전단의 게이트 드라이버는 상기 타이밍 콘트롤러로부터 입력받고, 후단의 게이트 드라이버는 이전단의 게이트 드라이버로부터 입력받는다.
본 발명에 의하면, 쉬프트 레지스터부, 레벨 쉬프터부 및 출력 버퍼부를 포함하는 게이트 드라이버에 타이밍 콘트롤러 또는 이전 게이트 드라이버로부터 입력되는 수직 동기 스타트 신호의 에러를 검출하는 에러 검출부를 더 구비한다. 이러한 에러 검출부의 출력 신호에 따라 쉬프트 레지스터부가 제어되고, 이에 따라 레벨 쉬프터부 및 출력 버퍼부의 구동이 제어된다.
따라서, 화면 모드 전환 등에 의해 타이밍 콘트롤러로부터 입력되는 수직 동기 스타트 신호의 에러를 검출할 수 있어 게이트 드라이버의 오동작에 의한 구동 전압 생성부의 셧다운을 방지할 수 있다. 따라서, 표시 장치의 오동작을 방지할 수 있다.
또한, 에러 검출부는 복수의 플립플롭을 포함한 복수의 논리 회로를 포함하고, 복수의 플립플롭은 게이트 클럭 신호의 클럭에 동기하여 수직 동기 스타트 신 호가 하이 레벨로 입력될 때마다 다음 플립플롭으로 이전 데이터를 쉬프트한다. 이러한 플립플롭의 수를 조절함으로써 한 프레임동안에 입력되는 수직 동기 스타트 신호에 따른 에러 검출 신호의 출력을 조절할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다.
도 1은 본 발명의 일 실시 예에 따른 액정 표시 장치의 블록도이고, 도 2는 일 화소의 등가 회로도이며, 도 3은 본 발명의 일 실시 예에 따른 게이트 드라이버의 구성도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 액정 표시 장치는 교차하는 복수의 게이트 라인(G1 내지 Gn) 및 복수의 데이터 라인(D1 내지 Dm)에 각각 접속된 박막 트랜지스터(T)와 액정 캐패시터(Clc) 및 유지 캐패시터(Cst)를 포함하여 화상을 표시하는 액정 표시 패널(100)과, 게이트 라인(G1 내지 Gn)에 접속되어 박막 트랜지스터(T)의 동작을 제어하며 복수의 게이트 드라이버(gate driver)를 포함하는 게이트 구동부(200)와, 박막 트랜지스터(T)를 통해 액정 캐패시터(Clc) 및 유지 캐패시터(Cst)에 인가되는 데이터 신호를 제어하며 복수의 데이 터 드라이버(data driver)를 포함하는 데이터 구동부(300)와, 외부 제어 신호(R, G, B, DE, Hsync, Vsync, CLK)를 이용하여 게이트 구동부(200)와 데이터 구동부(300)를 제어하는 타이밍 콘트롤러(timing controller)(400)와, 타이밍 콘트롤러(400)의 신호에 따라 게이트 구동부(200)의 구동 전압(Von, Voff) 및 데이터 구동부(300)의 구동 전압(AVDD)을 생성하는 구동 전압 생성부(500)를 포함한다.
액정 표시 패널(100)은 일 방향으로 연장된 복수의 게이트 라인(G1 내지 Gn) 및 이와 직교하는 방향으로 연장된 복수의 데이터 라인(D1 내지 Dm)을 포함하고, 게이트 라인(G1 내지 Gn)과 데이터 라인(D1 내지 Dm)의 교차 영역에 마련된 화소 영역을 포함한다. 화소 영역내에는 박막 트랜지스터(T), 유지 캐패시터(Cst) 및 액정 캐패시터(Clc)등을 포함하는 화소가 마련된다. 화소는 적색(R), 녹색(G) 및 청색(B) 화소를 포함하는데, 예를들어, 홀수 행 방향으로는 적색(R), 녹색(G) 및 청색(B) 화소들이 순차적으로 배열되어 있으며, 짝수 행 방향으로는 청색(B), 적색(R) 및 녹색(G) 화소들이 순차적으로 배열되어 있다. 이러한 배열 방식 이외에도 다양한 배열이 가능한데, 행 방향 및 열 방향으로 동일한 색 화소가 연속 배열되지 않도록 적색(R), 녹색(G) 및 청색(B) 화소들을 배열할 수 있다. 이러한 액정 표시 패널(100)은 박막 트랜지스터(T), 게이트 라인(G1 내지 Gn), 데이터 라인(D1 내지 Dm) 및 화소 전극(115)이 마련된 박막 트랜지스터 기판(110)과, 블랙 매트릭스, 컬러 필터(126) 및 공통 전극(125)이 마련된 공통 전극 기판(120)을 포함하고, 박막 트랜지스터 기판(110)과 공통 전극 기판(120) 사이에 마련된 액정(130)을 포함할 수 있다.
여기서, 박막 트랜지스터(T)는 게이트 단자, 소오스 단자 및 드레인 단자로 구성되어 게이트 단자가 게이트 라인(G1 내지 Gn)에 접속되고, 소오스 단자가 데이터 라인(D1 내지 Dm)에 접속되며, 드레인 단자가 화소 전극(115)에 접속된다. 이를 통해 박막 트랜지스터(T)는 게이트 라인(G1 내지 Gn)에 인가되는 게이트 구동 신호에 따라 동작하여 데이터 라인(D1 내지 Dm)을 통해 공급되는 데이터 신호를 화소 전극에 공급하여 액정 캐패시터(Clc) 양단의 전계를 변화시킨다. 이를 통해 액정 표시 패널(100) 내측의 액정(130)의 배열을 변화시켜 백라이트(미도시)로부터 공급된 광의 투과율을 조정할 수 있다.
또한, 화소 전극(115)에는 액정(130)의 배열 방향을 조정하기 위한 도메인 규제 수단으로 복수의 절개 및 돌기 패턴이 마련되거나 복수의 절개 패턴 또는 돌기 패턴이 마련될 수 있다. 그리고, 공통 전극(125)에는 돌기 및 절개 패턴이 마련되거나 돌기 또는 절개 패턴이 마련될 수 있다.
게이트 구동부(200), 데이터 구동부(300), 타이밍 콘트롤러(400) 및 구동 전압 생성부(500)는 액정 표시 패널(100)의 외측에서 액정 표시 패널(100)의 구동을 위한 복수의 신호를 제공한다. 여기서, 게이트 구동부(200)는 복수의 게이트 드라이버를 포함하며, 액정 표시 패널(100)상에 액정 표시 패널(100)과 동시에 형성될 수 있다. 또한, 데이터 구동부(300)는 복수의 데이터 드라이버를 포함하며, 액정 표시 패널(100)에 실장되거나, 별도의 인쇄 회로 기판(Printed Circuit Board; PCB)에 실장된 다음 연성 인쇄 회로 기판(Flexible Printed Circuit Board; FPC)을 통해 전기적으로 접속될 수도 있다. 그리고, 타이밍 콘트롤러(400) 및 구동 전압 생성부(500)는 인쇄 회로 기판 상에 실장되어 연성 인쇄 회로 기판을 통해 액정 표시 패널(100)과 전기적으로 접속될 수 있다.
타이밍 콘트롤러(400)는 외부의 그래픽 제어기(미도시)로부터 입력되는 영상 신호, 즉 화소 데이터(R, G, B) 및 이의 표시를 제어하는 제어 신호, 예를 들면 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync), 메인 클럭(CLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 또한, 타이밍 콘트롤러(400)는 화소 데이터(R, G, B)를 액정 표시 패널(100)의 동작 조건에 맞게 처리하고, 게이트 제어 신호(CON1) 및 데이터 제어 신호(CON2)를 생성하여 게이트 드라이버(200) 및 데이터 드라이버(300)에 전송하는 기능을 수행한다. 여기서, 게이트 제어 신호(CON1)는 게이트 턴온 전압(Von)의 출력 시작을 지시하는 수직 동기 스타트 신호(SVsync), 게이트 턴온 전압(Von)의 출력 시기를 제어하는 게이트 클럭 신호(GCLK) 및 게이트 턴온 전압(Von)의 지속 시간을 제어하는 출력 인에이블 신호(OE)등을 포함한다. 또한, 데이터 제어 신호(CON2)는 화소 데이터의 전송 시작을 알리는 수평 동기 스타트 신호, 해당 데이터 라인에 데이터 전압을 인가하라는 로드 신호 및 공통 전압에 대한 계조 전압의 극성을 반전시키는 반전 신호 및 데이터 클럭 신호등을 포함한다
구동 전압 생성부(500)는 타이밍 콘트롤러(400)의 제어 신호(CON3)에 따라 외부 전원 장치로부터 입력되는 외부 전원을 이용하여 액정 표시 장치의 구동에 필요한 다양한 구동 전압들을 생성한다. 구동 전압 생성부(500)는 기준 전압(AVDD), 게이트 턴온 전압(Von) 및 게이트 턴오프 전압(Voff) 그리고 공통 전압을 생성한다. 그리고, 구동 전압 생성부(500)는 타이밍 콘트롤러(400)로부터의 제어 신 호(CON3)에 따라 게이트 턴온 전압(Von) 및 게이트 오프 전압(Voff)을 게이트 드라이버(200)에 인가하고, 기준 전압(AVDD)을 데이터 드라이버(300)에 인가한다. 여기서, 기준 전압(AVDD)은 액정을 구동시키는 계조 전압 생성을 위한 기준 전압으로 사용된다.
게이트 구동부(200)는 타이밍 콘트롤러(500)로부터의 수직 동기 스타트 신호(SVsync), 게이트 클럭 신호(GCLK) 및 출력 인에이블 신호(OE)에 응답하여 구동 전압 생성부(500)의 게이트 온/오프 전압(Von/Voff)을 게이트 라인(G1 내지 Gn)에 인가한다. 이를 통해 각 화소에 인가될 계조 전압이 해당 화소에 인가되도록 해당 박막 트랜지스터(T)를 제어할 수 있게 된다. 게이트 구동부(200)는 복수의 게이트 드라이버를 포함하며, 각 게이트 드라이버는 도 3에 도시된 바와 같이 에러 검출부(210), 쉬프트 레지스터부(230), 레벨 쉬프터부(250) 및 출력 버퍼부(270)를 포함한다. 또한, 에러 검출부(210)는 에러 검출기(205), 인버터(206) 및 AND 게이트(207)를 포함한다. 한편, 쉬프트 레지스터부(230), 레벨 쉬프터부(250) 및 출력 버퍼부(270)는 각각 복수의 쉬프트 레지스터, 레벨 쉬프터 및 출력 버퍼로 구성된다. 또한, 하나의 쉬프트 레지스터, 레벨 쉬프터 및 출력 버퍼를 통해 일 게이트 라인으로 데이터가 출력된다. 한편, 쉬프트 레지스터부(230)의 첫번째 쉬프트 레지스터에는 게이트 클럭 신호(GCLK)와 수직 동기 스타트 신호(SVsync)가 입력되고, 두번째부터 마지막까지의 쉬프트 레지스터에는 전단 쉬프트 레지스터의 출력 신호와 게이트 클럭 신호(GCLK)가 입력된다. 또한, 두번째부터 마지막까지의 게이트 드라이버의 쉬프트 레지스터부(230)에는 이전 게이트 드라이버로부터 쉬프트된 수직 동기 스타트 신호(SVsync)가 입력된다. 그리고, 모든 게이트 드라이버의 레벨 쉬프터(250)에는 출력 인에이블 신호(OE)가 입력된다.
도 3을 참조하면, 에러 검출부(210)는 수직 동기 스타트 신호(SVsync)의 에러를 검출하는데, 한 프레임동안 수직 동기 스타트 신호(SVsync)가 하이 레벨인 구간의 게이트 클럭 신호(GCLK)의 수를 측정하여 수직 동기 스타트 신호(SVsync) 또는 로우 레벨의 신호를 출력한다. 즉, 에러 검출기(205)는 한 프레임동안 설정된 횟수 이상으로 게이트 클럭 신호(GCLK)에 동기되어 입력되는 수직 동기 스타트 신호(SVsync)를 검출한다. 예를들어 에러 검출기(205)는 레벨 쉬프터부(250)가 동시에 동작하여도 구동 전압 생성부(500)가 셧다운되지 않도록 하기 위해 한 프레임동안 4 클럭 이상의 게이트 클럭 신호(GCLK)와 동기되어 입력되는 수직 동기 스타트 신호(SVsync)를 검출한다. 에러 검출기(205)의 출력 신호는 인버터(206)에 의해 반전되고, AND 게이트(207)는 인버터(206)의 출력 신호와 수직 동기 스타트 신호(SVsync)를 입력받아 이들을 논리 조합하여 출력한다. 따라서, AND 게이트(207)는 에러 검출기(205)의 출력 신호가 로우 레벨을 유지할 경우 수직 동기 스타트 신호(SVsync)를 출력하고, 에러 검출기(205)의 출력 신호가 하이 레벨을 유지할 경우 로우 레벨의 신호를 출력한다. 쉬프트 레지스터부(230)는 AND 게이트(228)의 출력 신호와 게이트 클럭 신호(GCLK)를 입력받고, 게이트 클럭 신호(GCLK)에 응답하여 하이 레벨의 AND 게이트(207)의 출력 신호, 즉 수직 동기 스타트 신호(SVsync)를 쉬프트시킨다. 즉, 쉬프트 레지스터부(230)는 게이트 클럭 신호(GCLK)의 1 클럭마다 수직 동기 스타트 신호(SVsync)를 첫번째 쉬프트 레지스터로부터 마지막 쉬프트 레지스터로 이동시키게 된다. 여기서, 게이트 클럭 신호(GCLK)는 제 1 및 제 2 게이트 클럭 신호(GCLK1 및 GCLK2)가 교호로 입력되어 제 1 게이트 클럭 신호(GCLK1)가 홀수번째 쉬프트 레지스터에 입력되고, 제 2 게이트 클럭 신호(GCLK2)가 짝수번째 쉬프트 레지스터에 입력될 수 있다. 또한, 수직 동기 스타트 신호(SVsync)가 다음의 쉬프트 레지스터로 이동될 때마다 해당 쉬프트 레지스터로부터 쉬프트 신호가 발생되어 레벨 쉬프터부(250)로 공급된다. 레벨 쉬프터부(250)는 타이밍 콘트롤러(400)로부터 출력 인에이블 신호(OE)에 응답하여 인에이블되고, 쉬프트 신호에 응답하여 쉬프트 신호의 레벨을 쉬프트시켜 출력한다. 즉, 레벨 쉬프터부(250)는 쉬프트 신호에 응답하여 구동 전압 생성부(500)에서 생성된 게이트 온 전압(Von) 또는 게이트 오프 전압(Voff)을 출력한다. 여기서, 게이트 온 전압(Von)은 대략 25V를 유지하고, 게이트 오프 전압(Voff)은 대략 -7V를 유지한다. 또한, 출력 버퍼(240)는 게이트 온 전압 또는 게이트 오프 전압을 게이트 라인으로 순차적으로 전달한다.
데이터 드라이버(300)는 타이밍 콘트롤러(500)로부터의 데이터 제어 신호(CON2)와 구동 전압 생성부(500)의 기준 전압(AVDD)을 이용하여 계조 전압을 생성하여 데이터 라인(D1 내지 Dm)을 통해 인가한다. 즉, 데이터 드라이버(300)는 입력된 디지털 형태의 화소 데이터를 기준 전압(AVDD)에 기초하여 변환함으로써 아날로그 형태의 데이터 신호, 즉 계조 전압을 생성한다.
도 4는 본 발명의 일 실시 예에 따른 게이트 드라이버의 에러 검출부의 회로 도로서, 그 구성을 설명하면 다음과 같다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 에러 검출부는 복수의 AND 게이트와, 복수의 OR 게이트, 그리고 복수의 플립플롭(115, 118, 121 및 123)과, 하나의 인버터를 포함하고, 수직 동기 스타트 신호(SVsync), 게이트 클럭 신호(GCLK), 캐리 신호(C) 및 로우 레벨로 인가될 때 플립플롭을 초기화시키는 제어 신호(POR)를 입력받는다. 또한, 캐리 신호(C)는 첫번째 게이트 드라이버의 경우 타이밍 콘트롤러(400)로부터 입력되고, 두번째부터 마지막까지의 게이트 드라이버의 경우 이전단의 게이트 드라이버로부터 입력된다.
제 1 AND 게이트(211)는 캐리 신호(C)와 게이트 클럭 신호(GCKL)를 입력받아 이들을 논리 조합하고, 제 2 AND 게이트(212)는 수직 동기 스타트 신호(SVsync)와 게이트 클럭 신호(GCLK)를 입력받아 이들을 논리 조합한다. 제 1 OR 게이트(213)는 제 1 및 제 2 AND 게이트(211 및 212)의 출력 신호를 입력받아 이들을 논리 조합한다. 제 2 OR 게이트(214)는 수직 동기 스타트 신호(SVsync)와 제 8 AND 게이트(227)의 출력 신호를 입력받아 이들을 논리 조합한다. 제 1 플립플롭(215)은 로우 레벨의 제어 신호(POR)에 응답하여 초기화되고, 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 2 OR 게이트(214)의 출력 신호의 레벨을 래치한다. 제 3 AND 게이트(216)는 인버터(224)의 출력 신호와 제 1 플립플롭(215)의 출력 신호를 입력받아 이들을 논리 조합한다. 제 3 OR 게이트(217)는 제 3 AND 게이트(216)의 출력 신호와 제 7 AND 게이트(226)의 출력 신호를 입력받아 이들을 논리 조합한다. 제 2 플립플롭(218)은 로우 레벨의 제어 신호(POR)에 응답하여 초기화되고, 제 1 OR 게 이트(213)의 출력 신호에 응답하여 제 3 OR 게이트(217)의 출력 신호의 레벨을 래치한다. 제 4 AND 게이트(219)는 인버터(224)의 출력 신호와 제 2 플립플롭(218)의 출력 신호를 입력받아 이들을 논리 조합한다. 제 4 OR 게이트(220)는 제 4 AND 게이트(219)의 출력 신호와 제 6 AND 게이트(225)의 출력 신호를 입력받아 이들을 논리 조합한다. 제 3 플립플롭(221)은 로우 레벨의 제어 신호(POR)에 응답하여 초기화되고, 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 4 OR 게이트(220)의 출력 신호의 레벨을 래치한다. 제 5 AND 게이트(222)는 인버터(224)의 출력 신호와 제 3 플립플롭(221)의 출력 신호를 입력받아 이들을 논리 조합한다. 제 4 플립플롭(223)은 로우 레벨의 제어 신호(POR)에 응답하여 초기화되고, 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 5 AND 게이트(222)의 출력 신호의 레벨을 래치한다. 인버터(224)는 캐리 신호(C)를 반전시킨다. 제 6 AND 게이트(225)는 제 4 플립플롭(223)의 출력 신호와 캐리 신호(C)를 입력받아 이들을 논리 조합한다. 제 7 AND 게이트(226)는 제 3 플립플롭(221)의 출력 신호와 캐리 신호(C)를 입력받아 이들을 논리 조합한다. 제 8 AND 게이트(227)는 제 2 플립플롭(218)의 출력 신호와 캐리 신호(C)를 입력받아 이들을 논리 조합한다. 또한, 인버터(206)는 제 4 플립플롭(224)의 출력 신호를 반전시키고, AND 게이트(207)는 인버터(206)의 출력 신호와 수직 동기 스타트 신호(SVsync)를 입력받아 이들 신호를 논리 조합한다.
여기서, 제 1 플립플롭(215)의 출력 신호, 즉 제 1 출력 신호(OUT1)가 하이 레벨로 출력되면 1 프레임동안 수직 동기 스타트 신호(SVsync)가 게이트 클럭 신호(GCLK)의 한 클럭동안 입력된 것으로 판단하고, 제 2 플립플롭(218)의 출력 신 호, 즉 제 2 출력 신호(OUT2)가 하이 레벨로 출력되면 1프레임동안 수직 동기 스타트 신호(SVsync)가 게이트 클럭 신호(GCLK)의 두 클럭동안 입력된 것으로 판단한다. 또한, 제 3 플립플롭(221)의 출력 신호, 즉 제 3 출력 신호(OUT3)가 하이 레벨로 출력되면 1 프레임동안 수직 동기 스타트 신호(SVsync)가 게이트 클럭 신호(GCLK)의 세 클럭동안 입력된 것으로 판단하고, 제 4 플립플롭(223)의 출력 신호, 즉 에러 검출 신호(ERRDET)가 하이 레벨로 출력되면 1 프레임동안 수직 동기 스타트 신호(SVsync)가 게이트 클럭 신호(GCLK)의 네 클럭동안 입력된 것으로 판단한다. 따라서, 에러 검출 신호(ERRDET)가 하이 레벨로 출력되면 수직 동기 스타트 신호(VSYNC) 대신에 게이트 오프 전압(Voff) 레벨의 신호가 쉬프트 레지스터부(230)의 제 1 단에 입력된다. 따라서, 수직 동기 스타트 신호(VSYNC)가 입력되는 경우 게이트 드라이버는 게이트 오프 전압(Voff) 전압을 입력받으므로 현재 프레임 의 남은 시간 동안 게이트 드라이버의 출력은 게이트 오프 전압(Voff)를 쉬프트한다. 그리고, 제어 신호(POR)에 의해 에러 검출부를 초기화되고, 다음 프레임의 수직 동기 스타트 신호(SVsync)가 입력되면 다시 상기 동작을 반복한다.
상기와 같이 구성된 본 발명의 일 실시 예에 따른 에러 검출부의 구동 방법을 도 5의 동작 파형을 이용하여 설명한다. 본 발명의 일 실시 예에 따른 에러 검출부는 한 프레임동안 수직 동기 스타트 신호(SVsync)가 게이트 클럭 신호(GCLK)의 몇 클럭 동안 하이 레벨을 유지하는지를 검출하여 수직 동기 스타트 신호(SVsync)의 에러 여부를 판단한다. 따라서, 수직 동기 스타트 신호(SVsync)가 하이 레벨로 인가되는 경우의 구동 방법을 설명하기로 한다.
먼저, 하이 레벨로 인가되는 제어 신호(POR)에 응답하여 제 1 내지 제 4 플립플롭(215, 218, 221 및 223)이 인에이블된다. 그리고, 수직 동기 스타트 신호(SVsync)가 하이 레벨로 인가되고, 게이트 클럭 신호(GCLK)가 하이 레벨로 인가되면, 제 2 AND 게이트(212)는 이들을 입력받고 논리 조합하여 하이 레벨의 신호를 출력한다. 이때, 캐리 신호(C)가 로우 레벨로 입력되면 제 1 AND 게이트(211)는 캐리 신호(C)와 게이트 클럭 신호(GCLK)를 입력받고 이들을 논리 조합하여 로우 레벨의 신호를 출력한다. 로우 레벨의 제 1 AND 게이트(211)의 출력 신호와 하이 레벨의 제 2 AND 게이트(212)의 출력 신호는 제 1 OR 게이트(213)로 입력되고, 제 1 OR 게이트(213)는 이들을 논리 조합하여 하이 레벨의 신호를 출력한다. 또한, 제 2 OR 게이트(214)는 수직 동기 스타트 신호(SVsync)와 제 8 AND 게이트(227)의 출력 신호를 입력받는데, 수직 동기 스타트 신호(SVsync)가 하이 레벨로 입력되므로 제 8 AND 게이트(227)의 출력 신호에 관계없이 제 2 OR 게이트(214)는 하이 레벨의 신호를 출력한다. 따라서, 제 1 플립플롭(215)는 하이 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 2 OR 게이트(214)의 레벨, 즉 하이 레벨을 래치한다. 그리고, 제 1 플립플롭(215)은 하이 레벨의 신호를 출력하고, 이는 제 1 출력 신호(OUT1)로서 출력된다.
이후 게이트 클럭 신호(GCLK)가 로우 레벨로 천이하면, 제 2 AND 게이트(212)는 로우 레벨의 신호를 출력한다. 따라서, 제 1 OR 게이트(212)는 로우 레벨의 제 1 AND 게이트(211)의 출력 신호와 로우 레벨의 제 2 AND 게이트(212)의 출 력 신호를 입력하여 로우 레벨의 신호를 출력한다. 로우 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 1 플립플롭(215)은 하이 레벨을 유지하고, 제 2 내지 제 4 플립플롭(218, 221 및 223)은 로우 레벨을 유지하게 된다. 즉, 제 3 및 제 5 OR 게이트(217 및 220), 그리고 제 5 AND 게이트(222)를 통해 하이 레벨의 신호가 출력되더라도 제 1 OR 게이트(213)가 로우 레벨의 신호를 출력하므로 제 2 내지 제 4 플립플롭(218, 221 및 223)은 신호를 입력하지 않고 로우 상태를 유지한다.
그런데, 게이트 클럭 신호(GCLK)의 클럭 주기에 대응하여 하이 레벨로 입력되는 수직 동기 스타트 신호(SVsync)에 따라 제 2 내지 제 4 플립플롭(218, 221 및 223)이 하이 레벨의 신호를 래치하게 된다. 이는 수직 동기 스타트 신호(SVsync)가 계속 하이 레벨을 유지하는 동안 게이트 클럭 신호(GCLK)가 하이 레벨로 인가되거나, 게이트 클럭 신호(GCLK)의 소정 클럭 후 수직 동기 스타트 신호(SVsync)가 하이 레벨로 인가되고 게이트 클럭 신호(GCLK)가 하이 레벨로 인가되는 경우이다. 이러한 동작을 상세히 설명하면 다음과 같다.
제 1 플립플롭(215)에 하이 레벨의 신호가 래치된 상태에서 게이트 클럭 신호(GCLK)와 수직 동기 스타트 신호(SVsync)가 모두 하이 레벨로 인가되면, 제 2 AND 게이트(212)는 하이 레벨의 신호를 출력한다. 따라서, 제 1 및 제 2 AND 게이트(211 및 212)의 출력 신호를 입력하는 제 1 OR 게이트(212)는 제 2 AND 게이트(212)의 출력 신호에 관계없이 하이 레벨의 신호를 출력한다. 하이 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 1 플립플롭(215)은 하이 레벨을 유지한 다. 또한, 하이 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 2 플립플롭(218)은 제 3 OR 게이트(217)의 출력 신호의 레벨을 래치한다. 제 3 OR 게이트(217)는 제 3 AND 게이트(216)의 출력 신호와 제 7 AND 게이트(226)의 출력 신호를 입력받아 이들을 논리 조합한다. 그런데, 제 3 AND 게이트(216)가 하이 레벨의 제 1 플립플롭(215)의 출력 신호와 하이 레벨의 인버터(224)의 출력 신호를 입력받아 하이 레벨의 신호를 출력한다. 따라서, 제 2 플립플롭(218)은 제 3 AND 게이트(216)의 출력 신호의 레벨, 즉 하이 레벨을 래치한다. 그리고, 제 2 플립플롭(218)은 하이 레벨의 신호를 출력하고, 이는 제 2 출력 신호(OUT2)로서 출력된다.
또한, 제 1 및 제 2 플립플롭(215 및 218)에 하이 레벨의 신호가 래치된 상태에서 게이트 클럭 신호(GCLK)와 수직 동기 스타트 신호(SVsync)가 모두 하이 레벨로 인가되면, 제 2 AND 게이트(212)는 하이 레벨의 신호를 출력한다. 따라서, 제 1 및 제 2 AND 게이트(211 및 212)의 출력 신호를 입력하는 제 1 OR 게이트(213)는 제 2 AND 게이트(212)의 출력 신호에 관계없이 하이 레벨의 신호를 출력한다. 하이 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 1 및 제 2 플립플롭(215 및 218)은 하이 레벨을 유지한다. 또한, 하이 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 3 플립플롭(221)은 제 4 OR 게이트(220)의 출력 신호의 레벨을 래치한다. 제 4 OR 게이트(220)는 제 4 AND 게이트(219)의 출력 신호와 제 6 AND 게이트(225)의 출력 신호를 입력받아 이들을 논리 조합한다. 그런데, 제 4 AND 게이트(219)가 하이 레벨의 제 2 플립플롭(218)의 출력 신호와 하이 레벨의 인버 터(224)의 출력 신호를 입력받아 하이 레벨의 신호를 출력한다. 따라서, 제 3 플립플롭(221)은 제 4 AND 게이트(119)의 출력 신호의 레벨, 즉 하이 레벨을 래치한다. 그리고, 제 3 플립플롭(221)은 하이 레벨의 신호를 출력하고, 이는 제 3 출력 신호(OUT3)로서 출력된다.
그리고, 제 1, 제 2 및 제 3 플립플롭(215, 218 및 221)에 하이 레벨의 신호가 래치된 상태에서 게이트 클럭 신호(GCLK)와 수직 동기 스타트 신호(SVsync)가 모두 하이 레벨로 인가되면, 제 2 AND 게이트(212)는 하이 레벨의 신호를 출력한다. 따라서, 제 1 및 제 2 AND 게이트(211 및 212)의 출력 신호를 입력하는 제 1 OR 게이트(212)는 제 2 AND 게이트(212)의 출력 신호에 관계없이 하이 레벨의 신호를 출력한다. 하이 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 1, 제 2 및 제 3 플립플롭(215, 218 및 221)은 하이 레벨을 유지한다. 또한, 하이 레벨의 제 1 OR 게이트(213)의 출력 신호에 응답하여 제 4 플립플롭(223)은 제 5 AND 게이트(222)의 출력 신호의 레벨을 래치한다. 제 5 AND 게이트(222)는 하이 레벨의 제 3 플립플롭(221)의 출력 신호와 하이 레벨의 인버터(224)의 출력 신호를 입력받아 하이 레벨의 신호를 출력한다. 따라서, 제 4 플립플롭(223)은 제 5 AND 게이트(219)의 출력 신호의 레벨, 즉 하이 레벨을 래치한다. 그리고, 제 4 플립플롭(223)은 하이 레벨의 신호를 출력한다.
상기한 바와 같이 게이트 클럭 신호(GCLK)의 최대 4 클럭 동안에 수직 동기 스타트 신호(SVsync)가 하이 레벨로 입력되면 제 1 내지 제 4 플립플롭(215, 218, 221 및 223)이 하이 레벨의 신호를 래치한다. 1 프레임동안 게이트 클럭 신 호(GCLK)의 최대 4 클럭 동안 수직 동기 스타트 신호(SVsync)가 인가되어 제 4 플립플롭(223)이 하이 레벨의 신호를 출력하면 쉬프트 레지스터부(230)에 수직 동기 스타트 신호(SVsync)가 인가되지 않도록 한다. 이를 위해 인버터(206)가 제 4 플립플롭(223)의 출력 신호를 반전시키고, 인버터(206)의 출력 신호와 수직 동기 스타트 신호(SVsync)를 입력받아 논리 조합하는 AND 게이트(207)의 출력 신호가 에러 검출 신호(ERRDET)로서 출력된다.
그런데, 이후 게이트 클럭 신호(GCLK)의 하이 레벨에서 캐리 신호(C)가 하이 레벨로 인가되면 인버터(224)를 통해 로우 레벨로 천이하고, 로우 레벨의 인버터(224)의 출력 신호는 제 3, 제 4 및 제 5 AND 게이트(216, 219 및 222)의 한 입력 단자로 입력된다. 따라서, 인버터(224)의 출력 신호와 제 3 플립플롭(221)의 출력 신호를 입력하는 제 5 AND 게이트(222)는 제 3 플립플롭(221)의 출력 신호에 관계없이 로우 레벨의 신호를 출력한다. 따라서, 제 4 플립플롭(223)은 로우 레벨의 신호를 래치하여 로우 레벨의 신호를 출력하고, 에러 검출 신호(ERRDET)는 하이 레벨로 출력된다. 또한, 제 4 플립플롭(223)의 출력 신호가 로우 레벨로 천이하면, 제 4 플립플롭(223)의 출력 신호와 캐리 신호(C)를 입력받는 제 6, 제 7 및 제 8 AND 게이트(225, 226 및 227)는 로우 레벨의 신호를 출력한다. 그런데, 게이트 클럭 신호(GCLK)의 4 클럭 동안 캐리 신호(C)가 계속 하이 레벨로 인가되면 제 6, 제 7 및 제 8 AND 게이트(225, 226 및 227)가 각각 로우 레벨의 신호를 출력하고, 인버터(224)가 로우 레벨의 신호를 출력하기 때문에 제 3 플립플롭(221)으로부터 제 1 플립플롭(215)이 역순으로 로우 레벨의 신호를 출력한다. 즉, 게이트 클럭 신 호(GCLK)의 첫번째 클럭에서 캐리 신호(C)가 하이 레벨로 인가되면 제 4 플립플롭(223)이 로우 레벨의 신호를 출력하고, 게이트 클럭 신호(GCLK)가 두번째 클럭에서 캐리 신호(C)가 하이 레벨을 유지하면 제 3 플립플롭(221)이 로우 레벨의 신호를 제 3 출력 신호(OUT3)로서 출력한다. 또한, 게이트 클럭 신호(GCLK)이 세번째 클럭에서 캐리 신호(C)가 하이 레벨을 유지하면 제 2 플립플롭(218)이 로우 레벨의 신호를 제 2 출력 신호(OUT2)로서 출력하고, 게이트 클럭 신호(GCLK)이 네번째 클럭에서 캐리 신호(C)가 하이 레벨을 유지하면 제 1 플립플롭(215)이 로우 레벨의 신호를 제 1 출력 신호(OUT1)로서 출력한다. 이렇게 제 1 내지 제 4 플립플롭(215, 218, 221 및 223)이 로우 레벨의 신호를 출력하면 한 프레임동안에 수직 동기 스타트 신호(SVsync)가 네번 입력될 때까지 수직 동기 스타트 신호(SVsync)를 다시 입력하게 된다. 여기서, 캐리 신호(C)는 타이밍 콘트롤러(400) 또는 전단의 게이트 드라이버의 쉬프트 레지스터부(230)로부터 출력되는 신호로서, 전단 게이트 드라이버의 쉬프트 레지스터부(230)가 래치하고 있는 데이터의 수에 따라 출력 기간이 결정된다. 즉, 전단 게이트 드라이버의 쉬프트 레지스터부(230)가 세개의 데이터를 래치하고 있다면 캐리 신호(C)가 한 클럭동안 출력되고, 전단 게이트 드라이버의 쉬프트 레지스터부(230)가 두개의 데이터를 래치하고 있다면 캐리 신호(C)가 두 클럭동안 출력된다. 또한, 전단 게이트 드라이버의 쉬프트 레지스터부(230)가 한개의 데이터를 래치하고 있다면 캐리 신호(C)가 세 클럭동안 출력되고, 전단 게이트 드라이버의 쉬프트 레지스터부(230)가 데이터를 래치하고 있다면 캐리 신호(C)가 네 클럭동안 출력된다.
한편, 상기 실시 예에서는 네개의 플립플롭으로 에러 검출부를 구성하여 수직 동기 스타트 신호(SVsync)가 한 프레임에 네번 입력되는 것을 검출하였으나, 플립플롭의 수를 증가시키거나 감소시키고, 플립플롭의 입력을 제어하는 회로 구성을 증가시키거나 감소시키면 한 프레임동안에 검출할 수 있는 수직 동기 스타트 신호(SVsync)를 조절할 수 있다.
또한, 상기 실시 예에서는 게이트 클럭 신호(GCLK)의 네 클럭동안에 캐리 신호(C)가 입력되어 플립플롭의 출력을 초기화시키고 한 프레임동안에 네번까지 수직 동기 스타트 신호(SVsync)를 다시 입력하였다. 그러나, 게이트 클럭 신호(GCLK)의 한 클럭, 두 클럭 또는 세 클럭 동안에 캐리 신호(C)가 입력될 수 있으며, 이 경우 다시 입력되는 수직 동시 스타트 신호(SVsync)가 한 프레임동안에 한번, 두번 및 세번 입력되는 것을 검출할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 액정 표시 장치의 구성도.
도 2는 본 발명의 일 실시 예에 따른 액정 표시 패널의 일 화소의 등가 회로도.
도 3은 본 발명의 일 실시 예에 따른 게이트 드라이버의 구성도.
도 4는 본 발명의 일 실시 예에 따른 에러 검출부의 회로도.
도 5는 본 발명의 일 실시 예에 따른 에러 검출부의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 액정 표시 패널 200 : 게이트 구동부
300 : 데이터 구동부 400 : 타이밍 콘트롤러
500 : 구동 전압 생성부 210 : 에러 검출부
230 : 쉬프트 레지스터부 250 : 레벨 쉬프터부
270 : 출력 버퍼부

Claims (17)

  1. 한 프레임동안 수직 동기 스타트 신호가 하이 레벨인 구간의 게이트 클럭 신호의 수를 측정하여 상기 수직 동기 스타트 신호 또는 로우 레벨의 신호를 출력하는 에러 검출부;
    상기 에러 검출부의 출력 신호를 입력받아 복수의 쉬프트 신호를 출력하는 쉬프트 레지스터부;
    상기 쉬프트 신호에 응답하여 상기 쉬프트 신호의 레벨을 쉬프트시켜 출력하는 레벨 쉬프터부; 및
    상기 레벨 쉬프터부의 출력 신호를 게이트 라인에 공급하는 출력 버퍼부를 포함하는 게이트 드라이버.
  2. 제 1 항에 있어서, 상기 에러 검출부는 측정된 상기 게이트 클럭 신호의 수가 소정의 기준값보다 작을 경우 상기 수직 동기 스타트 신호를 출력하고, 측정된 상기 게이트 클럭 신호의 수가 상기 기준값보다 크거나 같을 경우 로우 레벨의 신호를 출력하는 게이트 드라이버.
  3. 제 1 항에 있어서, 상기 쉬프트 레지스터부는 상기 게이트 클럭 신호에 응답 하여 상기 에러 검출부의 출력 신호를 쉬프트시키는 게이트 드라이버.
  4. 제 1 항에 있어서, 상기 에러 검출부는 상기 게이트 클럭 신호에 동기되어 상기 수직 동기 스타트 신호가 입력될 때마다 상기 수직 동기 스타트 신호를 쉬프트시키는 복수의 플립플롭을 포함하는 게이트 드라이버.
  5. 제 4 항에 있어서, 상기 복수의 플립플롭은 상기 수직 동기 스타트 신호, 상기 게이트 클럭 신호 및 캐리 신호중 적어도 두 신호에 응답하여 동작되며,
    최전단의 플립플롭은 상기 수직 동기 스타트 신호, 다음 플립플롭의 출력 신호 및 상기 캐리 신호중 적어도 두 신호의 레벨을 래치하고,
    후단의 플립플롭은 상기 캐리 신호, 이전 플립플롭의 출력 신호 및 상기 후단 플립플롭의 출력 신호중 적어도 두 신호의 레벨을 래치하는 게이트 드라이버.
  6. 제 5 항에 있어서, 상기 캐리 신호는 전단 게이트 드라이버의 쉬프트 레지스터부에 래치된 데이터의 수에 따라 상기 전단 게이트 드라이버로부터 출력되는 게이트 드라이버.
  7. 제 5 항에 있어서, 상기 에러 검출부는 상기 캐리 신호와 상기 게이트 클럭 신호를 입력하는 제 1 논리 수단;
    상기 게이트 클럭 신호와 상기 수직 동기 스타트 신호를 입력하는 제 2 논리 수단; 및
    상기 제 1 및 제 2 논리 수단의 출력 신호를 입력하는 제 3 논리 수단을 더 포함하며,
    상기 제 3 논리 수단의 출력 신호에 따라 상기 복수의 플립플롭이 구동되는 게이트 드라이버.
  8. 제 5 항에 있어서, 상기 에러 검출부는 상기 캐리 신호와 다음 플립플롭의 출력 신호를 입력하는 제 4 논리 수단; 및
    상기 제 4 논리 수단의 출력 신호 상기 수직 동기 스타트 신호를 입력하는 제 5 논리 수단을 더 포함하며,
    상기 제 5 논리 수단의 출력 신호의 레벨을 상기 최전단 플립플롭이 래치하는 게이트 드라이버.
  9. 제 5 항에 있어서, 상기 에러 검출부는 상기 캐리 신호의 반전 신호와 이전 플립플롭의 출력 신호를 입력하는 제 6 논리 수단;
    상기 캐리 신호와 다음 플립플롭의 출력 신호를 입력하는 제 7 논리 수단; 및
    상기 제 6 및 제 7 논리 수단의 출력 신호를 입력하는 제 8 논리 수단을 더 포함하며,
    상기 제 8 논리 수단의 출력 신호의 레벨을 상기 후단 플립플롭이 래치하는 게이트 드라이버.
  10. 제 1 항에 있어서, 상기 에러 검출부는 마지막 플립플롭의 출력 신호를 반전시키는 인버터; 및
    상기 인버터의 출력 신호와 상기 수직 동기 스타트 신호를 입력받고, 상기 쉬프트 레지스터부에 출력하는 논리 수단을 더 포함하는 게이트 드라이버.
  11. 한 프레임동안 수직 동기 스타트 신호가 하이 레벨인 구간의 게이트 클럭 신호의 수를 측정하여 상기 수직 동기 스타트 신호 또는 로우 레벨의 신호를 출력하는 단계;
    상기 게이트 클럭 신호에 응답하여 수직 동기 스타트 신호에 따라 복수의 쉬프트 신호를 출력하는 단계;
    상기 쉬프트 신호에 응답하여 상기 쉬프트 신호의 레벨을 쉬프트시켜 출력하는 단계; 및
    상기 레벨 쉬프트 신호를 게이트 라인에 공급하는 단계를 포함하는 게이트 드라이버의 구동 방법.
  12. 화상을 표시하는 표시 패널;
    외부로부터 입력된 영상 신호를 처리하고 복수의 제어 신호를 생성하는 타이밍 콘트롤러;
    게이트 구동 전압 및 데이터 구동 전압을 포함한 복수의 구동 전압을 생성하기 위한 구동 전압 생성부;
    한 프레임동안 수직 동기 스타트 신호가 하이 레벨인 구간의 게이트 클럭 신호의 수를 측정하여 수직 동기 스타트 신호 또는 로우 레벨의 선택적으로 출력하고, 상기 수직 동기 스타트 신호에 응답하여 상기 게이트 구동 전압을 게이트 라인에 인가하기 위한 게이트 드라이버; 및
    상기 데이터 구동 전압을 이용하여 데이터 신호를 생성하고, 상기 데이터 신호를 상기 데이터 라인에 인가하기 위한 데이터 드라이버를 포함하는 표시 장치.
  13. 제 12 항에 있어서, 상기 게이트 드라이버는 한 프레임동안 상기 수직 동기 스타트 신호가 하이 레벨인 구간의 상기 게이트 클럭 신호의 수를 측정하여 상기 수직 동기 스타트 신호 또는 로우 레벨의 신호를 출력하는 에러 검출부;
    상기 에러 검출부의 출력 신호를 입력받아 쉬프트 신호를 출력하는 쉬프트 레지스터부;
    상기 쉬프트 신호에 응답하여 상기 쉬프트 신호의 레벨을 쉬프트시켜 출력하는 레벨 쉬프터부; 및
    상기 레벨 쉬프터부의 출력 신호를 게이트 라인에 공급하는 출력 버퍼부를 포함하는 표시 장치.
  14. 제 13 항에 있어서, 상기 에러 검출부는 한 프레임동안 상기 레벨 쉬프터부의 복수의 레벨 쉬프터가 동시 동작하여 상기 구동 전압 생성부가 정상 동작할 수 없을 정도로 입력되는 상기 수직 동기 스타트 신호를 검출하는 표시 장치.
  15. 제 13 항에 있어서, 상기 에러 검출부는 상기 게이트 클럭 신호에 동기되어 입력되는 상기 수직 동기 스타트 신호에 응답하여 상기 수직 동기 스타트 신호의 레벨을 쉬프트시키는 복수의 플립플롭을 포함하는 표시 장치.
  16. 제 15 항에 있어서, 상기 에러 검출부는 마지막 플립플롭의 출력 신호를 반전시키는 인버터; 및
    상기 인버터의 출력 신호와 상기 수직 동기 스타트 신호를 입력하고, 상기 쉬프트 레지스터부로 출력하는 논리 수단을 더 포함하는 표시 장치.
  17. 제 12 항에 있어서, 상기 수직 동기 스타트 신호는 최전단의 게이트 드라이버는 상기 타이밍 콘트롤러로부터 입력받고, 후단의 게이트 드라이버는 이전단의 게이트 드라이버로부터 입력받는 표시 장치.
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