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KR20080109458A - 커패시터의 제조 방법 - Google Patents

커패시터의 제조 방법 Download PDF

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KR20080109458A
KR20080109458A KR1020070057821A KR20070057821A KR20080109458A KR 20080109458 A KR20080109458 A KR 20080109458A KR 1020070057821 A KR1020070057821 A KR 1020070057821A KR 20070057821 A KR20070057821 A KR 20070057821A KR 20080109458 A KR20080109458 A KR 20080109458A
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KR
South Korea
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film
forming
metal oxide
nitride film
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020070057821A
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English (en)
Inventor
이종철
윤경렬
임기빈
여재현
강상열
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070057821A priority Critical patent/KR20080109458A/ko
Publication of KR20080109458A publication Critical patent/KR20080109458A/ko
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H10P14/6529—

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Abstract

전기적 특성을 향상시킬 수 있는 커패시터의 제조 방법이 제공된다. 커패시터의 제조 방법은 하부 전극을 형성하고, 하부 전극 상에 금속 질화막을 형성하고, 금속 질화막을 질소 분위기 하에서 제1 열처리하고, 금속 질화막 상에 금속 산화막을 형성하고, 금속 산화막 상에 상부 전극을 형성하는 것을 포함한다.
유전막, 열처리

Description

커패시터의 제조 방법{Method for fabricating capacitor}
도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 102: 소자 분리막
110: 게이트 전극 112: 층간 절연막
114: 식각 저지막 116: 층간 절연막
117: 개구부 120: 하부 전극 콘택 홀
122: 하부 전극 콘택 124: 제 1 비트 라인 콘택 홀
126: 제1 비트 라인 콘택 134: 하부 전극
136: 다층 유전체막 136a: 금속 질화막
136b: 금속 산화막 138: 상부 전극
144: 제 2 비트 라인 콘택 홀 146: 제 2 비트 라인 콘택
152: 비트 라인 154: 배선
본 발명은 커패시터의 제조 방법에 관한 것으로, 보다 상세하게는 전기적 특성을 향상시킬 수 있는 커패시터의 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급속하게 감소되고 있으며, 반도체 소자의 동작은 고속화되고 있다. 이러한 반도체 소자들 중 하나인 커패시터(capacitor)는 제한된 면적 내에서 일정한 정전 용량(capacitance)을 갖도록 형성되어야 한다. 이에 따라 일정값 이상의 정전 용량을 갖는 커패시터를 형성하기 위해 유전율이 높은 물질을 유전막으로 이용하거나, 다층 유전막의 구조를 가질 수 있다. 다층 유전막을 포함하는 커패시터는 예를 들어, 하부 전극 상에 ZrO2막과 Al2O3막이 적층된 다층 유전막이 형성되고, 그 위에 상부 전극이 형성될 수 있다. 여기서, 하부 전극 상에 ZrO2막을 형성한 후 Al2O3막을 형성할 때, ZrO2막의 결정이 치밀하지 않거나 결정 입자가 커서 산소가 ZrO2막을 통과하여 하부 전극이 산화될 수 있다. 이에 따라 커패시터의 누설 전류가 증가하여 전기적 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성을 향상시킬 수 있는 커패시터의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에　따른 커패시터의 제조 방법은 하부 전극을 형성하고, 상기 하부 전극 상에 금속 질화막을 형성하고, 상기 금속 질화막을 질소 분위기 하에서 제1 열처리하고, 상기 금속 질화막 상에 금속 산화막을 형성하고, 상기 금속 산화막 상에 상부 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예에 따른 커패시터의 제조 방법 및 반도체 메모리 소자의 제조 방법이 개시된다. 본 발명의 실시예들에 따른 방법으로 제조되는 커패시터는 DRAM 장치의 셀 커패시터나 로직 소자의 MIM(Metal Insulator Metal) 커패시터 등에 적용될 수 있다. 이하의 실시예에서는 커패시터가 DRAM 장치의 셀 커패시터로 채용된 경우가 예시될 것이다. 설명의 편의상, 커패시터의 제조 방법은 반도체 메모리 소자의 제조 방법과 함께 통합되어 기술될 것이다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 로직 소자의 MIM 커패시터나 기타 다른 커패시터 등에도 적용 가능함은 자명하다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(100)에 트랜지스터를 형성하고 트랜지스터를 덮는 절연막(112)을 형성한다.
더욱 상세히 설명하면, 도 1에 도시된 바와 같이, STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX) 등의 소자 분리막(102)에 의해 활성 영역과 필드 영역이 구분된 반도체 기판(100) 상에 일반적인 방법을 이용하여 게이트 전극(110)들을 형성한다. 그리고 게이트 전극(110)들 사이의 반도체 기판(100)내로 불순물 이온을 주입하여 소스/드레인 영역(111)을 형성한다. 그 결과, 게이트 전극(110) 및 소스/드레인 영역(111)을 포함하는 트랜지스터들이 형성된다.
그런 다음, 트랜지스터들이 형성된 반도체 기판(100) 상에 층간 절연막(112) 및 식각 저지막(114)을 순차적으로 형성한다.
이 때, 층간 절연막(112)으로는 예를 들어 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthlyOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성할 수 있다. 그리고 식각 저지막(114)은 SiON 또는 SiN의 물질일 수 있다. 필요에 따라 식각 정지막(114)은 생략될 수 있다.
다음으로, 도 2에 도시된 바와 같이, 트랜지스터의 소오스/드레인 영역(111)과 각각 접촉하는 하부 전극 콘택(122) 및 제1 비트 라인 콘택(126)을 형성한다.
구체적으로, 반도체 기판(100)의 소스/드레인 영역(111)과 전기적으로 연결되는 하부 전극 콘택(122) 및 제 1 비트 라인 콘택(126)을 층간 절연막(112) 및 식각 저지막(114) 내에 형성한다.
하부 전극 콘택(122) 및 제 1 비트 라인 콘택(126)은 예컨대 다음의 방법으로 형성될 수 있다. 즉, 먼저 하부 전극 콘택(122) 및 제1 비트 라인 콘택(126)이 형성될 영역을 한정하는 식각 마스크를 형성한다. 이어서, 식각 마스크에 의해 노출된 층간 절연막(112) 및 식각 저지막(114)을 식각함으로써, 하부의 소스/드레인 영역(111)을 노출하는 하부 전극 콘택 홀(120) 및 제1 비트 라인 콘택 홀(124)을 형성한다.
이어서, 하부 전극 콘택 홀(120) 및 제1 비트 라인 콘택 홀(124) 내부에 폴리실리콘이나 금속과 같은 도전성 물질로 매립하고, 화학 기계적 연마(CMP) 또는 에치백(etch back) 공정을 수행하여 하부 전극 콘택(122) 및 제1 비트 라인 콘택(126)을 형성한다. 하부 전극 콘택 홀(120) 및 제1 비트 라인 콘택 홀(124) 내부에 채워지는 도전성 물질로는, 예를 들어 W, Ti 또는 TiN이거나 이들의 조합 물질일 수 있다.
이 때, 하부 전극 콘택 홀(120) 및 제1 비트 라인 콘택 홀(124) 내부에 금속 물질을 채우기 전에 배리어 금속막(미도시)을 증착할 수 있다. 배리어 금속막은 콘택의 접촉성을 향상시키고, 금속 물질 증착시 불순물이 확산되는 것을 방지하기 위 한 것으로, 예를 들어 TiN 또는 Ti+TiN 등의 물질이 사용될 수 있다.
이후, 도 3에 도시된 바와 같이, 하부 전극 콘택(122)을 노출시키는 개구부(117)가 형성되어 있는 층간 절연막(116)을 형성한다. 구체적으로, 도 3의 결과물 상에 층간 절연막(116)을 형성한다. 이어서, 층간 절연막(116)을 식각하여 소오스/드레인 영역(111)과 접촉하는 하부 전극 콘택(122)을 노출시키는 개구부(117)를 형성한다.
이어서, 도 4에 도시된 바와 같이, 하부 전극(134)을 형성한다.
하부 전극(134)은 도전성 물질로 형성된 막으로써 하부가 하부 전극 콘택(122)과 전기적으로 연결된다. 이 때, 하부 전극(134)은 TIN, TiAIN, TAN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, 백금, 또는 이리듐으로 형성되거나 이들의 조합으로 형성될 수 있으며, 이에 한정되지 않는다.
하부 전극(134)은 유기 금속 화학 기상 증착(MOCVD: Metal Organic Chemical Vapor Deposition) 방법으로 형성될 수 있다.
티타늄 질화막(TiN)을 사용하여 하부 전극(134)을 형성하는 방법을 더욱 상세히 예시하면 다음과 같다. 즉, 도 3의 결과물을 챔버에 넣고, TDMAT{tetrakis(dimethylamino)titanium;Ti[N(CH3)2]4},TDEAT{tetrakis(diethylamino)titanium; Ti[N(C2H5)2]4} 또는 TEMAT{tetrakis(ethylmethylamino)titanium; Ti[N(C2H5)CH3]4}중 어느 하나를 전구체(precusor)로 사용하여, 암모니아(NH3) 가스를 공급하면서 반응시키면, 반도체 기판의 전면에 티타늄 질화막(TiN)이 형성될 수 있다. 이 경우, 티타늄 질화막(TiN)이 개구부(117) 내에까지 형성되도록 한다. 그리고 캐리어(carrier) 가스로서 He 또는 Ar과 같은 불활성 가스가 더 이용될 수 있다.
또, 상기 단계에서 티타늄 질화막(TiN) 형성 중에 수차례 N2 및 H2 플라즈마 처리함으로써, 티타늄 질화막(TiN) 내의 탄소 등과 같은 불순물을 제거하는 공정을 더 포함할 수 있다.
이와 같은 공정을 통해 하부 전극(134)을 약 100 ~ 300Å두께로 형성할 수 있으며, 이에 한정되지 않는다.
이어서, 하부 전극(134) 상에 다층 유전체막을 형성한다. 다층 유전체막은 금속 질화막 상에 금속 산화막이 적층되며, 각 막은 원자층 증착 방법으로 형성될 수 있다.
여기서, 다층 유전체막은 금속 질화막과 금속 산화막을 포함하는 유전체막을 예로 들어 설명할 것이다. 그러나, 다층 유전체막은 2층으로 한정되지 않으며, 필요에 따라서 2층 이상의 유전막일 수 있다. 예를 들어, 금속 산화막 상에 다른 유전막이 더 형성될 수 있다.
도 5에 도시된 바와 같이, 하부 전극(134) 상에 금속 질화막(136a)를 형성한다. 금속 질화막(136a)은 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(Zr3N4), 하프늄 질화막(Hf3N4)일 수 있으며, 이에 한정되지 않는다. 여기서는 예를 들어, 금속 질화막(136a)으로 알루미늄 질화막(AlN)을 이용하는 경우에 대하여 설명한다.
알루미늄 질화막(AlN)은 원자층 증착 방법(Atomic Layer Deposition: ALD)으로 형성할 수 있다. 구체적으로 설명하면, 챔버 내에 소스 가스로 Al을 포함하는 금속 유기 전구체를 공급하며, 예를 들어, TMA(Tri Methyl Aluminum) 또는 AlCl3일 수 있다.
이후, Ar 가스 또는 N2 가스와 같은 불활성 가스를 공급하여 소스 가스를 퍼지시킨다. 그리고 나서, 반응 가스로 NH3을 공급한다. 반응 가스는 이에 한정되지 않고, N2 플라즈마, NH3 플라즈마 및 이들의 혼합물일 수 있다. 이후, 퍼지 가스를 공급하여 미반응 물질을 제거한다. 이와 같은 공정을 반복하여 약 20Å 이하의 두께의 알루미늄 질화막(AlN)을 형성할 수 있다.
여기서, 금속 질화막(136a)은 후속 공정 예컨대, 금속 산화막의 형성시 발생할 수 있는 하부 전극(134) 산화를 억제할 수 있는 두께로 형성하되, 얇게 형성하는 것이 바람직할 수 있다. 일반적으로 커패시터의 전기적인 특성 및 집적도를 높이기 위해 비교적 얇으면서도 일정값 이상의 정전 용량을 갖기 위해 고유전율막을 사용할 수 있다. 이러한 관점에서 볼 때, 금속 산화막에 비해 유전율이 작은 금속 질화막(136a)을 얇게 형성하는 것은 결과적으로 커패시터의 전기적인 특성을 높이는데 기여할 수 있는 것으로 이해될 수 있다. 이러한 측면에서, 금속 질화막(136a)을 원자층 증착 방법으로 형성하는 것은 바람직할 수 있다. 원자층 증착 방법은 하부 전극(134) 상에 금속 질화막(136a)을 얇게 형성할 수 있고, 고른 두께로 형성할 수 있는 장점이 있다. 이는, 금속 질화막(136a)을 약 20Å 이하의 두께로 형성하는데 용이할 수 있다.
이어서, 금속 질화막(136a)의 형성 후 불순물을 제거하고 질소 결핍을 보상하기 위해 제1 열처리를 진행한다. 제1 열처리는 질소 분위기 하에서 300 ~ 500℃의 온도로 진행될 수 있으며, 질소 분위기는 예를 들어, N2 플라즈마 및 NH3 플라즈마를 사용할 수 있다.
열처리 방법은 이에 제한되지 않으며, NH3 가스를 이용한 급속열질화(Rapid Thermal Nitriation: RTN)방법으로 진행될 수 있다. 이 때, 금속 질화막(136a) 형성시 공급된 소스 가스로부터 생성되어 금속 질화막(136a)내에 잔류하는 탄소 등과 같은 불순물을 제거할 수 있다. 또한, 질소 분위기 하에서 열처리를 진행함으로써, 질소 결핍을 보상하여 금속 질화막(136a)을 보다 치밀하게 할 수 있다. 그에 따라, 산소가 하부 전극(134)으로 침투되는 것을 방지함으로써, 후속 공정 예컨대, 금속 산화막의 형성시 발생할 수 있는 하부 전극(134) 산화를 억제할 수 있다.
이어서, 도 6에 도시된 바와 같이, 금속 질화막(136a) 상에 금속 산화막(136b)을 형성한다.
금속 산화막(136b)은 원자층 증착 방법으로 형성할 수 있다. 금속 산화막(136b)으로는 ZrO2막, HfO2막, Ta2O3막으로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 구체적으로, 금속 산화막(136b)으로써 지르코늄 산화막(ZrO2)막을 이용하는 경우를 예를 들어 설명하면, 약 250 ~ 350℃의 온도로 유지되는 챔버 내에 소스 가스로 TEMAZ[tetra ethyl methyl amino zirconium; Zr(N(CH3)(C2H5))4]를 공급한다. 이 때, 소스 가스로 TEMAZ 외에 TDEAZ[tetrakis diethylamino zirconium; Zr(N(C2H5)2)4] 또는 TEMAZ[tetrakis methylethylamino zirconium; Zr(N(CH3)(C2H5))4] 등을 사용할 수도 있다.
이 후, N2 또는 Ar 가스를 공급하여 소스 가스를 퍼지시킨다. 그리고 나서 반응 가스로 O2 또는 O3 가스를 공급한다. 이에 따라 금속 질화막(136a) 상에 지르코늄 산화막(ZrO2)이 형성되며, 이 후, 퍼지 가스를 공급하여 미반응 물질을 제거한다. 이와 같은 공정을 반복하여 약 30 ~ 150Å 두께의 지르코늄 산화막(ZrO2)을 형성한다.
여기서, 원자층 증착 방법으로 금속 산화막(136b)을 형성함으로써, 금속 산화막(136b)의 두께를 제어하는데 용이할 수 있다. 금속 산화막의 두께를 제어하는 것은 다층 유전체막(136)의 두께를 제어할 수 있음을 의미할 수 있다. 이는, 결과적으로 커패시터의 특성의 제어하는데 유리할 수 있다.
이어서, 금속 산화막(136b)의 형성 후 불순물을 제거하고 산소 결핍을 보상하기 위해 제2 열처리를 진행한다. 제2 열처리는 플라즈마 산화처리를 위하여 산소 분위기 하에서 약 상온 300℃의 온도로 진행될 수 있다. 여기서, 산소 분위기는 예를 들어, O2 플라즈마 및 O3 플라즈마를 사용할 수 있다. 이는, 산소 결핍을 보상하여 금속 산화막(136b)을 보다 치밀하게 할 수 있으며, 이는 고유전율막으로써의 기 능 특성을 향상시킴으로써 누설 전류를 감소시킬 수 있다.
한편, 선택적으로 제2 열처리 전에, 금속 산화막(136b)을 제3 열처리하는 것을 더 포함할 수 있다. 제3 열처리는 금속 산화막(136b)을 결정화시키기 위하여 질소 분위기 하에서 약 500 ~ 700℃의 온도로 진행될 수 있다. 이 때, 금속 산화막(136b) 형성시 공급된 소스 가스로부터 생성되어 금속 산화막(136b) 내에 잔류하는 탄소 등과 같은 불순물을 제거할 수 있다
도 7에 도시된 바와 같이, 다층 유전체막(136) 상에 상부 전극(138)을 형성한다.
다층 유전체막(136) 상에 상부 전극(138)을 형성하는 방법은 하부 전극(134)을 반도체 기판 상에 형성하는 것과 실질적으로 동일할 수 있다. 예를 들어, 상부 전극(138)도 하부 전극(134)과 마찬가지로 TIN, TiAIN, TAN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, 백금, 또는 이리듐으로 형성되거나 이들의 조합으로 형성될 수 있으며, 이에 한정되지 않는다. 따라서, 상부 전극(138)도 유기 금속 화학 기상 증착(MOCVD: Metal Organic Chemical Vapor Deposition) 방법으로 형성될 수 있다. 상부 전극(138)으로 티타늄 질화막(TiN)을 사용하는 경우의 형성 방법은 도 4을 참조하여 설명한 하부 전극(134)의 형성 방법과 실질적으로 동일할 수 있다.
이후, 도 8에 예시된 바에 의하면, 도 7의 공정으로 얻은 결과물 중 하부 전극(134), 금속 질화막(136a), 금속 산화막(136b), 상부 전극(138)을 패터닝하여 커패시터(140)를 형성한다. 그 결과, 형성된 캐패시터(140)는 금속-유전막-금속 캐패시터일 수 있다.
다음으로, 도 9에 도시한 바와 같이, 커패시터(140)를 덮는 층간 절연막을(118) 형성하고, 절연막(118) 내에 상부 전극(138)과 접촉하는 콘택(150) 및 제1 비트 라인 콘택(126)과 접촉하는 제2 비트 라인 콘택(146)을 형성한다.
상부 전극(138)과 접촉하는 콘택(150) 및 제2 비트 라인 콘택(146)은 상부 전극(138)과 접촉하는 콘택(150) 및 제2 비트 라인 콘택(146)이 형성될 영역을 한정하는 식각 마스크를 이용하여 층간 절연막(118) 일부를 식각함으로써 형성할 수 있다. 상부 전극(138)이 노출될 때까지 식각하여 상부 전극 콘택 홀(148)을 형성하고 제1 비트 라인 콘택(126)이 노출될때까지 식각하여 제2 비트 라인 콘택홀(144)을 형성할 수 있다.
이와 같이 형성된 상부 전극 콘택 홀(148)과 제2 비트 라인 콘택 홀(144) 내부에 금속 물질을 채워 넣고 화학 기계적 연마(CMP) 또는 에치백(etch-back)하여 상부 전극 콘택(150) 및 제2 비트 라인 콘택(146)을 형성한다. 상부 전극 콘택 홀(148)과 제2 비트 라인 콘택 홀(144) 내부에 채워지는 금속 물질로는 W, Ti 또는 TiN이거나 이들의 조합 물질이 사용된다.
다음으로 도 10를 참조하면, 도 9의 결과물 상에 비트 라인(152) 및 배선(154)을 형성하는 등의 후속 공정을 수행하여 반도체 메모리 소자를 완성한다. 상술한 제조 방법에 따르면, 커패시터의 하부 전극의 산화를 억제하고, 더욱 치밀한 고유전층막을 형성함으로써, 누설 전류를 감소시킬 수 있다. 따라서 전기적 특성이 향상시킬 수 있으며, 직접화에도 유리할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 소자의 제조 방법에 따르면 다층 유전체막 형성시, 각 층을 열처리 함으로써, 불순물을 제거하고, 결정을 치밀화 하여 하부 전극의 산화를 억제하고, 누설 전류를 감소시킬 수 있다. 이에 따라, 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있다.

Claims (11)

  1. 하부 전극을 형성하고,
    상기 하부 전극 상에 금속 질화막을 형성하고,
    상기 금속 질화막을 질소 분위기 하에서 제1 열처리하고,
    상기 금속 질화막 상에 금속 산화막을 형성하고,
    상기 금속 산화막 상에 상부 전극을 형성하는 것을 포함하는 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 산화막을 형성한 후에, 상기 금속 산화막을 산소 분위기 하에서 제2 열처리하는 것을 더 포함하는 커패시터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 열처리는 300 ~ 500℃의 온도에서 진행되고,
    상기 제2 열처리는 500 ~ 700℃의 온도에서 진행되는 커패시터의 제조 방법.
  4. 제 2 항에 있어서,
    상기 제2 열처리 전에, 상기 금속 산화막을 질소 분위기 하에서 제3 열처리하는 것을 더 포함하는 커패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 금속 질화막은 상기 금속 산화막보다 유전율이 작은 커패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 금속 질화막은 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(Zr3N4), 하프늄 질화막(Hf3N4)으로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성되고,
    상기 금속 산화막은 HfO2막, ZrO2막, Ta2O3막으로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성되는 커패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속 질화막은 상기 금속 산화막보다 두께가 작은 커패시터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속 질화막의 두께는 20Å 이하이고,
    상기 금속 산화막의 두께는 30 ~ 150Å인 커패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속 질화막 및 상기 금속 산화막은 각각 원자층 증착법으로 형성되는 커패시터의 제조 방법.
  10. 반도체 기판 상에 메모리 셀 트랜지스터를 형성하고,
    상기 메모리 셀 트랜지스터를 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에 상기 메모리 셀 트랜지스터의 드레인과 전기적으로 연결되는 하부 전극 콘택을 형성하고,
    상기 하부 전극 콘택과 접촉하는 제1 전극을 형성하고,
    상기 제1 전극 상에 금속 질화막과 금속 산화막을 포함하는 다층 유전체막을 형성하고,
    상기 다층 유전체막 상에 제2 전극을 형성하는 것을 포함하되,
    상기 다층 유전체막을 형성하는 것은,
    상기 제1 전극 상에 금속 질화막을 형성하고,
    상기 금속 질화막을 질소 분위기 하에서 제1 열처리하고,
    상기 금속 질화막 상에 금속 산화막을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 금속 산화막을 형성한 후에, 상기 금속 산화막을 산소 분위기 하에서 제2 열처리하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
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