KR20080022387A - 반도체 메모리 소자의 비트라인 형성 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 비트라인 형성 방법에 관한 것으로, 반도체 메모리 소자의 비트라인 형성 공정 시 저저항 텅스텐을 이용하여 콘택과 비트라인 금속 배선을 RIE 방식으로 형성함으로써, 비트라인의 면저항 값을 감소시키고, 공정 단계를 간소화 하여 TAT 개선시킬 수 있는 반도체 메모리 소자의 비트라인 형성 방법을 개시한다.

RIE, 비트라인, 금속 배선, 저저항 텅스텐

Description

반도체 메모리 소자의 비트라인 형성 방법{Method of fabricating bit line of semiconductor memory device}

도 1 내지 도 6은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 비트라인 형성 방법을 설명하기 위한 소자의 단면도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 반도체 기판 101 : 층간 절연막

102 : 배리어 메탈 103 : 저저항 텅스텐막

104 : 하드 마스크 패턴 105 : 층간 절연막

본 발명은 반도체 메모리 소자의 비트라인 형성 방법에 관한 것으로, 비트라인의 저항 값을 감소시킬 수 잇는 반도체 메모리 소자의 비트라인 형성 방법에 관한 것이다.

최근 디바이스의 크기는 80nm 이하 급 디바이스가 연구됨에 따라 포토 및 식 각 공정에 의한 패턴 형성에 어려움이 있다. 즉, 지금까지 100nm 급 이상에서 연구되었던 KrF(248nm) 광원을 이용한 노광 기술 및 반응이온식각 (Reactive Ion Etch: 이하 RIE) 기술은 그 한계에 도달하여 실질적으로 공정 적용이 불가능한 정도에 이르게 되었다.

현재 대부분의 디램에 있어서 100nm 급 이상의 디바이스 경우 포토리소그라피 공정은 KrF 광원을 기본으로 크리티갈 레이어(Critical layer)를 형성하고 있으며 대부분의 금속층의 경우 RIE를 기본으로 패턴을 형성하고 있다. 이와 같은 공정 기술은 현재까지는 별 무리 없이 양산에 적용되고 있으나 향후 나노급 이하 디바이스 경우에는 기존의 KrF & RIE 방법으로 이루어지는 패턴 형성공정은 그 한계에 도달하게 될 것이다. 특히, 디자인 룰 상에서 가장 작은 피치를 보이는 비트 라인의 경우 100nm 급 디바이스의 경우 이미 FICD(Final Inspection Critical Dimension) 80nm 이하까지 작아지고 있는 상황에서 KrF의 경우에는 완전히 한계 상황에 도달 하였다. 따라서, 차기 디바이스의 경우에는 포토 장비의 경우 파장이 더욱 작은 ArF(193nm) 광원으로 미세 패턴을 형성하는 상황에 놓이게 되었다. ArF의 경우 현재 많은 연구가 진행되고 있지만, 가장 중요한 문제중의 하나가 포토 레지스트에 중점을 두고 있는데, 그 이유는 ArF 광원의 경우 파장이 작아서 해상력은 높은 반면 초점심도(Depth Of Focus:DOF) 마진이 작아 될 수 있으면 얇은 레지스트를 이용해야 한다. 그리고, ArF용 레지스트의 경우 RIE 식각 공정 진행시 레지스트에 대한 선택비가 작아 식각 공정을 진행하는데 있어서 많은 어려움이 예상된다. 즉, 얇고 선택비가 없는 레지스트를 이용하면식각 공정 마진이 급격히 줄어들 수 있으며, 향 후 나노급 디바이스에서는 식각 공정에 한계를 가져올 수 있다.

전술한 ArF 광원과 레지스트간에 식각 공정 마진에 대한 대응책으로 산화막을 먼저 패턴하고 메탈을 증착후 CMP를 진행하는 다마신(Damascene) 공정이 연구되고 있는데, 그 이유는 일반적으로 금속이나 질화막을 식각하는것 보다 산화막을 식각하는 것이 동일한 레지스트 두께에서 선택비가 높아서 식각 공정에 있어서 유리하기 때문이다. 즉, 다마신 공정을 도입하는 경우 식각 공정의 마진을 해결할 수 있는 기본적인 방법이 될 수 있으며, 무리 없이 포토 공정에서도 레지스트레에 대한 마진이 높아져 미세소자 제조에 응용될 수 있다.

그리고, 최근 디바이스의 크기가 작아짐에 디바이스의 속도 향상을 위하여 폴리 실리콘과 텅스텐 실리사이드에서에서 텅스텐으로 변화하는 경향을 보이고 있다. 이처럼, 비트 라인이 금속 라인으로 바뀌는 현상은 비트라인이 가장 작은 피치를 가지고 있으며, 따라서 가장 높은 라인 저항을 보이고 있기 때문에 저항이 낮은 금속을 적용하고 있다.

일반적으로 다마신 공정은 공정 스텝이 많아 TAT가 증가하게 된다. 또한 저저항 텅스텐(Low Resistance W)을 사용할 경우 표면의 거칠기에 의하여 라인 넥(line Neck) 현상이 발생하여 금속 배선의 저항이 증가된다. 이를 방지하기 위하여 STD(standard deviation) 텅스텐을 사용할 경우 캐패시턴스가 증가하게 된다. 또한 다마신 공정을 사용할 경우 배리어 메탈이 트렌치 내부의 면적을 차지하므로 배리어 메탈의 면적만큼 저항이 증가하게 된다.

본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 비트라인 형성 공정 시 저저항 텅스텐을 이용하여 콘택과 비트라인 금속 배선을 RIE 방식으로 형성함으로써, 비트라인의 면저항 값을 감소시키고, 공정 단계를 간소화 하여 TAT 개선시킬 수 있는 반도체 메모리 소자의 비트라인 형성 방법을 제공하는 데 있다.

본 발명의 일실시 예에 따른 반도체 메모리 소자의 비트라인 형성 방법은 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 콘택 영역이 노출 되도록 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 전체 구조 상에 저저항 텅스텐막을 증착하여 콘택을 형성하고 CMP 공정을 진행하여 상기 저저항 텅스텐막의 표면 거칠기를 완화하는 단계, 및 상기 층간 절연막 상의 상기 저저항 텅스텐막을 비트라인 금속 배선 패턴으로 패터닝하여 비트라인을 형성하는 단계를 포함한다.

상기 콘택홀을 형성하고, 상기 저저항 텅스텐막을 증착하기 전에 상기 콘택홀 측벽 및 저면에 배리어 메탈 층을 형성하는 것을 더 포함한다.

상기 저저항 텅스텐막은 저항값이 9 ~ 12Ω·㎛인 텅스텐으로 1500Å ~ 2000Å의 두께로 형성한다.

상기 저저항 텅스텐막 증착 공정 시 핵 생성을 위하여 B2H6 또는 SiH4 를 도핑하여 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1 내지 도 6은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 비트라인 형성 방법을 설명하기 위한 소자의 단면도이다.

도 1을 참조하면, 하부 구조가 형성된 반도체 기판(100) 상에 식각 공저제1 층간 절연막(101)을 형성한다. 그 후, 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 하부 구조와 콘택이 연결되는 영역이 노출되도록 제1 층간 절연막(101)을 식각하여 콘택홀을 형성한다. 그 후, 포토 레지스트 패턴을 제거한다.

도 2를 참조하면, 먼저 전처리 세정 공정을 실시하여 하부 구조 상에 남아 있는 잔류물을 제거한다. 그 후, 콘택홀을 포함한 전체 구조 상에 배리어 메탈막(102)을 형성한다. 배리어 메탈막(102)은 후속 콘택 공정시 콘택 물질이 열에 의해 확산되는 것을 방지해 준다.

도 3을 참조하면, 배리어 메탈막(102)을 포함한 전체 구조 상에 저저항 텅스텐층(103) 형성한다. 이때 콘택홀은 저저항 텅스텐막(103)으로 완전히 갭필되어 콘택이 형성된다. 저저항 텅스텐층(103)은 후속 CMP 고정에 의한 로스(Loss)를 고려하여 1500Å ~ 2000Å의 두께로 형성하는 것이 바람직하다. 저저항 텅스텐층(103) 은 저항값이 9 ~ 12Ω·㎛인 것이 바람직하다. 저저항 텅스텐층(103)은 핵 생성 공정(Nuclwation step)에서 B2H6 또는 SiH4 를 도핑하는 것이 바람직하다. 이는 텅스텐의 핵 생성을 제어하여 후속 벌크 텅스테의 그레인 사이즈를 증가시키기 위함이다. 저저항 텅스텐층(103)을 비트라인으로 사용할 경우 면저항(Rs)이 감소하게 된다.

도 4를 참조하면, CMP 공정을 진행하여 저저항 텅스텐층(103)의 표면을 연마하여 거칠기(Roughness)를 완화한다. 이때 CMP 공정은 배리어 메탈막(102)이 노출되지 않고 저저항 텅스텐층(103)의 표면만 연마하도록 제어하는 것이 바람직하다.

도 5를 참조하면, 저저항 텅스텐층(103)을 포함한 전체 구조 상에 SiON막, α-카본막, 반사 방지막으로 이루어진 하드마스크 패턴(104)을 형성한다.

도 6을 참조하면, 하드마스크 패턴을 이용한 식각 공정으로 비트라인 영역을 제외한 소정 영역의 저저항 텅스텐층(103) 및 배리어 메탈막(102)을 식각한다. 그 후, 전체 구조 상에 제2 층간 절연막(105)을 형성한다. 제2 층간 절연막(105)은 HDP 공정이나 SOG 공정을 이용하여 형성하는 것이 바람직하다.

상술한 바와 같이 비트라인 형성시 저저항 텅스텐을 이용하여 콘택과 비트 라인을 RIE 방식으로 형성하면 비트 라인의 면저항값이 감소하고, 다마신 공정에 비해 공정 단계 수가 감소하여 TAT 개선 효과가 있다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

본 발명의 일실시 예에 따르면, 반도체 메모리 소자의 비트라인 형성 공정 시 저저항 텅스텐을 이용하여 콘택과 비트라인 금속 배선을 RIE 방식으로 형성함으로써, 비트라인의 면저항 값을 감소시키고, 공정 단계를 간소화 하여 TAT 개선시킬 수 있다.

Claims (7)

1. 하부 구조가 형성된 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;

   상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 콘택 영역이 노출 되도록 콘택홀을 형성하는 단계;

   상기 콘택홀을 포함하는 전체 구조 상에 저저항 텅스텐막을 증착하여 콘택을 형성하고 CMP 공정을 진행하여 상기 저저항 텅스텐막의 표면 거칠기를 완화하는 단계; 및

   상기 층간 절연막 상의 상기 저저항 텅스텐막을 비트라인 금속 배선 패턴으로 패터닝하여 비트라인을 형성하는 단계를 포함하는 반도체 메모리 소자의 비트라인 형성 방법.
2. 제 1 항에 있어서,

   상기 콘택홀을 형성하고, 상기 저저항 텅스텐막을 증착하기 전에 상기 콘택홀 측벽 및 저면에 배리어 메탈 층을 형성하는 것을 더 포함하는 반도체 메모리 소자의 비트라인 형성 방법.
3. 제 1 항에 있어서,

   상기 저저항 텅스텐막은 1500Å ~ 2000Å의 두께로 형성하는 반도체 메모리 소자의 비트라인 형성 방법.
4. 제 1 항에 있어서,

   상기 저저항 텅스텐막은 저항값이 9 ~ 12Ω·㎛인 반도체 메모리 소자의 비트라인 형성 방법.
5. 제 1 항에 있어서,

   상기 저저항 텅스텐막 증착 공정 시 핵 생성을 위하여 B2H6 또는 SiH4 를 도핑하는 반도체 메모리 소자의 비트라인 형성 방법.
6. 제 1 항에 있어서,

   상기 저저항 텅스텐막 패터닝 공정은 상기 상기 저저항 텅스텐막 상에 SiON막, α-카본막, 반사 방지막으로 이루어진 하드마스크 패턴을 형성하는 단계; 및

   상기 하드마스크 패턴을 이용한 식각 공정으로 상기 상기 저저항 텅스텐막을 식각하여 상기 비트라인을 형성하는 단계를 포함하는 반도체 메모리 소자의 비트라인 형성 방법.
7. 제 1 항에 있어서,

   상기 비트라인 형성 단계 이후, HDP 공정이나 SOG 공정을 이용하여 제2 층간 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 비트라인 형성 방법.

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