KR20080020069A

KR20080020069A - 반도체 패키지 및 그 제조방법

Info

Publication number: KR20080020069A
Application number: KR1020060082924A
Authority: KR
Inventors: 김영룡; 최영신; 염근대
Original assignee: 삼성전자주식회사
Priority date: 2006-08-30
Filing date: 2006-08-30
Publication date: 2008-03-05

Abstract

본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, POP(Package On Package)구조의 배선연결에 관한 반도체 패키지와 그 제조방법에 관한 것이다.

본 발명에 따른 반도체 패키지는 기판 및 하나 이상의 반도체칩을 준비하는 단계; 상기 기판 상에 접착층을 형성하는 단계; 상기 접착층상에 하나 이상의 상기 반도체칩을 순차적으로 적층하여 상기 반도체칩을 상기 기판상에 다이 어태치 하는 단계; 상기 기판과 상기 반도체칩이 전기적으로 연결되도록 본딩와이어를 사용하여 상기 기판의 상면에 형성되는 제1전극패드와 상기 반도체칩을 와이어 본딩하는 단계; 상기 기판의 상면에 형성되는 제2전극패드에 연결되어 상향 신장되는 도전성 컬럼(column)을 형성하는 단계; 및 상기 도전성 칼럼, 상기 본딩와이어 및 상기 반도체칩을 보호하기 위하여 상기 기판 상에 봉지부를 형성하는 단계;를 거쳐 제조되는 것을 특징으로 한다. 이에 따라, POP구조에서 솔더볼의 크기를 작게 하여 적층 결합 높이를 낮출 수 있고 구성성분의 수율(Component Yield)을 개선할 수 있다.

POP, 도전성 컬럼, 본딩와이어

Description

반도체 패키지 및 그 제조방법{Semiconductor package and Method for fabricating the same}

도 1은 종래의 POP 구조를 도시한 단면도이고;

도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고;

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이고;

도 4 내지 도 6은 또 다른 실시예에 따른 반도체 패키지의 단면도이고; 그리고

도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 나타낸 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

110 : 기판 131 : 제1전극패드

132 : 제2전극패드 133 : 제3전극패드

190,290 : 솔더볼 170 : 본딩와이어

180 : 도전성 컬럼

본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, 더욱 상세하게는 POP(Package On Package)구조의 배선연결에 관한 반도체 패키지와 그 제조방법에 관한 것이다.

현재의 전자 산업은 핸드폰, PDA의 등장과 함께 빠른 속도로 발전하고 있다. 이에 따라 반도체 패키지 기술도 점점 고용량, 박형화, 소형화에 대한 요구가 높아지고 이에 대응하는 다양한 솔루션이 등장하고 있다. 이러한 반도체 패키지 기술중에서 고용량을 위한 칩 스택 패키지(Chip Stack Package)는 낮은 구성요소 수율(Component Yield), 본딩와이어 길이의 제한등으로 인하여 단가(cost)가 비싸고 손실(loss)이 크다.

이러한 문제점에 대응하여 POP(Package On Package)의 형태를 가지는 솔루션이 등장하였다. 즉 반도체 패키지 위에 다른 반도체 패키지를 적층하는 구조이다. 하지만 반도체 패키지를 적층하는 경우 기판의 휨(warpage)현상에 의하여 솔더볼의 접촉불량(non-wet)현상이 많으며 전체 패키지의 높이는 줄이면서 세밀한 피치를 요구(Fine Pitch & Solder Ball Size Needs)하는 고용량, 소형화의 전자매체에는 공정상의 어려움이 있다.

도 1은 종래의 POP 구조를 도시한 단면도이다.

도 1을 참조하면, 상부의 반도체 패키지(20)와 하부의 반도체 패키지(10)는 솔더볼(29)에 의하여 연결된다. 적층 결합 높이(H)는 하부의 반도체 패키지(10)의 몰드(mold, 16) 높이와 기판(21, 11)의 휨(warpage)현상을 고려하여 설계된다. 상부의 반도체 패키지(20)를 참조하면, 솔더볼(29)은 기판(21)의 하면에 형성되어 있 는 전극패드(23)에 연결되어 형성된다. 고밀도의 반도체 패키지에서는 이러한 전극패드(23)의 피치(pitch)는 좁아지게 되는데 이에 따라 솔더볼(29)의 크기도 작아져야 하므로 결국 적층 결합 높이(H)는 낮아져야 한다. 그런데 적층 결합 높이(H)는 하부의 반도체 패키지(10)의 몰드(mold, 16) 높이와 기판(21, 11)의 휨(warpage)현상을 고려하여 설계되므로 서로 상충되는 문제점이 발생한다.

본 발명이 이루고자 하는 기술적 과제는 POP 구조에서 적층 결합 높이를 줄일 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 본 발명의 제조방법에 의해 구현된 반도체 패키지를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 반도체 패키지 제조 방법에서는 기판 및 하나 이상의 반도체칩을 준비하는 단계; 상기 기판 상에 접착층을 형성하는 단계; 상기 접착층상에 하나 이상의 상기 반도체칩을 순차적으로 적층하여 상기 반도체칩을 상기 기판상에 다이 어태치 하는 단계; 상기 기판과 상기 반도체칩이 전기적으로 연결되도록 본딩와이어를 사용하여 상기 기판의 상면에 형성되는 제1전극패드와 상기 반도체칩을 와이어 본딩하는 단계; 상기 기판의 상면에 형성되는 제2전극패드에 연결되어 상향 신장되는 도전성 컬럼(column)을 형성하는 단계; 및 상기 도전성 칼럼, 상기 본딩와이어 및 상기 반도체칩을 보호하기 위하여 상기 기판 상에 봉지부를 형성하는 단계를 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 패키지는 기판; 상기 기판 상에 순차적으로 적층되는 하나 이상의 반도체칩으로 이루어진 반도체칩군; 상기 기판과 상기 반도체칩군의 최하단 반도체칩 및 상기 반도체칩군의 반도체칩 각각을 다이 어태치(die attach)하는 접착층; 상기 반도체칩군의 반도체칩 각각을 상기 기판의 상면에 형성되는 제1전극패드에 전기적으로 연결하는 본딩와이어; 상기 본딩와이어, 상기 반도체칩 및 상기 기판 상에 형성된 봉지부; 및 상기 기판의 상면에 형성되는 제2전극패드에 연결되어 상기 봉지부 상면으로 신장되는 도전성 컬럼(column);을 포함할 수 있다.

상기 반도체 패키지에 있어서, 상기 기판의 상면과 대향되는 하면에 형성되는 제3전극패드에 전기적으로 연결되는 솔더볼; 및 상기 반도체패키지 상에 적층되는 또 다른 상기 반도체패키지를 더 포함하고, 상부 반도체패키지의 상기 솔더볼과 서로 대응하는 하부 반도체패키지의 상기 도전성 컬럼 각각이 전기적 및 기계적으로 연결될 수 있다.

상기 반도체 패키지에 있어서, 상기 반도체패키지 상에 적층되는 웨이퍼 레벨 패키지(wafer level package)를 더 포함하고, 상기 웨이퍼 레벨 패키지의 전극패드와 상기 반도체패키지의 상기 도전성 컬럼 각각이 서로 대응하여 전기적으로 연결되고, 상기 웨이퍼 레벨 패키지와 상기 반도체패키지 사이에는 비전도성의 접착층이 형성될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.

또한, "하부의(lower)" 또는 "하단(bottom)" 및 "상부의(upper)" 또는 "상단(top)"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 "상부의" 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 "하부의" 면 상에 방향을 가지게 된다. 그러므로 예로써 든 "상부의"라는 용어는, 도면의 특정한 방향에 의존하여, "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들의 하나에서 소자가 뒤집어 진다면, 다른 요소들의 "아래의(below or beneath)"라고 묘사되어 있는 요소들은 상기 다른 요소들의 "위의(above)" 방향을 가지게 된다. 그러므로 예로써 든 "상의"라는 용어는, 위 및 아래의 방향 모두를 포함할 수 있다.

제1 실시예

도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.

도 2를 참조하면, 기판(110)의 상면에는 도전성의 제1전극패드(131), 제2전극패드(132) 및 비도전성의 포토 솔더 레지스트(120)가 형성된다. 기판(110)은 인쇄회로기판(PCB), 테이프, 리드프레임(Lead Frame) 또는 웨이퍼 형태일 수 있으며 반도체 패키지의 기술분야의 당업자들이 통상적으로 사용하고 변형 가능한 모든 종류의 기판을 포함한다. 반도체칩(150)은 하나 이상의 반도체칩으로 이루어진 반도체칩군으로 형성될 수 있다. 기판(110) 상에 상기 반도체칩군의 최하단 반도체칩이 접착층(155)에 의해 다이 어태치(die attach)된다. 또한 반도체칩군의 반도체칩 각각이 접착층(155)에 의해 다이 어태치(die attach)된다. 상기 반도체칩군의 반도체칩(150) 각각을 기판(110)의 상면에 형성되는 제1전극패드(131)에 전기적으로 연결하는 본딩와이어(170)가 형성된다. 본딩 와이어(170), 반도체칩(150)을 보호하기 위하여 기판(110) 상에 봉지부(160)가 형성된다. 봉지부(160)는 바람직하게는 에폭시 몰드 수지(Epoxy Mold Compound, EMC)일 수 있다. 한편, 기판(110)의 상면에 형성되는 제2전극패드(132)에 연결되어 봉지부(160) 상면으로 신장되는 도전성 컬럼(column)(180)이 형성된다. 도전성 컬럼(180)은 본딩와이어(170)를 사용하여 형성될 수 있는데 재질이 금, 구리 또는 알루미늄일 수 있으며 강도가 높은 것이 바람직하다. 도전성 컬럼(180)은 봉지부(160)의 상면에서 돌출될 수 있는데 이것은 다른 반도체 패키지를 적층할 경우 도전성 컬럼(180)의 돌출된 부분을 가열하여 리플로우(reflow)하기 위함이다.

제2 실시예

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.

도 3을 참조하면, 도 2에서 설명한 본 발명의 일실시예에 따른 반도체 패키지(100)가 하부에 위치하고 상부에는 또 다른 반도체 패키지(200)가 위치한다. 상부의 반도체 패키지(200)는 하부의 반도체 패키지(100)와 동일할 수 있으나 적층구조에 따라서는 도전성 컬럼(180)이 없을 수 있다. 상부의 반도체 패키지(200)에서 기판(210)의 상면과 대향되는 하면에 위치하는 제3전극패드(233)에 전기적으로 연결되는 솔더볼(290)이 형성된다. 상부 반도체 패키지(200)의 솔더볼(290)과 서로 대응하는 하부 반도체 패키지(100)의 도전성 컬럼(180) 각각이 전기적 및 기계적으로 연결된다. 상부의 반도체 패키지(200)의 솔더볼(290)은 도전성 컬럼(180)의 존재로 인하여 하부의 반도체 패키지의 기판(110)까지 신장될 필요가 없으므로 솔더볼(290)의 크기가 작아질 수 있다. 따라서 좁은 피치를 가지는 솔더볼 구조를 가질 수 있는 이점이 있다.

제3 실시예

도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.

도 4를 참조하면, 도 2에서 설명한 본 발명의 일실시예에 따른 반도체 패키지(100)가 하부에 위치하고 상부에는 웨이퍼 레벨 패키지(wafer level package, 300)가 위치한다.

우선 웨이퍼 레벨 패키지에 대해서 설명한다. 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면 아직까지는 여러모로 단점들을 안고 있는 것 도 사실이며, 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비 및 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다. 즉, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼(semiconductor wafer)가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 공정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이지만, 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조설비, 공정들을 그대로 이용할 수 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소활 수 있음을 의미하기도 한다.

도 4를 참조하면, 웨이퍼 레벨 패키지(300)의 전극패드(미도시)와 하부의 반도체 패키지(100)의 도전성 컬럼(180)이 서로 대응하여 전기적으로 연결된다. 예를 들어 도전성 컬럼(180)이 구리의 재질일 경우 웨이퍼 레벨 패키지(300)의 전극패드(미도시)도 구리인 것이 바람직하며 동일재질의 금속이 접합하여 금속 결합(bonding)이 이루어진다. 또한 웨이퍼 레벨 패키지(300)와 하부의 반도체 패키지(100) 사이에는 비전도성의 접착층(355)이 형성된다. 비전도성의 접착층(355)은 필름(film) 또는 페이스트(paste) 형태일 수 있다.

제4 실시예

도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.

도 5를 참조하면, 도 2에서 설명한 본 발명의 일실시예에 따른 반도체 패키 지(100)가 하부에 위치하고 상부에는 웨이퍼 레벨 패키지(wafer level package, 400)가 위치한다. 웨이퍼 레벨 패키지(400)의 솔더범프(495)와 하부의 반도체 패키지(100)의 도전성 컬럼(180) 각각이 서로 대응하여 접촉함으로써 전기적으로 연결된다. 또한 웨이퍼 레벨 패키지(400)와 하부의 반도체 패키지(100) 사이에는 비전도성의 봉지재(460)가 형성된다. 봉지재(460)는 바람직하게는 폴리머, 에폭시 수지 등으로 형성될 수 있다. 봉지재(460)는 솔더범프(495) 및 웨이퍼(450)를 보호하면서 동시에 웨이퍼 레벨 패키지(400)와 하부의 반도체 패키지(100)의 접착에 기여한다.

제5 실시예

도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.

도 6을 참조하면, 도 2에서 설명한 본 발명의 일실시예에 따른 반도체 패키지(100)가 하부에 위치하고 상부에는 플립칩 패키지(flip chip package, 600)이 위치한다.

우선 플립칩 패키지에 대해서 설명한다. 반도체 패키지는 반도체칩의 전극패드를 외부로 연결하는 방식에 따라 와이어본딩 (wire bonding) 방식과 플립칩 본딩(flip-chip bonding)방식으로 구분할 수 있다. 와이어본딩 방식은 반도체칩에 마련되어 있는 전극패드와 리이드프레임의 리이드를 전도성 와이어로 연결하는 방식이다. 이에 비해 플립칩 본딩방식은 반도체칩의 전극패드에 전도성범프를 형성하고 이를 접속대상 부위에 직접 접합하는 방식이다. 이러한 플립칩 본딩방식은 전기적인 연결거리가 짧아 우수한 열적 전기적 특성을 가짐은 물론 패키지의 집적도를 증 가시킬 수 있어 우수한 전기적 특성을 요구하는 슈퍼컴퓨터나 여러 무선통신 장비 등에 광범위하게 적용되고 있다.

도 6을 참조하면, 플립칩 패키지(600)의 전극패드(633)와 하부의 반도체 패키지(100)의 도전성 컬럼(180)이 전기적으로 연결된다.

제6 실시예

도 7a를 참조하면, 기판(110) 및 하나 이상의 반도체칩(150)이 제공된다. 기판(110)의 표면에는 포토 솔더 레지스트(120)이 코팅될 수 있다. 기판(110) 상에 접착층(155)를 형성한 후 하나 이상의 반도체칩(150)을 순차적으로 적층하여 다이어태치(die attach)한다. 이후 기판(110)과 반도체칩(150)이 전기적으로 연결되도록 본딩와이어(170)를 사용하여 기판(110)의 상면에 형성되는 제1전극패드(131)와 반도체칩(150)을 와이어 본딩한다.

계속하여 도 7b를 참조하면, 기판(110)의 상면에 형성되는 제2전극패드에 연결되어 상향 신장되는 도전성 컬럼(180)을 형성한다. 도전성 컬럼(180)은 본딩와이어(170)를 사용하며 재질은 금, 구리 또는 알루미늄인 것이 바람직하다. 즉, 와이어본딩을 하는 단계에서 본딩와이어를 사용하여 도전성 컬럼(180)을 형성할 수 있다. 도전성 컬럼(180)이 넘어지지 않고 고강도를 유지하기 위하여 일정한 직경 이상이 필요하다.

계속하여 도 7c를 참조하면, 도전성 컬럼(180)이 형성된 반도체 패키 지(100b)를 뒤집어 상부가압기(710)와 하부가압기(720)사이에 넣어 봉지재를 형성한다. 예를 들어 에폭시 몰드 수지(760)가 액상으로 존재하는 하부가압기(720) 내에 반도체 패키지(100b)를 넣고 가압하여 본딩와이어(170), 도전성 컬럼(180)을 보호할수 있는 봉지재를 기판(110) 상에 형성한다.

계속하여 도 7d를 참조하면, 봉지부(160)까지 형성된 반도체 패키지(100) 상에 또 다른 반도체 패키지(200)를 적층한다. 기판(210)의 하면에 형성되는 제3전극패드(233)에 전기적으로 연결되는 솔더볼(290)을 형성할 수 있다. 상부 반도체 패키지(200)의 솔더볼(290)과 서로 대응하는 하부 반도체 패키지(100)의 도전성 컬럼(180) 각각을 가열하여 리플로우(Reflow)시켜 전기적 및 기계적으로 연결한다. 이로써 반도체 패키지의 제조 공정이 종료된다.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

본 발명에 의한 반도체 패키지 및 그 제조방법에 따르면, 도전성 컬럼이 기판에서 상향 신장되어 형성되므로 POP구조에서 솔더볼의 크기를 작게 하여 적층 결합 높이를 낮출 수 있고 구성성분의 수율(Component Yield)을 개선할 수 있다.

Claims

기판;

상기 기판 상에 순차적으로 적층되는 하나 이상의 반도체칩으로 이루어진 반도체칩군;

상기 기판과 상기 반도체칩군의 최하단 반도체칩 및 상기 반도체칩군의 반도체칩 각각을 다이 어태치(die attach)하는 접착층;

상기 반도체칩군의 반도체칩 각각을 상기 기판의 상면에 형성되는 제1전극패드와 전기적으로 연결하는 본딩와이어;

상기 본딩와이어, 상기 반도체칩 및 상기 기판 상에 형성된 봉지부; 및

상기 기판의 상면에 형성되는 제2전극패드에 연결되어 상기 봉지부 상면으로 신장되는 도전성 컬럼(column);을 포함하는 것을 특징으로 하는 반도체패키지.
제1항에 있어서,

상기 기판의 상면과 대향되는 하면에 형성되는 제3전극패드에 전기적으로 연결되는 솔더볼; 및

상기 반도체패키지 상에 적층되는 또 다른 상기 반도체패키지를 더 포함하고,

상부의 상기 반도체패키지의 상기 솔더볼과 서로 대응하는 하부의 상기 반도체패키지의 상기 도전성 컬럼 각각이 전기적 및 기계적으로 연결되는 것을 특징으 로 하는 반도체 패키지.
제1항에 있어서,

상기 반도체패키지 상에 적층되는 웨이퍼 레벨 패키지(wafer level package)를 더 포함하고,

상기 웨이퍼 레벨 패키지의 전극패드와 상기 반도체패키지의 상기 도전성 컬럼 각각이 서로 대응하여 전기적으로 연결되고,

상기 웨이퍼 레벨 패키지와 상기 반도체패키지 사이에는 비전도성의 접착층이 형성되는 것을 특징으로 하는 반도체 패키지.
제1항에 있어서,

상기 반도체패키지 상에 적층되는 웨이퍼 레벨 패키지(wafer level package)를 더 포함하고,

상기 웨이퍼 레벨 패키지의 솔더범프와 상기 반도체패키지의 상기 도전성 컬럼 각각이 서로 대응하여 전기적으로 연결되고,

상기 웨이퍼 레벨 패키지와 상기 반도체패키지 사이에는 비전도성의 봉지재가 형성되는 것을 특징으로 하는 반도체 패키지.
제1항에 있어서,

상기 반도체패키지 상에 적층되는 플립칩(flip chip) 패키지를 더 포함하고,

상기 플립칩 패키지의 전극패드와 상기 반도체패키지의 상기 도전성 컬럼 각각이 서로 대응하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
제1항에 있어서, 상기 도전성 컬럼은 상기 본딩와이어를 사용하며 재질은 금, 구리 또는 알루미늄인 것을 특징으로 하는 반도체 패키지.
제1항에 있어서, 상기 기판은 인쇄회로기판(PCB), 테이프, 리드프레임(Lead Frame) 또는 웨이퍼 형태인 것을 특징으로 하는 반도체 패키지.
기판 및 하나 이상의 반도체칩을 준비하는 단계;

상기 기판 상에 접착층을 형성하는 단계;

상기 접착층상에 하나 이상의 상기 반도체칩을 순차적으로 적층하여 상기 반도체칩을 상기 기판상에 다이 어태치 하는 단계;

상기 기판과 상기 반도체칩이 전기적으로 연결되도록 본딩와이어를 사용하여 상기 기판의 상면에 형성되는 제1전극패드와 상기 반도체칩을 와이어 본딩하는 단계;

상기 기판의 상면에 형성되는 제2전극패드에 연결되어 상향 신장되는 도전성 컬럼(column)을 형성하는 단계; 및

상기 도전성 칼럼, 상기 본딩와이어 및 상기 반도체칩을 보호하기 위하여 상기 기판 상에 봉지부를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패 키지의 제조방법.
제8항에 있어서, 상기 봉지부를 형성하는 단계 이후에,

상기 기판의 상면과 대향되는 하면에 형성되는 제3전극패드에 전기적으로 연결되는 솔더볼을 형성하는 단계;

상기 반도체 패키지 상에 또 다른 상기 반도체 패키지를 적층하는 단계; 및

상부의 상기 반도체패키지의 상기 솔더볼과 서로 대응하는 하부의 상기 반도체패키지의 상기 도전성 컬럼 각각을 가열하여 리플로우(Reflow)시켜 전기적 및 기계적으로 연결하는 단계;를 더 포함하는 반도체 패키지의 제조방법.
제8항에 있어서, 상기 봉지부를 형성하는 단계 이후에,

상기 반도체패키지 상에 웨이퍼 레벨 패키지를 적층하는 단계; 및

상기 반도체 패키지와 상기 웨이퍼 레벨 패키지를 전기적으로 연결하는 단계;를 더 포함하는 반도체 패키지의 제조방법.
제10항에 있어서, 상기 연결하는 단계는 전해도금, 무전해도금 방식에 의해 형성된 솔더 범프(Sold Bump)에 의한 방법 또는 금속본딩에 의한 방법으로 연결하는 것을 포함하는 반도체 패키지의 제조방법.
제8항에 있어서, 상기 도전성 컬럼은 상기 본딩와이어를 사용하며 재질은 금, 구리 또는 알루미늄인 것을 특징으로 하는 반도체 패키지의 제조방법.
제8항에 있어서, 상기 기판은 인쇄회로기판(PCB), 테이프, 리드프레임(Lead Frame) 또는 웨이퍼 형태인 것을 특징으로 하는 반도체 패키지의 제조방법.