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KR20060131512A - Dynamic memory device, refresh control circuit of dynamic memory device and dynamic memory system - Google Patents

Dynamic memory device, refresh control circuit of dynamic memory device and dynamic memory system Download PDF

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KR20060131512A
KR20060131512A KR1020050052016A KR20050052016A KR20060131512A KR 20060131512 A KR20060131512 A KR 20060131512A KR 1020050052016 A KR1020050052016 A KR 1020050052016A KR 20050052016 A KR20050052016 A KR 20050052016A KR 20060131512 A KR20060131512 A KR 20060131512A
Authority
KR
South Korea
Prior art keywords
refresh
signal
cbr
dynamic memory
merged
Prior art date
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Withdrawn
Application number
KR1020050052016A
Other languages
Korean (ko)
Inventor
나병욱
이호철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050052016A priority Critical patent/KR20060131512A/en
Publication of KR20060131512A publication Critical patent/KR20060131512A/en
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Abstract

동적 메모리 장치가 제공된다. 동적 메모리 장치는 다수의 메모리 셀을 구비하는 메모리 셀 어레이, 병합된(merged) 리프레시 신호에 응답하여, 메모리 셀 어레이가 다수회의 CBR 리프레시 동작을 실행하도록 하는 CBR 리프레시 회로를 포함한다.A dynamic memory device is provided. The dynamic memory device includes a memory cell array having a plurality of memory cells and a CBR refresh circuit that causes the memory cell array to execute a plurality of CBR refresh operations in response to a merged refresh signal.

Description

동적 메모리 장치, 동적 메모리 장치의 리프레시 제어 회로 및 동적 메모리 시스템{Dynamic random access memory, refresh control circuit for the same and dynamic random access memory system}Dynamic random access memory, refresh control circuit for the same and dynamic random access memory system

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 블록도이다. 1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.

도 2는 도 1의 리프레시 제어 회로를 설명하기 위한 블록도이다. FIG. 2 is a block diagram illustrating the refresh control circuit of FIG. 1.

도 3는 도 1의 리프레시 제어 회로의 동작을 설명하기 위한 타이밍(timing)도이다.FIG. 3 is a timing diagram for describing an operation of the refresh control circuit of FIG. 1.

도 4는 본 발명의 일 실시예에 따른 동적 메모리 시스템을 설명하기 위한 블록도이다.4 is a block diagram illustrating a dynamic memory system according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

1 : 동적 메모리 장치 10 : 메모리 셀 어레이1: dynamic memory device 10: memory cell array

20 : 커맨드 디코더 30 : 주기 정보 디코더20: command decoder 30: period information decoder

40 : 리프레시 제어 회로 41 : 리프레시 주기 제어부40: refresh control circuit 41: refresh cycle control unit

44 : 리프레시 카운트부 45 : 리프레시 카운트 비교부44: refresh count unit 45: refresh count comparison unit

50 : 내부 어드레스 제공부 60 : 어드레스 버퍼부50: internal address provider 60: address buffer

70 : 로우 디코더 80 : 컬럼 디코더70: row decoder 80: column decoder

90 : 센스 앰프부90: sense amplifier unit

본 발명은 동적 메모리 장치 및 동적 메모리 장치의 리프레시 제어 회로에 관한 것으로, 보다 상세하게는 동작 특성이 개선된 동적 메모리 장치, 동적 메모리 장치의 리프레시 제어 회로, 동적 메모리 시스템에 관한 것이다.The present invention relates to a dynamic memory device and a refresh control circuit of a dynamic memory device, and more particularly, to a dynamic memory device having an improved operating characteristics, a refresh control circuit of a dynamic memory device, and a dynamic memory system.

동적 메모리 장치(Dynamic Random Access Memory; DRAM)의 메모리 셀은 하나의 선택 트랜지스터(select transistor)와 하나의 저장 커패시터(data storing capacitor)로 구성된다. 그런데, 동적 메모리 장치는 저장 커패시터 및 선택 트랜지스터를 통해서 전하가 누설되기 때문에, 전하를 재충전(recharge)하는 리프레시(refresh) 동작을 주기적으로 수행해야 한다.The memory cell of a dynamic random access memory (DRAM) is composed of one select transistor and one data storing capacitor. However, in the dynamic memory device, since charge leaks through the storage capacitor and the selection transistor, it is necessary to periodically perform a refresh operation to recharge the charge.

이러한 리프레시 동작으로는 ROR(RASB Only Refresh) 리프레시 방식과 CBR(CASB Before RASB) 리프레시 방식 등이 있다. Such refresh operations include a ROR (RASB Only Refresh) refresh method and a CBR (CASB Before RASB) refresh method.

ROR 리프레시 방식은 CASB(Column Address Strobe Bar) 신호가 프리차지 레벨로 유지되고 있는 동안, RASB(Row Address Strobe Bar) 신호만을 활성화시켜, 메모리 셀들에 대한 리프레시 동작이 수행된다. 그런데, ROR 리프레시 방식은 각 리프레시 동작을 위해서 외부에서 외부 어드레스를 동적 메모리 장치 내로 제공하여야 하므로, 각 리프레시 동작 동안에는 메모리 장치와 연결되어 있는 외부 어드레스 버스를 다른 목적을 위해 사용할 수 없다.The ROR refresh method activates only a low address strobe bar (RASB) signal while a column address strobe bar (CASB) signal is maintained at a precharge level, thereby performing a refresh operation on memory cells. However, since the ROR refresh method must provide an external address to the dynamic memory device from the outside for each refresh operation, the external address bus connected to the memory device cannot be used for other purposes during each refresh operation.

한편, CBR 리프레시 방식의 경우에도, 한번의 CBR 리프레시 신호에 응답하여 한번의 리프레시만이 이루어지기 때문에, CBR 리프레시 신호의 버스의 사용되지 않는(idle) 시간은 짧다.On the other hand, even in the case of the CBR refresh method, since only one refresh is made in response to one CBR refresh signal, the idle time of the bus of the CBR refresh signal is short.

본 발명이 이루고자 하는 기술적 과제는, 동작 특성이 개선된 동적 메모리 장치, 동적 메모리 장치의 리프레시 제어 회로 및 동적 메모리 시스템을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a dynamic memory device having an improved operating characteristic, a refresh control circuit of the dynamic memory device, and a dynamic memory system.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 동적 메모리 장치는 다수의 메모리 셀을 구비하는 메모리 셀 어레이, 병합된(merged) 리프레시 신호에 응답하여, 메모리 셀 어레이가 다수회의 CBR 리프레시 동작을 실행하도록 하는 CBR 리프레시 회로를 포함한다.In accordance with one aspect of the present invention, a dynamic memory device includes a memory cell array including a plurality of memory cells and a merged refresh signal, whereby the memory cell array performs a plurality of CBR refresh operations. It includes a CBR refresh circuit to execute.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 동적 메모리 장치의 리프레시 제어 회로는 병합된 리프레시 신호를 수신하여, 메모리 셀 어레이의 데이터를 리프레시 하는 리프레시 주기 신호를 제공하는 리프레시 주기 제어부, 리프레시 주기 신호의 제공 회수를 카운팅하는 리프레시 카운트부, 리프레시 주기 신호의 제공 회수와 주기 정보를 비교하여, 비교 결과에 따라 액티브 레벨의 리프 레시 종료 신호를 리프레시 주기 제어부로 피드백하는 리프레시 카운트 비교부를 포함하고, 리프레시 주기 제어부는 액티브 레벨의 리프레시 종료 신호를 수신하여, 리프레시 주기 신호의 제공을 정지한다.A refresh control circuit of a dynamic memory device according to an embodiment of the present invention for receiving the technical problem, the refresh cycle control unit for receiving a merged refresh signal, and provides a refresh cycle signal for refreshing the data of the memory cell array, refresh A refresh counting unit for counting the number of times of providing the periodic signal, a refresh count comparing unit for comparing the number of times of providing the refreshing cycle signal with period information, and feeding back a leaf refresh end signal of the active level to the refreshing period control unit according to the comparison result; The refresh cycle control unit receives the refresh end signal at the active level and stops the provision of the refresh cycle signal.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 동적 메모리 시스템은 병합된 리프레시 커맨드를 제공하는 메모리 컨트롤러, 다수의 메모리 셀을 구비하는 메모리 셀 어레이와 상기 병합된(merged) 리프레시 커맨드에 응답하여 상기 메모리 셀 어레이가 다수 회의 CBR(CASB Before RASB) 리프레시 동작을 실행하도록 하는 CBR 리프레시 회로를 포함하는 동적 메모리 장치를 포함한다.In accordance with another aspect of the present invention, a dynamic memory system provides a memory controller for providing a merged refresh command, a memory cell array including a plurality of memory cells, and a response to the merged refresh command. And a CBR refresh circuit that causes the memory cell array to execute a plurality of CASB Before RASB (CBR) refresh operations.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

도 1은 본 발명의 일 실시예에 따른 동적 메모리 장치를 설명하기 위한 블록도이다. 1 is a block diagram illustrating a dynamic memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 동적 메모리 장치(1)는 메모리 셀 어레이(10), 커맨드 디코더(20), 주기 정보(cycle information) 디코더(30), 리프레시 제어 회로(40), 내부 어드레스 제공부(50), 어드레스 버퍼부(60), 로우 디코더(70), 컬럼 디코더(80), 센스 앰프부(90)를 포함한다.Referring to FIG. 1, a dynamic memory device 1 according to an embodiment of the present invention may include a memory cell array 10, a command decoder 20, a cycle information decoder 30, and a refresh control circuit 40. ), An internal address providing unit 50, an address buffer unit 60, a row decoder 70, a column decoder 80, and a sense amplifier unit 90.

메모리 셀 어레이(10)는 2차원적으로 배치된 다수의 메모리 셀(MC)을 포함하고, 메모리 셀(MC)은 워드 라인(WL1, WL2)에 의해서 선택되고, 메모리 셀(MC)의 데이터는 비트 라인(BL1, BL2)를 통해서 센스 앰프부(90)로 전달된다.The memory cell array 10 includes a plurality of memory cells MC arranged two-dimensionally, the memory cells MC are selected by the word lines WL1 and WL2, and the data of the memory cells MC It is transmitted to the sense amplifier unit 90 through the bit lines BL1 and BL2.

커맨드 디코더(20)는 외부로부터 입력되는 CASB 신호, RASB 신호 등의 커맨드(CMD)를 디코딩하여 병합된 리프레시 신호(CBR)를 제공한다. 주기 정보 디코더(30)는 외부 또는 내부로부터 입력된 주기 신호(CIP)를 디코딩하여 주기 정보(CI)를 제공한다. 특히, 주기 신호(CIP)는 CBR 리프레시 동작시 사용되지 않는 패드, 예를 들어 어드레스 패드 등을 통해서 입력될 수 있다. 또한, 주기 신호(CIP)는 모드 레지스트 세트(MRS; Mode Resist Set) 동작시 입력되어, 세팅되는 신호일 수 있다.The command decoder 20 decodes a command CMD such as a CASB signal or a RASB signal input from an external source, and provides a merged refresh signal CBR. The period information decoder 30 decodes the period signal CIP input from the outside or the inside to provide the period information CI. In particular, the periodic signal CIP may be input through a pad which is not used in the CBR refresh operation, for example, an address pad. The periodic signal CIP may be a signal that is input and set during a mode resist set (MRS) operation.

여기서, 주기 정보(CI)는 한번의 병합된 리프레시 신호(CBR)에 응답하여 메모리 셀 어레이(10)이 CBR 리프레시 동작을 몇 회 반복할지를 결정하는 신호이다. 따라서, 주기 정보(CI)는 2회, 4회, 8회 등으로 설정될 수 있다.Here, the period information CI is a signal that determines how many times the memory cell array 10 repeats the CBR refresh operation in response to one merged refresh signal CBR. Therefore, the period information CI may be set to twice, four times, eight times, or the like.

리프레시 제어 회로(40)는 커맨드 디코더(20)로부터 병합된 리프레시 신호(CBR), 주기 정보 디코더(30)로부터 주기 정보(CI)를 각각 수신하여, 리프레시 주기 신호(RFH)를 제공한다. 자세히 설명하면, 리프레시 제어 회로(40)는 병합된 리프레시 신호(CBR)에 응답하여 액티브(active)되고, 주기 정보(CI)에 해당하는 회수, 예를 들어 2회, 4회, 8회만큼 리프레시 주기 신호(RFH)를 제공하게 된다. The refresh control circuit 40 receives the refresh signal CBR merged from the command decoder 20 and the period information CI from the period information decoder 30, respectively, and provides the refresh period signal RFH. In detail, the refresh control circuit 40 is active in response to the merged refresh signal CBR, and refreshes by the number of times corresponding to the period information CI, for example, twice, four times, and eight times. It provides a periodic signal (RFH).

내부 어드레스 제공부(50)는 리프레시 주기 신호(RFH)에 응답하여 내부 어드레스 신호(ADI)를 순차적으로 발생한다. CBR 리프레시 동작은 외부에서 외부 어드레스(ADE)가 입력되지 않고, 내부에서 자체적으로 생성된 내부 어드레스(ADI)를 이용하게 된다. 예를 들어, 내부 어드레스 제공부(50)는 리플 카운터(ripple counter), 즉 로우 어드레스 비트와 같은 수의 토글 플립 플롭(toggle flip flop)이 직렬로 연결된 형태일 수 있다.The internal address providing unit 50 sequentially generates the internal address signal ADI in response to the refresh period signal RFH. In the CBR refresh operation, the external address ADE is not input from the outside, and the internal address ADI generated internally is used. For example, the internal address providing unit 50 may have a form in which ripple counters, that is, toggle flip flops equal to the number of row address bits are connected in series.

어드레스 버퍼부(60)는 어드레스 스위치(address switch) 장치(도면 미도시)를 부착하여 독출/기입(read/write) 동작 등 정상 동작시에는 외부 어드레스 신호(ADE)를 입력받고, CBR 리프레시 동작시에는 내부 어드레스 신호(ADI)를 입력받아, 로우 어드레스(ROW), 컬럼 어드레스(COL)를 각각 제공한다.The address buffer unit 60 receives an external address signal ADE during normal operation such as a read / write operation by attaching an address switch device (not shown), and receives a CBR refresh operation. Receives an internal address signal ADI and provides a row address ROW and a column address COL, respectively.

로우 디코더(70)는 로우 어드레스(ROW)를 입력받아, 메모리 셀 어레이(10)의 다수의 워드 라인(WL1, WL2) 중 하나를 선택한다.The row decoder 70 receives a row address ROW and selects one of a plurality of word lines WL1 and WL2 of the memory cell array 10.

컬럼 디코더(80)는 컬럼 어드레스(COL)를 입력받아, 다수의 비트 라인쌍(BL1, BL2) 중 하나의 비트 라인쌍을 선택한다.The column decoder 80 receives the column address COL and selects one bit line pair from among the plurality of bit line pairs BL1 and BL2.

센스 앰프부(90)는 소정의 타이밍으로 액티브되어, 메모리 셀 어레이(10)의 선택된 행의 메모리 셀(MC)의 데이터를 각 비트 라인(BL1, BL2)을 통해서 증폭하고, 다시 선택된 행의 메모리 셀(MC)에 데이터를 재기입한다.The sense amplifier unit 90 is activated at a predetermined timing, amplifies the data of the memory cells MC of the selected row of the memory cell array 10 through the bit lines BL1 and BL2, and then again stores the memory of the selected row. Rewrite the data into the cell MC.

도 2는 도 1의 리프레시 제어 회로를 설명하기 위한 블록도이다. 도 3는 도 1의 리프레시 제어 회로의 동작을 설명하기 위한 타이밍(timing)도이다.FIG. 2 is a block diagram illustrating the refresh control circuit of FIG. 1. FIG. 3 is a timing diagram for describing an operation of the refresh control circuit of FIG. 1.

우선 도 2를 참조하면, 리프레시 제어 회로(40)는 리프레시 주기 제어부 (41), 리프레시 카운트부(44), 리프레시 카운트 비교부(45)를 포함한다. First, referring to FIG. 2, the refresh control circuit 40 includes a refresh cycle control unit 41, a refresh count unit 44, and a refresh count comparison unit 45.

리프레시 주기 제어부(41)는 리프레시 제어 신호 제공부(42) 및 리프레시 주기 신호 제공부(43)를 포함한다. 리프레시 제어 신호 제공부(42)는 병합된 리프레시 신호(CBR)에 응답하여, 소정 회수의 리프레시 기간동안 액티브 상태를 유지하는 리프레시 제어 신호(RFHB)를 제공한다. 리프레시 주기 신호 제공부(43)는 리프레시 제어 신호(RFHB)에 응답하여 메모리 셀 어레이(도 1의 10참조)에 대하여 CBR 리프레시 동작을 실행하는 리프레시 주기 신호(RFH)를 내부 어드레스 제공부(도 1의 50 참조) 및 리프레시 카운트부(44)에 제공한다.The refresh cycle controller 41 includes a refresh control signal provider 42 and a refresh cycle signal provider 43. In response to the merged refresh signal CBR, the refresh control signal providing unit 42 provides a refresh control signal RFHB that remains active for a predetermined number of refresh periods. The refresh period signal providing unit 43 supplies a refresh period signal RFH for performing a CBR refresh operation on the memory cell array (see 10 in FIG. 1) in response to the refresh control signal RFHB. 50) and the refresh count unit 44.

리프레시 카운트부(44)는 리프레시 주기 신호(RFH)의 제공 회수를 카운팅하는 역할을 한다. 즉, 리프레시 카운트부(44)는 리프레시 주기 신호(RFH)가 제공될 때마다 카운트 신호(CNT)를 제공한다.The refresh counting unit 44 counts the number of times the refresh cycle signal RFH is provided. That is, the refresh count unit 44 provides the count signal CNT whenever the refresh cycle signal RFH is provided.

리프레시 카운트 비교부(45)는 리프레시 주기 신호(RFH)의 제공 회수와 주기 정보를 비교하여, 비교 결과에 따라 리프레시 종료 신호(RFE)를 리프레시 주기 제어부(41)로 피드백(feedback)한다. 즉, 리프레시 주기 신호(RFH)의 제공 회수가 주기 정보보다 작을 경우에는 인액티브 레벨의 리프레시 종료 신호(RFE)를 제공하고, 리프레시 주기 신호(RFH)의 제공 회수가 주기 정보와 같을 경우에는 액티브 레벨의 리프레시 종료 신호(RFE)를 제공한다.The refresh count comparison unit 45 compares the number of times of providing the refresh period signal RFH with the period information, and feeds back the refresh end signal RFE to the refresh period control unit 41 according to the comparison result. That is, the refresh end signal RFE of the inactive level is provided when the number of times of providing the refresh period signal RFH is smaller than the period information, and the active level when the number of times the refresh period signal RFH is equal to the period information. Provides a refresh end signal (RFE).

리프레시 주기 제어부(41)는 액티브 레벨의 리프레시 종료 신호(RFE)를 수신하여, 리프레시 주기 신호(RFH)의 제공을 정지하게 된다.The refresh cycle control unit 41 receives the refresh end signal RFE of the active level and stops the provision of the refresh cycle signal RFH.

이하에서 도 2 및 도 3을 참조하여 리프레시 주기 제어 회로(40)의 동작을 설명한다. Hereinafter, the operation of the refresh cycle control circuit 40 will be described with reference to FIGS. 2 and 3.

우선, 클럭(CLK)에 맞추어 병합된 리프레시 신호(CBR)가 리프레시 제어 신호 제공부(42)에 입력되고, 리프레시 제어 신호 제공부(42)는 리프레시 제어 신호(RFHB)를 로우 레벨로 액티브시킨다. 리프레시 주기 신호 제공부(43)는 리프레시 제어 신호(RFHB)를 입력받아 하이 레벨의 리프레시 주기 신호(RFH)를 제공한다. 리프레시 카운트부(44)는 리프레시 주기 신호(RFH)가 하이 레벨이 될 때마다 카운트 신호(CNT)를 제공한다. 리프레시 주기 신호의 제공 회수가 주기 정보보다 작기 때문에 리프레시 종료 신호(RFE)는 로우 레벨을 그대로 유지한다.First, the refresh signal CBR merged in accordance with the clock CLK is input to the refresh control signal provider 42, and the refresh control signal provider 42 activates the refresh control signal RFHB to a low level. The refresh period signal providing unit 43 receives the refresh control signal RFHB and provides a high level refresh period signal RFH. The refresh count unit 44 provides the count signal CNT whenever the refresh cycle signal RFH becomes a high level. Since the number of times the refresh period signal is provided is smaller than the period information, the refresh end signal RFE remains at the low level.

한편, 리프레시 주기 신호 제공부(43)는 일정 시간 지연된 후 리프레시 주기 신호(RFH)를 다시 하이 레벨로 만들고, 이에 따라 리프레시 카운트부(44)는 카운트 신호(CNT)를 발생시킨다. On the other hand, the refresh cycle signal provider 43 makes the refresh cycle signal RFH high again after a predetermined time delay, and accordingly, the refresh counter 44 generates a count signal CNT.

리프레시 카운트 비교부(45)는 카운트 신호(CNT)가 2회 발생되어, 주기 정보(CI)와 카운트 신호(CNT)가 동일하므로 하이 레벨의 리프레시 종료 신호(RFE)를 리프레시 제어 신호 제공부(42)로 피드백한다. 이에 따라, 리프레시 제어 신호 제공부(42)는 리프레시 제어 신호(RFHB)를 하이 레벨로 하여, 리프레시를 종료시킨다.The refresh count comparison unit 45 generates the count signal CNT twice, so that the cycle information CI and the count signal CNT are the same, so that the refresh control signal providing unit 42 supplies the high level refresh end signal RFE. Feedback). Accordingly, the refresh control signal providing unit 42 sets the refresh control signal RFHB to a high level to terminate the refresh.

본 발명의 일 실시예에서는 병합된 리프레시 신호(CBR)는 2회의 리프레시 신호가 병합된 것이므로, 2회의 리프레시가 이루어진다. 그러나, 주기 회수는 4회, 8회 등으로 변경 가능함은 본 발명의 기술 분야의 당업자에게 자명하다.In one embodiment of the present invention, since the merged refresh signal CBR is a merge of two refresh signals, two refreshes are performed. However, it is apparent to those skilled in the art that the number of cycles can be changed to 4 times, 8 times, and the like.

도 4는 본 발명의 일 실시예에 따른 동적 메모리 시스템을 설명하기 위한 블록도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사 용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 4 is a block diagram illustrating a dynamic memory system according to an embodiment of the present invention. The same reference numerals are used for constituent elements that are substantially the same as in FIG.

도 4를 참조하면, 동적 메모리 시스템(100)은 메모리 컨트롤러(110), 동적 메모리 장치(1)를 포함한다.Referring to FIG. 4, the dynamic memory system 100 includes a memory controller 110 and a dynamic memory device 1.

메모리 컨트롤러(110)는 병합된 리프레시 커맨드를 제공하고, 동적 메모리 장치(1)의 CBR 리프레시 회로는 병합된 리프레시 커맨드에 응답하여 메모리 셀 어레이가 다수 회의 CBR 리프레시 동작을 실행한다. 따라서, 메모리 컨트롤러(110)는 CBR 리프레시 동작마다 커맨드를 제공하지 않기 때문에, 사용되지 않는(idle) 버스를 사용자의 필요에 따라 사용할 수 있다.The memory controller 110 provides a merged refresh command, and the CBR refresh circuit of the dynamic memory device 1 performs a plurality of CBR refresh operations by the memory cell array in response to the merged refresh command. Therefore, since the memory controller 110 does not provide a command for each CBR refresh operation, the idle controller can use an idle bus according to a user's needs.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 동적 메모리 장치 및 동적 메모리 장치의 리프레시 제어 회로에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the dynamic memory device and the refresh control circuit of the dynamic memory device as described above, there are one or more of the following effects.

첫째, 다수의 CBR 리프레시에 대해서 한번의 병합된 리프레시 신호가 제공되므로, 사용자의 필요에 따라 사용되지 않는(idle) 버스를 이용할 수 있다.First, since a single merged refresh signal is provided for multiple CBR refreshes, an idle bus can be used according to the needs of the user.

둘째, 연속된 CBR 리프레시 동작이 동기화되지 않고(asynchronous) 진행되므로 tRC(random read of write cycle time)이 감소될 수 있다.Second, random read of write cycle time (tRC) may be reduced since a continuous CBR refresh operation is performed asynchronously.

Claims (6)

다수의 메모리 셀을 구비하는 메모리 셀 어레이; 및A memory cell array having a plurality of memory cells; And 병합된(merged) 리프레시 신호에 응답하여, 상기 메모리 셀 어레이가 다수 회의 CBR(CASB Before RASB) 리프레시 동작을 실행하도록 하는 CBR 리프레시 회로를 포함하는 동적 메모리 장치.And a CBR refresh circuit for causing the memory cell array to execute a plurality of CASB Before RASB (CBR) refresh operations in response to a merged refresh signal. 병합된 리프레시 신호를 수신하여, 메모리 셀 어레이의 데이터를 리프레시 하는 리프레시 주기 신호를 제공하는 리프레시 주기 제어부;A refresh cycle controller configured to receive the merged refresh signals and provide a refresh cycle signal for refreshing data of the memory cell array; 상기 리프레시 주기 신호의 제공 회수를 카운팅하는 리프레시 카운트부; 및A refresh counting unit for counting the number of times the refresh cycle signal is provided; And 상기 리프레시 주기 신호의 제공 회수와 주기 정보를 비교하여, 비교 결과에 따라 액티브 레벨의 리프레시 종료 신호를 상기 리프레시 주기 제어부로 피드백하는 리프레시 카운트 비교부를 포함하고,A refresh count comparison unit for comparing the number of times of providing the refresh period signal with period information and feeding back a refresh end signal having an active level to the refresh period control unit according to a comparison result; 상기 리프레시 주기 제어부는 상기 액티브 레벨의 리프레시 종료 신호를 수신하여, 리프레시 주기 신호의 제공을 정지하는 동적 메모리 장치의 리프레시 제어 회로.And the refresh cycle control unit receives the refresh end signal of the active level and stops providing of the refresh cycle signal. 제 2항에 있어서,The method of claim 2, 상기 주기 정보는 리프레시 동작시 사용되지 않는 패드를 통해서 입력되는 동적 메모리 장치의 리프레시 제어 회로.And the period information is input through a pad which is not used in a refresh operation. 제 2항에 있어서,The method of claim 2, 상기 주기 정보는 모드 레지스트 세트 동작시 세팅되는 동적 메모리 장치의 리프레시 제어 회로.And the period information is set during a mode register set operation. 제 2항에 있어서,The method of claim 2, 상기 병합된 리프레시 신호는 CBR 리프레시 신호인 동적 메모리 장치의 리프레시 제어 회로.And the merged refresh signal is a CBR refresh signal. 병합된 리프레시 커맨드를 제공하는 메모리 컨트롤러; 및A memory controller for providing a merged refresh command; And 다수의 메모리 셀을 구비하는 메모리 셀 어레이와 상기 병합된(merged) 리프레시 커맨드에 응답하여 상기 메모리 셀 어레이가 다수 회의 CBR(CASB Before RASB) 리프레시 동작을 실행하도록 하는 CBR 리프레시 회로를 포함하는 동적 메모리 장치를 포함하는 동적 메모리 시스템.A dynamic memory device comprising a memory cell array having a plurality of memory cells and a CBR refresh circuit that causes the memory cell array to execute a plurality of CASB Before RASB (CBR) refresh operations in response to the merged refresh command. Dynamic memory system comprising a.
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