KR20060104651A

KR20060104651A - Electron emitting device and manufacturing method thereof

Info

Publication number: KR20060104651A
Application number: KR1020050026984A
Authority: KR
Inventors: 류경선
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-10-09

Abstract

본 발명은 구동 전극의 저항 증가를 억제하여 전압 강하와 구동 신호 왜곡을 최소화하기 위한 전자 방출 소자에 관한 것으로서, 본 발명에 따른 전자 방출 소자는 서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 형성되는 라인부들과, 라인부들을 모두 덮으면서 제1 기판 위에 형성되는 절연층과, 절연층 위에 형성되는 제2 전극들과, 절연층 위에서 제2 전극들과 이격된 상태로 제1 기판의 일측 가장자리를 따라 복수개로 구비되며 각 라인부와 전기적으로 연결되어 라인부들과 함께 제1 전극을 구성하는 패드부들과, 제1 전극의 라인부들과 제2 전극들 중 어느 한 전극들에 연결되는 전자 방출부를 포함한다.The present invention relates to an electron emitting device for minimizing voltage drop and driving signal distortion by suppressing an increase in resistance of a driving electrode, wherein the electron emitting device according to the present invention comprises: a first substrate and a second substrate facing each other; Line portions formed on the first substrate, an insulating layer formed on the first substrate while covering all the line portions, second electrodes formed on the insulating layer, and first spaced apart from the second electrodes on the insulating layer A plurality of pads are provided along one edge of the substrate and electrically connected to each of the line parts, and the pad parts forming the first electrode together with the line parts, and connected to any one of the line parts and the second electrodes of the first electrode. And an electron emission unit.

캐소드전극, 게이트전극, 전압강하, 저항, 전자방출부, 절연층, 대향전극, 형광층, 애노드전극 Cathode electrode, gate electrode, voltage drop, resistance, electron emission unit, insulating layer, counter electrode, fluorescent layer, anode electrode

Description

ELECTRON EMISSION DEVICE AND METHOD FOR MANUFACTURING THE SAME

도 1은 본 발명의 제1 실시예에 따른 전자 방출 소자의 부분 분해 사시도이다.1 is a partially exploded perspective view of an electron emission device according to a first embodiment of the present invention.

도 2는 본 발명의 제1 실시예에 따른 전자 방출 소자의 부분 단면도이다.2 is a partial cross-sectional view of an electron emitting device according to a first embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 전자 방출 소자의 부분 분해 사시도이다.3 is a partially exploded perspective view of an electron emission device according to a second exemplary embodiment of the present invention.

도 4는 본 발명의 제2 실시예에 따른 전자 방출 소자의 부분 단면도이다.4 is a partial cross-sectional view of an electron emitting device according to a second embodiment of the present invention.

도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 전자 방출 소자의 제조 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.5A to 5D are schematic diagrams at each step shown to explain a method of manufacturing an electron emitting device according to a first embodiment of the present invention.

도 6a 내지 도 6d는 본 발명의 제2 실시예에 따른 전자 방출 소자의 제조 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.6A to 6D are schematic diagrams at each step shown to explain a method for manufacturing an electron emission device according to a second embodiment of the present invention.

본 발명은 전자 방출 소자에 관한 것으로서, 보다 상세하게는 전압 강하와 구동 신호 왜곡을 유발하는 구동 전극의 저항 증가를 억제하기 위하여 구동 전극의 구조를 개선한 전자 방출 소자 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electron emitting device, and more particularly, to an electron emitting device having an improved structure of a driving electrode in order to suppress a resistance increase of a driving electrode causing voltage drop and driving signal distortion.

일반적으로 전자 방출 소자는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.In general, the electron emission device may be classified into a method using a hot cathode and a cold cathode according to the type of the electron source.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(field emitter array; FEA)형, 표면 전도 에미션(surface-conduction emission; SCE)형, 금속-절연층-금속(metal-insulator-metal; MIM)형 및 금속-절연층-반도체(metal-insulator-semiconductor; MIS)형 등이 알려져 있다.Here, the electron-emitting device using a cold cathode is a field emitter array (FEA) type, surface conduction emission (SCE) type, metal-insulator-metal-insulator- metal (MIM) type and metal-insulator-semiconductor (MIS) type and the like are known.

이 가운데 FEA형 전자 방출 소자는 일 함수(work function)가 낮거나 종횡비(aspect ratio)가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물이나, 카본 나노튜브, 흑연, 다이아몬드상 카본과 같은 카본계 물질을 전자원으로 적용한 예가 개발되고 있다.Among these, the FEA type electron emitting device uses a principle that electrons are easily emitted by an electric field in vacuum when a material having a low work function or a large aspect ratio is used as the electron source. Molybdenum (Mo) Or, an example is developed in which a tip structure mainly made of silicon (Si) or the like is used, or a carbon-based material such as carbon nanotubes, graphite, or diamond-like carbon is used as an electron source.

통상의 FEA형 전자 방출 소자에서는 구동 전극들로서 캐소드 전극과 게이트 전극이 제공되며, 전자 방출부가 캐소드 전극에 마련된다. 즉, 캐소드 전극들과 게이트 전극들은 절연층을 사이에 두고 서로 다른 층에 위치하면서 서로 직교하는 스트라이프 패턴으로 형성되고, 두 전극의 교차 영역마다 캐소드 전극에 전자 방출부가 형성된다.In a conventional FEA type electron emission device, a cathode electrode and a gate electrode are provided as driving electrodes, and an electron emission portion is provided in the cathode electrode. That is, the cathode electrodes and the gate electrodes are formed in a stripe pattern orthogonal to each other while being disposed on different layers with an insulating layer interposed therebetween, and an electron emission part is formed in the cathode electrode at each crossing region of the two electrodes.

이로써 캐소드 전극들과 게이트 전극들 중 어느 하나의 전극들에 주사 신호 전압을 인가하고, 다른 하나의 전극들에 데이터 신호 전압을 인가하면, 두 전극간 전압 차가 임계치 이상인 화소들에서 전자 방출부 주위에 전계가 형성되어 전자 방 출부로부터 전자들이 방출된다.As a result, when a scan signal voltage is applied to one of the cathode electrodes and the gate electrodes, and a data signal voltage is applied to the other electrodes, around the electron emission part in pixels where the voltage difference between the two electrodes is greater than or equal to a threshold value. An electric field is formed to release electrons from the electron emitter.

이와 같이 FEA형 전자 방출 소자는 캐소드 전극과 게이트 전극 사이에 걸리는 전압에 의해 구동이 이루어진다. 그런데 전자 방출 소자의 구동 과정에서 구동 전극들의 저항과 절연층의 유전율 등에 의해 전압 파형이 왜곡되거나, 전압 강하(voltage drop)가 발생할 수 있다. 이 때, 구동 전극의 저항과 관련해서는 구동 전극 가운데 특히 절연층 밖으로 노출된 부위에서 심각한 저항 상승이 이루어진다.As described above, the FEA type electron emission device is driven by a voltage applied between the cathode electrode and the gate electrode. However, the voltage waveform may be distorted or a voltage drop may occur due to the resistance of the driving electrodes and the dielectric constant of the insulating layer during driving of the electron emission device. At this time, in relation to the resistance of the driving electrode, a significant increase in resistance is made in the driving electrode, particularly in a portion exposed outside the insulating layer.

이를 구체적으로 설명하기 위해 절연층 하부에 위치하는 구동 전극(이하, 편의상 '제1 전극'이라 한다)을 예로 들면, 제1 전극은 화소들이 위치하는 유효 영역에서는 절연층으로 모두 덮이지만, 연성 인쇄회로(FPC; flexible printed circuit)와 같은 접속 부재에 실장되어 이로부터 구동 신호를 제공받는 일단의 패드부에서는 절연층에 덮이지 않고 노출되어 위치한다.To explain this in detail, for example, a driving electrode (hereinafter, referred to as a 'first electrode') located below the insulating layer, the first electrode is covered with the insulating layer in the effective region where pixels are located, In one pad portion mounted on a connection member such as a flexible printed circuit (FPC) and receiving a driving signal therefrom, the pad portion is exposed and not covered with an insulating layer.

전술한 경우, 제1 전극의 유효 영역 부위에서는 전자 방출 소자 제작시 절연층을 고온 분위에서 소성(燒成)할 때 산화가 거의 일어나지 않지만, 절연층에 덮이지 않고 노출된 제1 전극의 패드부에서는 급격한 산화가 이루어진다. 그 결과, 패드부 산화에 의해 제1 전극의 라인 저항이 증가하는 문제를 발생시킨다.In the above-described case, in the effective region of the first electrode, oxidation hardly occurs when the insulating layer is fired at a high temperature at the time of fabrication of the electron emission device, but the pad portion of the first electrode exposed without covering the insulating layer is exposed. Rapid oxidation occurs. As a result, a problem arises in that the line resistance of the first electrode is increased by oxidation of the pad portion.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 구동 전극의 저항 증가를 억제하여 저항 증가에 따른 구동 신호 왜곡과 전압 강하를 최소화할 수 있는 전자 방출 소자 및 이의 제조 방법을 제공하는데 있다.Therefore, the present invention is to solve the above problems, an object of the present invention is to suppress the increase of the resistance of the driving electrode to provide an electron emitting device and a method of manufacturing the same that can minimize the drive signal distortion and voltage drop according to the increase of the resistance It is.

상기의 목적을 달성하기 위하여 본 발명은,In order to achieve the above object, the present invention,

서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 형성되는 라인부들과, 라인부들을 모두 덮으면서 제1 기판 위에 형성되는 절연층과, 절연층 위에 형성되는 제2 전극들과, 절연층 위에서 제2 전극들과 이격된 상태로 제1 기판의 일측 가장자리를 따라 복수개로 구비되며 각 라인부와 전기적으로 연결되어 라인부들과 함께 제1 전극을 구성하는 패드부들과, 제1 전극의 라인부들과 제2 전극들 중 어느 한 전극들에 연결되는 전자 방출부와, 제2 기판 위에 형성되는 형광층과, 형광층의 일면에 형성되는 애노드 전극를 포함하는 전자 방출 소자를 제공한다.A first substrate and a second substrate disposed to face each other, line portions formed on the first substrate, an insulating layer formed on the first substrate while covering all the line portions, second electrodes formed on the insulating layer, A plurality of pad parts provided along a side edge of the first substrate and spaced apart from the second electrodes on the insulating layer and electrically connected to each line part to form the first electrode together with the line parts; An electron emission device includes an electron emission unit connected to one of the line units and the second electrodes, a fluorescent layer formed on the second substrate, and an anode electrode formed on one surface of the fluorescent layer.

상기 절연층은 각 패드부 하단에 비어 홀을 형성하고, 각 패드부는 비어 홀을 통해 대응되는 라인부와 접촉한다. 상기 패드부들은 제2 전극들 중 최외곽에 위치하는 제2 전극 바깥에서 이 제2 전극과 이격되어 위치한다.The insulating layer forms a via hole at the bottom of each pad part, and each pad part contacts the corresponding line part through the via hole. The pad parts are spaced apart from the second electrode outside the second electrode which is located at the outermost part of the second electrodes.

상기 제1 기판과 제2 기판 사이에는 두 기판을 접합시키는 실링 부재가 배치되며, 이 실링 부재는 상기 최외곽 제2 전극과 패드부들 사이에 위치한다.A sealing member for joining two substrates is disposed between the first substrate and the second substrate, and the sealing member is positioned between the outermost second electrode and the pad portions.

또한, 상기의 목적을 달성하기 위하여 본 발명은,In addition, the present invention, in order to achieve the above object,

제1 기판 위에 제1 전극의 라인부들을 형성하는 단계와, 라인부들을 모두 덮도록 제1 기판 전체에 절연층을 형성하고, 이 절연층에 비어 홀을 형성하여 라인부의 표면 일부를 노출시키는 단계와, 제1 기판에 제공된 구조물 표면 전체에 도전막을 코팅하고, 이를 패터닝하여 제2 전극들 및 비어 홀을 통해 라인부와 접촉하는 제1 전극의 패드부들을 동시에 형성하는 단계와, 제1 기판 상에 설정된 화소 영역마다 제2 전극들과 절연층에 개구부를 형성하고, 이 개구부 내측으로 라인부들 위 에 전자 방출부를 형성하는 단계를 포함하는 전자 방출 소자의 제조 방법을 제공한다.Forming line portions of the first electrode on the first substrate, forming an insulating layer on the entire first substrate to cover all the line portions, and forming a via hole in the insulating layer to expose a portion of the surface of the line portion; And coating a conductive film on the entire surface of the structure provided on the first substrate and patterning the conductive film to simultaneously form pad portions of the first electrode contacting the line portion through the second electrodes and the via hole. An opening is formed in the second electrodes and the insulating layer for each pixel region set in the above, and an electron emission portion is formed on the line portions inside the opening.

제1 기판 위에 제1 전극의 라인부들을 형성하는 단계와, 라인부들을 모두 덮도록 제1 기판 전체에 절연층을 형성하고, 이 절연층에 비어 홀을 형성하여 라인부의 표면 일부를 노출시키는 단계와, 제1 기판에 제공된 구조물 표면 전체에 도전막을 코팅하고, 이를 패터닝하여 제2 전극들 및 비어 홀을 통해 라인부와 접촉하는 제1 전극의 패드부들을 동시에 형성하는 단계와, 제1 기판 상에 설정된 화소 영역마다 제2 전극의 일측면에 전자 방출부를 형성하는 단계를 포함하는 전자 방출 소자의 제조 방법을 제공한다.Forming line portions of the first electrode on the first substrate, forming an insulating layer on the entire first substrate to cover all the line portions, and forming a via hole in the insulating layer to expose a portion of the surface of the line portion; And coating a conductive film on the entire surface of the structure provided on the first substrate and patterning the conductive film to simultaneously form pad portions of the first electrode contacting the line portion through the second electrodes and the via hole. It provides a method for manufacturing an electron emission device comprising forming an electron emission portion on one side of the second electrode for each pixel region set in.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1과 도 2는 각각 본 발명의 제1 실시예에 따른 전자 방출 소자의 부분 분해 사시도와 부분 단면도이다.1 and 2 are partial exploded perspective and partial cross-sectional views of the electron emission device according to the first embodiment of the present invention, respectively.

도 1과 도 2를 참고하면, 전자 방출 소자는 내부 공간부를 사이에 두고 서로 평행하게 대향 배치되는 제1 기판(2)과 제2 기판(4)을 포함한다. 이 기판들 중 제1 기판(2)에는 전자 방출을 위한 구성이 제공되고, 제2 기판(4)에는 전자에 의해 가시광을 방출하여 임의의 발광 또는 표시를 행하는 구성이 제공된다.Referring to FIGS. 1 and 2, the electron emission device includes a first substrate 2 and a second substrate 4 that are disposed to face each other in parallel to each other with an internal space therebetween. Among these substrates, the first substrate 2 is provided with a configuration for emitting electrons, and the second substrate 4 is provided with a configuration for emitting visible light by electrons to perform any light emission or display.

먼저, 제1 기판(2) 위에는 제1 전극인 캐소드 전극(6)의 라인부들(6a)이 제1 기판(2)의 일 방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성되고, 라인 부들(6a)을 덮으면서 제1 기판(2) 전체에 절연층(8)이 형성된다. 절연층(8) 위에는 제2 전극인 게이트 전극들(10)이 라인부(6a)와 직교하는 방향(도면의 x축 방향)을 따라 스트라이프 패턴으로 형성된다.First, on the first substrate 2, line portions 6a of the cathode electrode 6, which is the first electrode, are formed in a stripe pattern along one direction (y-axis direction in the drawing) of the first substrate 2. The insulating layer 8 is formed on the entire first substrate 2 while covering the portions 6a. On the insulating layer 8, gate electrodes 10 serving as second electrodes are formed in a stripe pattern along a direction orthogonal to the line portion 6a (x-axis direction in the drawing).

본 실시예에서 캐소드 전극(6)의 라인부들(6a)과 게이트 전극들(10)의 교차 영역을 화소 영역으로 정의하면, 라인부들(6a) 위로 각 화소 영역마다 하나 이상의 전자 방출부(12)가 형성되고, 절연층(8)과 게이트 전극(10)에는 각 전자 방출부(12)에 대응하는 개구부(8a, 10a)가 형성되어 제1 기판(2) 상에 전자 방출부(12)가 노출되도록 한다.In this embodiment, when the intersections of the line portions 6a of the cathode electrode 6 and the gate electrodes 10 are defined as pixel regions, one or more electron emission portions 12 may be formed for each pixel region above the line portions 6a. And openings 8a and 10a corresponding to the electron emission portions 12 are formed in the insulating layer 8 and the gate electrode 10 so that the electron emission portions 12 are formed on the first substrate 2. To be exposed.

도면에서는 전자 방출부(12)가 원형으로 형성되고, 라인부(6a)의 길이 방향을 따라 일렬로 배열되는 구성을 도시하였으나, 전자 방출부(12)의 평면 형상과 화소별 개수 및 배열 형태 등은 도시한 예에 한정되지 않는다.In the drawing, although the electron emitter 12 is formed in a circular shape and arranged in a line along the length direction of the line part 6a, the planar shape of the electron emitter 12 and the number and arrangement form of each pixel, etc. Is not limited to the illustrated example.

상기 전자 방출부(12)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터(nm) 사이즈 물질로 이루어진다. 전자 방출부(12)로 사용 바람직한 물질로는 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C₆₀, 실리콘 나노와이어 및 이들의 조합 물질이 있으며, 전자 방출부(12)의 제조법으로는 스크린 인쇄, 직접 성장, 화학기상증착 및 스퍼터링 등을 적용할 수 있다.The electron emission unit 12 may be formed of materials emitting electrons when an electric field is applied in a vacuum, for example, a carbon-based material or a nanometer (nm) size material. Preferred materials for use as the electron emitter 12 include carbon nanotubes, graphite, graphite nanofibers, diamond, diamond-like carbon, C ₆₀ , silicon nanowires, and combinations thereof. Screen printing, direct growth, chemical vapor deposition and sputtering can be applied.

이 때, 절연층(8)은 라인부들(6a) 전체를 덮으면서 형성되어 라인부(6a)가 절연층(8) 밖으로 노출되지 않도록 한다. 또한, 절연층(8) 위에는 제1 기판(2)의 일측 가장자리를 따라 각 라인부(6a)에 구동 신호 전압을 인가하는 복수의 패드부(6b)가 마련되어 라인부들(6a)과 함께 캐소드 전극(6)을 구성한다.At this time, the insulating layer 8 is formed covering the entire line portions 6a so that the line portions 6a are not exposed outside the insulating layer 8. In addition, on the insulating layer 8, a plurality of pad parts 6b for applying a driving signal voltage to each line part 6a are provided along one side edge of the first substrate 2, and the cathode electrode together with the line parts 6a is provided. (6) is constituted.

상기 패드부(6b)는 게이트 전극들(10) 중 최외곽에 위치하는 게이트 전극(10) 바깥에서 게이트 전극(10)과 단락되지 않도록 이와 소정의 거리를 두고 위치하며, 절연층(8) 하부에 위치하는 라인부(6a)와 일대일로 대응하도록 각 라인부(6a)와 동일 위치에 형성된다. 그리고 각 패드부(6b)와 라인부(6a)의 전기적 연결을 위하여 각 패드부(6b) 하단의 절연층(8)에는 라인부(6a)의 일부 표면을 노출시키는 비어 홀(via hole)(14)이 형성되고, 각 패드부(6b)가 비어 홀(14)을 통해 라인부(6a)와 접촉하여 이와 전기적으로 연결된다.The pad part 6b is positioned at a predetermined distance from the outermost gate electrode 10 among the gate electrodes 10 so as not to be shorted with the gate electrode 10, and is located below the insulating layer 8. It is formed at the same position as each line part 6a so that it may correspond one-to-one with the line part 6a which is located in. In addition, a via hole exposing a part of the surface of the line part 6a to an insulating layer 8 at the bottom of each pad part 6b for electrical connection between each pad part 6b and the line part 6a. 14 is formed, and each pad portion 6b is in contact with and electrically connected to the line portion 6a through the via hole 14.

이러한 패드부(6b)는 진공 용기 외부로 노출되어 도시하지 않은 연성 인쇄회로(FPC)와 같은 접속 부재에 실장되며, 접속 부재로부터 캐소드 전극(6)의 구동 신호 전압을 인가받아 이를 라인부(6a)에 전달한다. 상기 구성을 위해 제1 기판(2)과 제2 기판(4) 사이에 위치하여 두 기판을 접합시키는 실링 부재(16)는 바람직하게 최외곽 게이트 전극(10)과 패드부들(6b) 사이에 위치한다.The pad part 6b is exposed to the outside of the vacuum container and mounted on a connection member such as a flexible printed circuit (FPC) (not shown). The pad part 6b receives a driving signal voltage of the cathode electrode 6 from the connection member and is lined thereto. To pass). The sealing member 16 positioned between the first substrate 2 and the second substrate 4 to join the two substrates for this configuration is preferably located between the outermost gate electrode 10 and the pad portions 6b. do.

이와 같이 캐소드 전극들(6)이 절연층(8) 하부의 라인부들(6a)과 절연층(8) 상부의 패드부들(6b)로 이루어지는 구조에서는, 라인부들(6a)이 모두 절연층(8)에 덮여 있음으로 인해 전자 방출 소자 제작시 절연층(8)을 고온 분위기에서 소성할 때 산화가 일어나지 않으며, 그 결과 저항 상승을 유발하지 않는다. 또한, 패드부(6b)는 절연층(8) 소성 이후 형성되기 때문에, 절연층(8) 소성에 의한 산화와 무관하다.As such, in the structure in which the cathode electrodes 6 are formed of the line portions 6a below the insulating layer 8 and the pad portions 6b above the insulating layer 8, all of the line portions 6a are the insulating layers 8. ), Oxidation does not occur when the insulating layer 8 is fired in a high temperature atmosphere during fabrication of the electron-emitting device, and thus does not cause an increase in resistance. In addition, since the pad part 6b is formed after firing the insulating layer 8, it is irrelevant to oxidation caused by the firing of the insulating layer 8.

다음으로, 제1 기판(2)에 대향하는 제2 기판(4)의 일면에는 형광층(18)과 흑색층(20)이 형성되고, 형광층(18)과 흑색층(20) 위로는 알루미늄과 같은 금속막으로 이루어진 애노드 전극(22)이 형성된다. 애노드 전극(22)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받으며, 형광층(18)에서 방사된 가시광 중 제1 기판(2)을 향해 방사된 가시광을 제2 기판(4) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.Next, a fluorescent layer 18 and a black layer 20 are formed on one surface of the second substrate 4 facing the first substrate 2, and aluminum is disposed on the fluorescent layer 18 and the black layer 20. An anode electrode 22 made of a metal film such as is formed. The anode electrode 22 receives a high voltage necessary for accelerating the electron beam from the outside, and reflects the visible light emitted toward the first substrate 2 among the visible light emitted from the fluorescent layer 18 to the second substrate 4 side of the screen. It increases the brightness.

한편, 애노드 전극은 금속막이 아닌 ITO(indium tin oxide)와 같은 투명한 도전막으로 이루어질 수 있다. 이 경우 애노드 전극은 제2 기판을 향한 형광층과 흑색층의 일면에 위치하며, 소정의 패턴으로 구분되어 복수개로 형성될 수 있다.The anode electrode may be made of a transparent conductive film such as indium tin oxide (ITO) instead of a metal film. In this case, the anode electrode may be positioned on one surface of the fluorescent layer facing the second substrate and the black layer, and may be formed in plural in a predetermined pattern.

전술한 제1 기판(2)과 제2 기판(4)은 그 사이에 스페이서들(24)을 배치한 상태에서 프릿 바(frit bar) 혹은 접착층이 도포된 사이드 글래스로 이루어진 실링 부재(16)에 의해 가장자리가 일체로 접합되고, 내부 공간부를 배기시켜 진공 상태로 유지함으로써 전자 방출 소자를 구성한다. 이 때, 스페이서들(24)은 흑색층(20)이 위치하는 비발광 영역에 대응하여 배치된다.The first substrate 2 and the second substrate 4 described above are attached to a sealing member 16 made of side glass coated with a frit bar or an adhesive layer with spacers 24 disposed therebetween. As a result, the edges are integrally joined to each other, and the electron-emitting device is constituted by evacuating the internal space to maintain the vacuum state. In this case, the spacers 24 are disposed corresponding to the non-light emitting region where the black layer 20 is located.

상기 구성의 전자 방출 소자는 외부로부터 캐소드 전극(6), 게이트 전극(10) 및 애노드 전극(22)에 소정의 전압을 공급하여 구동하는데, 일례로 캐소드 전극(6)과 게이트 전극(10) 중 어느 하나의 전극에는 주사 신호 전압이, 그리고 다른 하나의 전극에는 데이터 신호 전압이 인가되며, 애노드 전극(22)에는 수백 내지 수천 볼트의 (+)직류 전압이 인가된다.The electron emitting device having the above configuration is driven by supplying a predetermined voltage to the cathode electrode 6, the gate electrode 10 and the anode electrode 22 from the outside, for example, among the cathode electrode 6 and the gate electrode 10. A scan signal voltage is applied to one electrode and a data signal voltage is applied to the other electrode, and a positive DC voltage of hundreds to thousands of volts is applied to the anode electrode 22.

따라서, 캐소드 전극(6)과 게이트 전극(10)간 전압 차가 임계치 이상인 화소 들에서 전자 방출부(12) 주위에 전계가 형성되어 이로부터 전자들이 방출되고, 방출된 전자들은 애노드 전극(22)에 인가된 고전압에 이끌려 대응되는 형광층(18)에 충돌하여 이를 발광시킨다. 이 때, 본 실시예의 전자 방출 소자는 전술한 캐소드 전극(6)의 구성에 의해 캐소드 전극(6)의 저항 증가를 최소화함에 따라, 저항 증가에 따른 구동 신호 왜곡과 전압 강하를 효율적으로 억제한다.Therefore, in the pixels where the voltage difference between the cathode electrode 6 and the gate electrode 10 is greater than or equal to the threshold, an electric field is formed around the electron emission part 12 to emit electrons therefrom, and the emitted electrons are emitted to the anode electrode 22. It is attracted by the applied high voltage and collides with the corresponding fluorescent layer 18 to emit light. At this time, the electron-emitting device of the present embodiment minimizes the increase in resistance of the cathode electrode 6 by the above-described configuration of the cathode electrode 6, thereby effectively suppressing drive signal distortion and voltage drop caused by the increase in resistance.

도 3과 도 4는 각각 본 발명의 제2 실시예에 따른 전자 방출 소자의 부분 분해 사시도와 부분 단면도이다.3 and 4 are partially exploded perspective and partial cross-sectional views of the electron emission device according to the second embodiment of the present invention, respectively.

도 3과 도 4를 참고하면, 제1 기판(2) 위에는 제1 전극인 게이트 전극(26)의 라인부들(26a)이 제1 기판(2)의 일방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성되고, 라인부들(26a)을 덮으면서 제1 기판(2) 전체에 절연층(8)이 형성된다. 절연층(8) 위에는 제2 전극인 캐소드 전극들(28)이 라인부(26a)와 직교하는 방향(도면의 x축 방향)을 따라 스트라이프 패턴으로 형성된다.3 and 4, on the first substrate 2, the line portions 26a of the gate electrode 26, which is the first electrode, are striped along one direction (y-axis direction in the drawing) of the first substrate 2. The insulating layer 8 is formed on the entirety of the first substrate 2 while being formed in a pattern and covering the line portions 26a. On the insulating layer 8, cathode electrodes 28, which are second electrodes, are formed in a stripe pattern along a direction orthogonal to the line portion 26a (x-axis direction in the drawing).

본 실시예에서 게이트 전극(26)의 라인부들(26a)과 캐소드 전극들(28)의 교차 영역을 화소 영역으로 정의하면, 각 화소 영역마다 캐소드 전극(28)의 일측면에 전자 방출부(12')가 위치한다. 즉, 전자 방출부(12')는 절연층(8) 위에서 그 측면이 캐소드 전극(28)의 측면과 접촉하며 위치한다. 전자 방출부(12')의 구성 물질과 제조법은 전술한 제1 실시예와 동일하게 이루어진다.In the present exemplary embodiment, when the intersections of the line portions 26a and the cathode electrodes 28 of the gate electrode 26 are defined as pixel regions, the electron emission portions 12 may be formed on one side of the cathode electrode 28 for each pixel region. ') Is located. That is, the electron emission portion 12 ′ is positioned on the insulating layer 8 with its side contacting the side of the cathode electrode 28. The material and the manufacturing method of the electron emitting portion 12 'are made the same as in the above-described first embodiment.

본 실시예에서 절연층(8)은 라인부들(26a) 전체를 덮으면서 형성되어 라인부(26a)가 절연층(8) 밖으로 노출되지 않도록 하며, 절연층(8) 위 최외곽 캐소드 전극(28) 바깥에는 제1 기판(2)의 일측 가장자리를 따라 게이트 전극(26)의 패드부들 (26b)이 마련된다. 이 패드부들(26b)은 절연층(8)에 형성된 제1 비어 홀(14a)을 통해 대응하는 라인부(26a)와 접촉하여 이와 전기적으로 연결된다.In this embodiment, the insulating layer 8 is formed covering the entire line portions 26a so that the line portions 26a are not exposed outside the insulating layer 8 and the outermost cathode electrode 28 on the insulating layer 8 is formed. The pad portions 26b of the gate electrode 26 are provided along one side edge of the first substrate 2. The pad portions 26b are in contact with and electrically connected to the corresponding line portion 26a through the first via hole 14a formed in the insulating layer 8.

한편, 절연층(8) 위에는 게이트 전극(26)의 라인부(26a)와 전기적으로 연결되어 이와 동일한 전압을 인가받는 대향 전극(30)이 위치할 수 있다. 대향 전극(30)은 절연층(8)에 형성된 제2 비어 홀(14b)을 통해 라인부(26a)와 접촉하여 이와 전기적으로 연결되며, 캐소드 전극들(28) 사이에서 전자 방출부(12')와 임의의 거리를 두고 위치한다. 대향 전극(30)은 제1 기판(2) 상에 설정되는 화소 영역들 부위에 대응하여 각기 배치된다.Meanwhile, the counter electrode 30 may be positioned on the insulating layer 8 to be electrically connected to the line portion 26a of the gate electrode 26 and receive the same voltage. The opposite electrode 30 is in contact with and electrically connected to the line portion 26a through the second via hole 14b formed in the insulating layer 8, and has an electron emission portion 12 ′ between the cathode electrodes 28. ) Is placed at any distance from The counter electrode 30 is disposed to correspond to the portion of the pixel regions set on the first substrate 2, respectively.

이러한 대향 전극(30)은 전자 방출 소자 작용시, 게이트 전극(26)의 라인부들(26a)에 소정의 구동 전압이 인가되어 전자 방출부(12')의 하부로부터 전자 방출을 위한 전계를 형성할 때, 그 자신도 전자 방출부(12')의 측부로부터 전자 방출을 위한 전계를 추가로 형성한다. 이로써 대향 전극(30)은 게이트 전극들(26)에 구동 전압을 적게 걸면서도 전자 방출부(12')로부터 양호하게 전자들이 방출되도록 하는 역할을 한다.When the counter electrode 30 acts as an electron emission device, a predetermined driving voltage is applied to the line portions 26a of the gate electrode 26 to form an electric field for emitting electrons from the lower portion of the electron emission portion 12 ′. At this time, it further forms an electric field for electron emission from the side of the electron emitting portion 12 '. As a result, the counter electrode 30 serves to discharge electrons well from the electron emission part 12 ′ while applying a low driving voltage to the gate electrodes 26.

상기 게이트 전극(26)의 구조에 따른 저항 증가 억제 효과와, 제2 기판(4) 및 그 이외의 구조들은 전술한 제1 실시예의 것과 동일하므로 여기서는 자세한 설명은 생략한다.Since the effect of suppressing the increase in resistance according to the structure of the gate electrode 26 and the structure of the second substrate 4 and the others are the same as those of the first embodiment described above, detailed description thereof will be omitted.

다음으로, 본 발명의 제1 실시예 및 제2 실시예에 따른 전자 방출 소자의 제조 방법에 대해 설명한다.Next, a method of manufacturing the electron emitting device according to the first and second embodiments of the present invention will be described.

도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 전자 방출 소자의 제조 방 법을 설명하기 위해 도시한 각 단계에서의 개략도이다.5A to 5D are schematic views at each step shown to explain a method of manufacturing an electron emission device according to a first embodiment of the present invention.

먼저 도 5a에 도시한 바와 같이, 제1 기판(2) 위에 도전막을 코팅하고 이를 스트라이프 형상으로 패터닝하여 캐소드 전극의 라인부(6a)를 형성한다. 제1 기판(2)과 라인부(6a)는 다음에 설명하는 후면 노광 공정을 위해 투명한 물질로 형성할 수 있다. 즉, 제1 기판(2)은 투명한 유리 기판으로 준비하고, 라인부(6a)는 ITO와 같은 투명한 도전막으로 형성한다.First, as shown in FIG. 5A, the conductive film is coated on the first substrate 2 and patterned into a stripe shape to form the line portion 6a of the cathode electrode. The first substrate 2 and the line portion 6a may be formed of a transparent material for the back exposure process described later. That is, the 1st board | substrate 2 is prepared with the transparent glass substrate, and the line part 6a is formed with the transparent conductive film like ITO.

그리고 라인부(6a)를 모두 덮도록 제1 기판(2) 전체에 절연 물질을 도포하여 절연층(8)을 형성하고, 이를 부분 식각하여 비어 홀(14)을 형성한다. 절연층(8)은 공지의 글래스 프릿으로 이루어지며, 증착 과정을 통해 대략 1㎛의 두께로 형성하거나, 스크린 인쇄와 건조 및 소성 과정을 수회 반복하여 대략 5 내지 30㎛의 두께로 형성할 수 있다.The insulating layer 8 is formed by applying an insulating material to the entire first substrate 2 to cover all of the line portions 6a, and partially etch the vias 14 to form the via holes 14. The insulating layer 8 is formed of a known glass frit, and may be formed to a thickness of about 1 μm through a deposition process, or may be formed to a thickness of about 5 to 30 μm by repeating screen printing, drying, and baking processes several times. .

다음으로 도 5b와 도 5c에 도시한 바와 같이, 제1 기판(2)에 제공된 구조물 표면 전체에 도전막(32)을 코팅하고, 이를 패터닝하여 캐소드 전극(6)의 패드부(6b)와 게이트 전극(10)을 동시에 형성한다. 패드부(6b)는 최외곽 게이트 전극(10)과 소정의 간격을 두고 이격되어 위치하며, 비어 홀(14)을 통해 라인부(6a)와 접촉한다.Next, as shown in FIGS. 5B and 5C, the conductive film 32 is coated on the entire surface of the structure provided on the first substrate 2, and patterned to form the pad portion 6b and the gate of the cathode electrode 6. The electrodes 10 are formed at the same time. The pad part 6b is spaced apart from the outermost gate electrode 10 at a predetermined interval and contacts the line part 6a through the via hole 14.

이와 같이 캐소드 전극(6)의 라인부(6a)는 절연층(8)에 모두 덮여 있으므로 절연층(8) 소성시 산화가 억제되며, 캐소드 전극(6)의 패드부(6b)와 게이트 전극(10)은 절연층(8) 소성 이후에 형성되므로 절연층(8) 소성에 의한 산화와 무관하다. 또한, 상기에서는 한번의 패터닝 공정으로 패드부(6b)와 게이트 전극(10)을 동 시에 형성하므로 패터닝 공정이 간소화되는 장점이 있다.As such, since the line portion 6a of the cathode electrode 6 is entirely covered by the insulating layer 8, oxidation is suppressed during firing of the insulating layer 8, and the pad portion 6b of the cathode electrode 6 and the gate electrode ( 10) is formed after firing the insulating layer 8, and thus has no relation to oxidation by firing the insulating layer 8. In addition, since the pad portion 6b and the gate electrode 10 are simultaneously formed in one patterning process, the patterning process may be simplified.

그리고 도 5d에 도시한 바와 같이, 공지의 에칭 공정을 이용하여 제1 기판(2) 상에 설정되는 화소 영역마다 게이트 전극(10)에 하나 이상의 개구부(10a)를 형성하고, 이 개구부(10a) 하부의 절연층(8)에 이 개구부(10a)와 연통되는 개구부(8a)를 형성하여 라인부(6a)의 일부 표면을 노출시킨다. 이어서, 게이트 전극(10)과 절연층(8)의 개구부(10a, 8a) 내측으로 캐소드 전극(6)의 라인부(6a) 위에 전자 방출부(12)를 형성한다.As shown in FIG. 5D, one or more openings 10a are formed in the gate electrode 10 for each pixel region set on the first substrate 2 using a known etching process, and the openings 10a are formed. An opening 8a in communication with the opening 10a is formed in the lower insulating layer 8 to expose a part of the surface of the line portion 6a. Subsequently, an electron emission portion 12 is formed on the line portion 6a of the cathode electrode 6 inside the openings 10a and 8a of the gate electrode 10 and the insulating layer 8.

상기 전자 방출부(12)를 형성하는 과정은 일례로 ①분말 상의 전자 방출 물질에 비히클과 바인더 등의 유기물과 감광성 물질을 혼합하여 인쇄에 적합한 점도를 갖는 페이스트상 혼합물을 제조하고, ②제1 기판에 제공된 구조물 표면 전체에 희생층을 형성한 후, 희생층의 전자 방출부 형성 위치에 개구부를 형성하고, ③제1 기판 위에 페이스트상 혼합물을 소정 두께로 스크린 인쇄하고, ④제1 기판의 후면을 통해 자외선을 조사하여 희생층의 개구부에 채워진 페이스트상 혼합물을 선택적으로 경화시키고, ⑤경화되지 않은 페이스트상 혼합물과 희생층을 제거한 다음, 남은 혼합물을 건조 및 소성하는 과정이 적용될 수 있다.For example, the process of forming the electron emission part 12 may be performed by preparing a paste-like mixture having a viscosity suitable for printing by mixing an electron-emitting material on a powder with an organic material such as a vehicle, a binder, and a photosensitive material. After the sacrificial layer is formed over the entire surface of the structure provided in the structure, an opening is formed at an electron emitting portion formation position of the sacrificial layer, ③ screen-printed a paste-like mixture on a first substrate to a predetermined thickness, and ④ the rear surface of the first substrate. The process of selectively curing the pasty mixture filled in the opening of the sacrificial layer by irradiating ultraviolet rays, removing the uncured pasty mixture and the sacrificial layer, and then drying and firing the remaining mixture may be applied.

이와 같이 전자 방출부(12)를 형성하는 과정에 희생층과 후면 노광법을 이용하면, 라인부(6a)에 대한 전자 방출부(12)의 접착력을 우수하게 확보할 수 있고, 보다 정밀한 전자 방출부(12) 형성이 가능해진다.By using the sacrificial layer and the backside exposure method in the process of forming the electron emitting portion 12 in this way, it is possible to ensure excellent adhesion of the electron emitting portion 12 to the line portion 6a, more precise electron emission The part 12 can be formed.

상기 전자 방출 물질로는 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬 드, 다이아몬드상 카본, C₆₀ 및 실리콘 나노와이어 중 어느 하나 또는 이들의 조합 물질이 사용될 수 있으며, 전자 방출부(12)의 제조법으로는 전술한 스크린 인쇄 이외에 화학기상증착, 직접 성장 또는 스퍼터링 등을 적용할 수 있다.As the electron emission material, any one or a combination of carbon nanotubes, graphite, graphite nanofibers, diamonds, diamond-like carbons, C ₆₀ and silicon nanowires may be used. As the manufacturing method, chemical vapor deposition, direct growth, or sputtering may be applied in addition to the screen printing described above.

전술한 과정을 통해 제1 기판(2) 위에 본 발명의 제1 실시예에 따른 전자 방출 구조물을 완성하며, 이와 같이 완성된 제1 기판(2)을 별도 공정에서 완성된 제2 기판(4) 및 스페이서(24)와 일체로 조립하여 전자 방출 소자를 완성한다.Through the above-described process, the electron emitting structure according to the first embodiment of the present invention is completed on the first substrate 2, and the second substrate 4 completed in the separate process by completing the first substrate 2 thus completed. And integrated with the spacer 24 to complete the electron-emitting device.

먼저 도 6a에 도시한 바와 같이, 제1 기판(2) 위에 도전막을 코팅하고 이를 스트라이프 형상으로 패터닝하여 게이트 전극의 라인부(26a)를 형성한다. 그리고 라인부(26a)를 모두 덮도록 제1 기판(2) 전체에 절연 물질을 도포하여 절연층(8)을 형성하고, 이를 부분 식각하여 게이트 전극의 패드부 형성을 위한 제1 비어 홀(14a)과 대향 전극 형성을 위한 제2 비어 홀(14b)을 형성한다.First, as shown in FIG. 6A, the conductive film is coated on the first substrate 2 and patterned into a stripe shape to form the line portion 26a of the gate electrode. The insulating layer 8 is formed by applying an insulating material to the entire first substrate 2 so as to cover all of the line portions 26a, and partially etching the first via hole 14a to form a pad portion of the gate electrode. ) And a second via hole 14b for forming a counter electrode.

상기 절연층(8)은 공지의 글래스 프릿으로 이루어지며, 증착 과정을 통해 대략 1㎛의 두께로 형성하거나, 스크린 인쇄와 건조 및 소성 과정을 수회 반복하여 대략 5 내지 30㎛의 두께로 형성할 수 있다.The insulating layer 8 may be formed of a known glass frit, and may be formed to a thickness of about 1 μm through a deposition process, or may be formed to a thickness of about 5 to 30 μm by repeating screen printing, drying, and baking processes several times. have.

다음으로 도 6b와 도 6c에 도시한 바와 같이, 제1 기판(2)에 제공된 구조물 표면 전체에 도전막(34)을 코팅하고, 이를 패터닝하여 게이트 전극(26)의 패드부(26b)와 캐소드 전극(28) 및 대향 전극(30)을 동시에 형성한다. 패드부(26b)는 최 외곽 캐소드 전극(28)과 소정의 간격을 두고 이격되어 위치하며, 패드부(26b)와 대향 전극(30)은 각각 제1 비어 홀(14a)과 제2 비어 홀(14b)을 통해 라인부(26a)와 접촉하여 이와 전기적으로 연결된다.Next, as shown in FIGS. 6B and 6C, the conductive film 34 is coated on the entire surface of the structure provided on the first substrate 2, and patterned to form the pad portion 26b and the cathode of the gate electrode 26. The electrode 28 and the counter electrode 30 are formed simultaneously. The pad portion 26b is spaced apart from the outermost cathode electrode 28 at a predetermined interval, and the pad portion 26b and the counter electrode 30 are respectively formed of the first via hole 14a and the second via hole ( It is in contact with and electrically connected to the line portion 26a via 14b).

이어서 도 6d에 도시한 바와 같이, 대향 전극(30)과 마주보는 캐소드 전극(28)의 일측면에 전자 방출부(12')를 형성한다. 게이트 전극(26)의 라인부(26a)와 절연층(8)을 투명한 물질로 형성하면, 전술한 제1 실시예와 동일한 방법으로 전자 방출부(12')를 형성할 수 있다.Next, as shown in FIG. 6D, the electron emission part 12 ′ is formed on one side of the cathode electrode 28 facing the counter electrode 30. If the line portion 26a and the insulating layer 8 of the gate electrode 26 are formed of a transparent material, the electron emission portion 12 ′ may be formed in the same manner as in the first embodiment.

전술한 과정을 통해 제1 기판(2) 위에 본 발명의 제2 실시예에 따른 전자 방출 구조물을 완성하며, 이와 같이 완성된 제1 기판(2)을 별도 공정에서 완성된 제2 기판(4) 및 스페이서(24)와 일체로 조립하여 전자 방출 소자를 완성한다.Through the above-described process, the electron emission structure according to the second embodiment of the present invention is completed on the first substrate 2, and the second substrate 4 completed in the separate process by completing the first substrate 2 thus completed. And integrated with the spacer 24 to complete the electron-emitting device.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to

이와 같이 본 발명에 의한 전자 방출 소자는 전술한 제1 전극 구조에 의해 제1 전극의 저항 증가를 최소화하여 저항 증가에 따른 구동 신호 왜곡과 전압 강하를 효율적으로 억제한다. 또한, 제1 전극의 패드부는 산화가 일어나지 않음으로 인해 접속 부재와 실장시 접촉 저항이 감소한다. 더욱이 본 발명에 의한 전자 방출 소자의 제조 방법에 따르면, 도전막을 패터닝하여 제1 전극의 패드부와 제2 전극을 동시에 완성할 수 있으므로 패터닝 공정을 간소화할 수 있다.As described above, the electron emission device according to the present invention minimizes the increase in the resistance of the first electrode by the first electrode structure described above, and effectively suppresses the driving signal distortion and the voltage drop caused by the increase in the resistance. In addition, since the pad portion of the first electrode is not oxidized, the contact resistance during mounting with the connection member decreases. Furthermore, according to the method for manufacturing an electron emitting device according to the present invention, the patterning process can be simplified since the conductive film can be patterned to complete the pad portion of the first electrode and the second electrode at the same time.

Claims

A first substrate and a second substrate disposed to face each other;

Line portions formed on the first substrate;

An insulating layer formed on the first substrate while covering all of the line portions;

Second electrodes formed on the insulating layer;

Pad portions provided on the insulating layer and spaced apart from the second electrodes along a side edge of the first substrate and electrically connected to each of the line portions to form a first electrode together with the line portions;

An electron emission part connected to one of the line parts of the first electrode and one of the second electrodes;

A fluorescent layer formed on the second substrate; And

An anode formed on one surface of the fluorescent layer

Electron emitting device comprising a.

The method of claim 1,

And an insulating layer forming a via hole at the bottom of each pad part, wherein each pad part contacts a corresponding line part through the via hole.

The method of claim 1,

And the pad portions are spaced apart from the second electrode outside the second electrode positioned at the outermost of the second electrodes.

The method of claim 3,

And a sealing member positioned between the first substrate and the second substrate to bond the two substrates, wherein the sealing member is positioned between the outermost second electrode and the pad portions.

The method of claim 1,

The line portions of the first electrode and the second electrodes are formed along a direction perpendicular to each other, and openings are formed in the second electrode and the insulating layer at each intersection of the line portions and the second electrodes, and the electron emission portion An electron emission element formed above the line portions inside the opening.

The method of claim 1,

An electron emission device in which the line portions of the first electrode and the second electrodes are formed in a direction orthogonal to each other, and the electron emission portion is in contact with one side of the second electrode at each intersection of the line portions and the second electrodes; .

The method of claim 6,

And an opposing electrode positioned between the second electrodes and spaced apart from the electron emitting portion, the counter electrode being electrically connected to the line portions of the first electrode.

The method of claim 1,

And the electron emission unit comprises at least one material selected from the group consisting of carbon nanotubes, graphite, graphite nanofibers, diamonds, diamond-like carbons, C ₆₀ and silicon nanowires.

(a) forming line portions of the first electrode on the first substrate;

(b) forming an insulating layer over the entire first substrate to cover all of the line portions, and forming a via hole in the insulating layer to expose a portion of the surface of the line portion;

(c) coating a conductive film over the entire surface of the structure provided on the first substrate and patterning the conductive film to simultaneously form pad portions of the first electrode contacting the line portion through the second electrodes and the via hole; And

(d) forming openings in the second electrodes and the insulating layer for each pixel region set on the first substrate, and forming electron emission portions on the line portions inside the openings;

Method of manufacturing an electron emitting device comprising a.

The method of claim 9,

And forming the line portions with a transparent conductive film, and applying a backside exposure method that irradiates ultraviolet rays from the backside of the first substrate when the electron emission portion is formed.

(a) forming line portions of the first electrode on the first substrate;

(d) forming an electron emission part on one side of the second electrode for each pixel area set on the first substrate;

Method of manufacturing an electron emitting device comprising a.

The method of claim 11,

When forming the via hole in step (b), simultaneously forming the first via hole and the second via hole;

When coating the conductive layer in step (c), the second electrode, the pad parts of the first electrode contacting the line part through the first via hole, and the line part through the second via hole. A method of manufacturing an electron emitting device, which simultaneously forms a counter electrode in contact with the substrate.