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KR20060007655A - Transistor manufacturing method having recess gate - Google Patents

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KR20060007655A
KR20060007655A KR1020040056510A KR20040056510A KR20060007655A KR 20060007655 A KR20060007655 A KR 20060007655A KR 1020040056510 A KR1020040056510 A KR 1020040056510A KR 20040056510 A KR20040056510 A KR 20040056510A KR 20060007655 A KR20060007655 A KR 20060007655A
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gate
recess
pattern
nitride film
forming
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Inventor
김용택
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 리세스 게이트 형성시 게이트 패턴과 그 하부에 위치하는 리세스용 트렌치의 오정렬을 방지하여 소자의 특성을 안정화시키는 리세스 게이트를 가지는 트랜지스터 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a transistor having a recess gate which stabilizes device characteristics by preventing misalignment of a gate pattern and a recess trench located below the gate pattern when the recess gate is formed.

이는, 반도체 기판의 활성영역 위에 게이트 형성영역을 정의하는 질화막 패턴을 형성하는 단계와, 질화막 패턴 측벽에 소정의 폭을 가지는 스페이서를 형성하는 단계와, 스페이서 및 질화막 패턴을 마스크로 반도체 기판을 식각하여 리세스용 트렌치를 형성하는 단계와, 리세스용 트렌치 위에 형성된 스페이서를 제거하는 단계와, 리세스용 트렌치 내벽에 게이트 산화막을 형성하는 단계와, 게이트 산화막이 형성된 반도체 기판 전면에 도전막을 증착하여 질화막 패턴을 매립하는 단계와, 질화막 패턴의 상부 표면이 드러나도록 도전막을 화학적기계적 연마하는 단계 및 질화막 패턴을 제거하는 단계를 포함한다.The method may include forming a nitride film pattern defining a gate formation region on an active region of the semiconductor substrate, forming a spacer having a predetermined width on the nitride film sidewall, and etching the semiconductor substrate using the spacer and the nitride film pattern as a mask. Forming a recess trench, removing a spacer formed on the recess trench, forming a gate oxide film on an inner wall of the recess trench, and depositing a conductive film on the entire surface of the semiconductor substrate on which the gate oxide film is formed. Embedding the pattern, chemical mechanical polishing the conductive film to expose the upper surface of the nitride film pattern, and removing the nitride film pattern.

자기정렬, 트렌치, 스페이서, 오정렬, 게이트 패턴, 리세스Self-Alignment, Trench, Spacer, Misalignment, Gate Pattern, Recess

Description

리세스 게이트를 가지는 트랜지스터 제조 방법 {Method for manufacturing the transister with a recess gate} Method for manufacturing the transistor with recess gate {Method for manufacturing the transister with a recess gate}             

도 1은 종래 기술에 따른 리세스 게이트를 가지는 트랜지스터 제조 방법에 의해 제조된 리세스 게이트의 단면도이다.1 is a cross-sectional view of a recess gate manufactured by a transistor manufacturing method having a recess gate according to the prior art.

도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 리세스 게이트를 가지는 트랜지스터 제조 방법에 의해 제조된 리세스 게이트 패턴을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2E are cross-sectional views sequentially illustrating a recess gate pattern manufactured by a transistor manufacturing method having a recess gate according to a first exemplary embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 리세스 게이트를 가지는 트랜지스터 제조 방법에 의해 제조된 리세스 게이트 패턴을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
3A to 3C are cross-sectional views sequentially illustrating a recess gate pattern manufactured by a transistor manufacturing method having a recess gate according to a second exemplary embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

5 : 소자분리 영역 10 : 반도체 기판5 device isolation region 10 semiconductor substrate

11 : 패드 산화막 15 : 리세스용 트렌치11 pad oxide film 15 trench for recess

16 : 게이트 산화막 20 : 질화막 패턴16 gate oxide film 20 nitride film pattern

21 : 스페이서 30 : 게이트 전극 21 spacer 30 gate electrode                 

35 : 제 1 전극 40 : 제 2 도전막35: first electrode 40: second conductive film

45 : 제 2 전극 50 : 게이트 질화막45: second electrode 50: gate nitride film

55 : 하드 마스크 60 : 게이트 패턴
55: hard mask 60: gate pattern

본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 게이트 패턴과 그 하부에 위치하는 리세스용 트렌치의 오정렬을 방지하여 소자의 특성을 안정화시키는 리세스 게이트를 가지는 트랜지스터 제조 방법에 관한 것이다.The present invention relates to a transistor manufacturing method, and more particularly, to a transistor manufacturing method having a recess gate for stabilizing the characteristics of the device by preventing misalignment of the gate pattern and the recess trench located below.

기본적으로 트랜지스터는 온/오프 스위치로, 전자가 나오는 소오스와 전자가 이동하는 드레인, 그리고 소오스와 드레인을 연결하는 채널을 통해 전자의 이동을 제어하는 게이트 등으로 나눠진다. 이러한 트랜지스터는 그 내부에 형성된 소오스에서 드레인으로의 전자의 이동 여부에 의해 데이터가 만들어지며, 이에 따라, 게이트와 채널 부분을 정밀하게 제어해야만 신뢰성 있는 트랜지스터를 형성할 수 있다.Basically, a transistor is an on / off switch. The transistor is divided into a source from which electrons and a drain move electrons, and a gate that controls the movement of electrons through a channel connecting the source and drain. These transistors are made of data by the movement of electrons from the source to the drain formed therein, so that the gate and channel portions can be precisely controlled to form a reliable transistor.

그러나, 최근 디램 셀이 고집적화됨에 따라 트랜지스터의 크기가 작아지고 이로 인해 게이트의 길이 또한 짧아지게 되는 바, 소오스와 드레인 사이가 극히 가까워져 전자들이 임의로 채널을 건너가 버리는 단채널 효과가 발생하게 된다. 이에 따라, 최근에는 리세스 게이트를 가지는 트랜지스터에 관한 연구가 집중되고 있다. However, as the DRAM cells have recently been highly integrated, the transistors have a smaller size, which results in a shorter gate length, resulting in a short channel effect in which electrons randomly cross a channel. Accordingly, recently, researches on transistors having recess gates have been concentrated.                         

이하, 종래의 리세스 게이트를 가지는 트랜지스터 제조 방법을 도 1 을 참조하여 설명 하고자 한다.Hereinafter, a transistor manufacturing method having a conventional recess gate will be described with reference to FIG. 1.

도 1 은 종래 기술에 따른 리세스 게이트를 가지는 트랜지스터 제조 방법에 의해 제조된 리세스 게이트의 단면도이다.1 is a cross-sectional view of a recess gate manufactured by a transistor manufacturing method having a recess gate according to the prior art.

먼저, 소자분리막(5)에 의해 소자분리 영역과 활성 영역으로 구분된 반도체 기판(10) 위에 패드 산화막(11)을 증착한 다음, 그 위에 리세스용 트렌치 형성영역을 정의하는 제 1 마스크(도시하지 않음)를 형성한다. 그리고, 이를 식각 마스크로 반도체 기판(10)의 일부분을 식각하여 소정의 깊이를 가지는 리세스용 트렌치(15)를 형성한다. 이어, 리세스용 트렌치(15) 내벽에 열산화 공정을 진행하여 게이트 산화막(16)을 형성한다. First, a pad oxide film 11 is deposited on the semiconductor substrate 10 divided into a device isolation region and an active region by the device isolation layer 5, and thereafter, a first mask defining a trench formation region for a recess is formed thereon. Not). Then, a portion of the semiconductor substrate 10 is etched using the etching mask to form a recess trench 15 having a predetermined depth. Subsequently, a thermal oxidation process is performed on the inner wall of the recess trench 15 to form the gate oxide film 16.

그리고, 게이트 산화막(16)이 형성된 반도체 기판(10) 위에 도전막(도시하지 않음)및 질화막(도시하지 않음)을 순차 적층한 다음, 그 위에 게이트 패턴 형성 영역을 정의하는 제 2 마스크(도시하지 않음)를 형성한다. 이때, 상기 제 2 마스크(도시하지 않음)는 리세스용 트렌치 형성영역에 게이트 패턴이 중첩되도록 형성한다. 이어, 상기 제 2 마스크(도시하지 않음)을 식각 마스크로 질화막(도시하지 않음), 도전막(도시하지 않음) 및 패드 산화막(11)을 식각하여, 게이트 산화막(16), 게이트 전극(30) 및 하드 마스크(55)로 이루어진 게이트 패턴(60)을 형성한다. Then, a conductive film (not shown) and a nitride film (not shown) are sequentially stacked on the semiconductor substrate 10 on which the gate oxide film 16 is formed, and then a second mask (not shown) defining a gate pattern formation region thereon. Not formed). In this case, the second mask (not shown) is formed so that the gate pattern overlaps the recess trench formation region. Subsequently, the nitride film (not shown), the conductive film (not shown), and the pad oxide film 11 are etched using the second mask (not shown) as an etch mask, so that the gate oxide film 16 and the gate electrode 30 are etched. And a gate pattern 60 formed of a hard mask 55.

그러나, 종래 리세스 게이트를 가지는 트랜지스터의 제조 방법은 제 1 마스크 공정에 의해 기판 내에 리세스용 트렌치를 먼저 형성한 다음, 리세스용 트렌치가 형성된 기판에 제 2 마스크 공정을 진행하여 리세스용 트렌치와 중첩하는 게이 트 패턴을 형성하고 있는 바, 디램 메모리 셀의 고집적화로 인하여 상기 리세스용 트렌치 위에 정확하게 일치되는 게이트 패턴을 정렬시키는데 어려움이 있다. 다시 말해, 도 1의 "A"와 같이, 상기 리세스용 트렌치와 게이트 패턴이 오정렬되어 소자의 특성이 불안정해지는 문제가 있다.
However, in the conventional method of manufacturing a transistor having a recess gate, the recess trench is first formed in the substrate by the first mask process, and then the second mask process is performed on the substrate on which the recess trench is formed. Since a gate pattern overlapping with the gate pattern is formed, it is difficult to align the gate pattern accurately matched with the recess trench due to the high integration of the DRAM memory cell. In other words, as shown in "A" of FIG. 1, the recess trench and the gate pattern are misaligned, resulting in unstable device characteristics.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로써, 고집적화에 따른 디램 셀에 있어서, 리세스용 트렌치와 게이트 패턴 형성 영역을 자기 정렬하여 소자의 특성을 안정화시킬수 있는 리세스 게이트를 가지는 트랜지스터의 제조방법을 제공하기 위한 것이다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. In the DRAM cell according to the high integration, a transistor having a recess gate capable of stabilizing device characteristics by self-aligning a recess trench and a gate pattern formation region is manufactured. It is to provide a method.

상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판의 활성영역 위에 게이트 형성영역을 정의하는 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴 측벽에 소정의 폭을 가지는 스페이서를 형성하는 단계와, 상기 스페이서 및 상기 질화막 패턴을 마스크로 상기 반도체 기판을 식각하여 리세스용 트렌치를 형성하는 단계와, 상기 리세스용 트렌치 위에 형성된 스페이서를 제거하는 단계와, 상기 리세스용 트렌치 내벽에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 형성된 반도체 기판 전면에 도전막을 증착하여 질화막 패턴을 매립하는 단계와, 상기 질화막 패턴의 상부 표면이 드러나도록 상기 도전막을 화학적기계적 연마하는 단계 및 상기 질화막 패턴을 제거하는 단계를 포함하는 리세스 게이트를 가지는 트랜지스터 제조 방법을 제공한다.The present invention for achieving the above object, the step of forming a nitride film pattern defining a gate formation region on the active region of the semiconductor substrate, forming a spacer having a predetermined width on the nitride film pattern sidewall, Etching the semiconductor substrate using a spacer and the nitride film pattern as a mask to form a recess trench, removing a spacer formed on the recess trench, and forming a gate oxide film on an inner wall of the recess trench. Depositing a nitride film pattern by depositing a conductive film on an entire surface of the semiconductor substrate on which the gate oxide film is formed, chemically polishing the conductive film to expose the upper surface of the nitride film pattern, and removing the nitride film pattern. Transistor manufacturing method having recess gate including To provide.

여기서, 상기 질화막 패턴을 매립하는 단계와, 상기 도전막을 화학적기계적 연마하는 단계에서는 상기 게이트 산화막이 형성된 반도체 기판 전면에 제 1 도전막을 증착하는 단계와, 상기 질화막 패턴 상부 표면이 드러나도록 상기 제 1 도전막을 화학적기계적 연마하여 제 1 전극을 형성하는 단계와, 상기 제 1 전극 위에 제 2 도전막 및 게이트 질화막을 순차 증착하는 단계와, 상기 게이트 질화막 위에 게이트 형성영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 제 2 도전막 및 게이트 질화막을 순차 식각하여 제 2 전극 및 하드 마스크를 형성하는 단계를 진행함이 바람직하다.Here, in the embedding of the nitride film pattern, and chemical mechanical polishing of the conductive film, depositing a first conductive film on the entire surface of the semiconductor substrate on which the gate oxide film is formed, and exposing the upper surface of the nitride film pattern. Chemically polishing the film to form a first electrode, sequentially depositing a second conductive film and a gate nitride film on the first electrode, and forming a photoresist pattern defining a gate formation region on the gate nitride film; Preferably, the second conductive layer and the gate nitride layer are sequentially etched using the photoresist pattern as a mask to form a second electrode and a hard mask.

그리고, 상기 스페이서는 50~500Å의 폭을 가지고 형성하고 이는 리세스용 트렌치의 형성폭을 정의하는 역할을한다.In addition, the spacer is formed to have a width of 50 ~ 500Å, which serves to define the formation width of the trench for the recess.

또한, 상기 스페이서는 절연막을 이용하여 형성하는 것이 바람직하다.In addition, the spacer is preferably formed using an insulating film.

또한, 상기 리세스용 트렌치를 형성하는 단계 이후에 상기 스페이서를 마스크로 트렌치 하단에 웰 형성용 이온을 주입하는 단계를 더 포함하는 것이 바람직 하다.In addition, after forming the recess trench, the method may further include implanting ions for forming a well into the bottom of the trench using the spacer as a mask.

또한, 상기 제 1 도전막은 폴리막을 이용하여 형성하는 것이 바람직하다.The first conductive film is preferably formed using a poly film.

또한, 상기 제 2 도전막은 텅스텐 실리사이드를 이용하여 형성하는 것이 바람직하다.In addition, the second conductive film is preferably formed using tungsten silicide.

이하 첨부한 도면을 참조로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 게이트 패턴의 제조 방법을 도 2a 내지 도 2e를 참조로 하여 상세히 설명하고자 한다.Now, a method of manufacturing a gate pattern according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2E.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트를 가지는 트랜지스터 제조방법에 의해 제조된 리세스 게이트 패턴을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2E are cross-sectional views sequentially illustrating a recess gate pattern manufactured by a transistor manufacturing method having a recess gate according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이 소자분리막(5)에 의해 소자 분리 영역 및 활성 영역으로 구분된 반도체 기판(10) 위에 웰(well) 형성용 이온을 주입하는 공정을 진행한다. First, as shown in FIG. 2A, a process of implanting ions for forming wells into a semiconductor substrate 10 divided into an isolation region and an active region is performed by the isolation layer 5.

그리고, 상기 웰(well)이 형성된 반도체 기판(10) 위에 패드 산화막(11) 및 질화막(도시하지 않음)을 순차적으로 증착한 다음, 그 위에 게이트 패턴 형성 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한다. 여기서, 상기 패드 산화막(11)은 반도체 기판(10)과 질화막(도시하지 않음) 사이에 위치하여 질화막의 인력에 의한 반도체 기판(10)의 스트레스를 완화하는 역활을 하고, 후속 질화막 패 턴을 형성하기 위한 식각공정시, 반도체 기판(10)의 하부 구조의 손상을 방지하는 역할을 한다.In addition, a pad oxide layer 11 and a nitride layer (not shown) are sequentially deposited on the semiconductor substrate 10 having the wells, and then a photoresist pattern (not shown) defining a gate pattern formation region thereon. To form. Here, the pad oxide film 11 is located between the semiconductor substrate 10 and the nitride film (not shown) to reduce the stress of the semiconductor substrate 10 due to the attraction of the nitride film, and to form a subsequent nitride film pattern. During the etching process, it serves to prevent damage to the lower structure of the semiconductor substrate 10.

이어, 상기 감광막 패턴(도시하지 않음)을 마스크로 상기 질화막(도시하지 않음)을 식각하여 반도체 기판(10) 위에 게이트 패턴 형성 영역을 정의하는 질화막 패턴(20)을 형성한다. 이때, 질화막 패턴은 게이트 형성 영역을 정의하는 감광막 패턴을 마스크로 이용하여 형성되기 때문에 감광막 패턴과 마진을 가지고 반도체 기판 위에서 게이트 형성영역을 정의하고 있다.Subsequently, the nitride film (not shown) is etched using the photoresist pattern (not shown) as a mask to form a nitride film pattern 20 defining a gate pattern formation region on the semiconductor substrate 10. In this case, since the nitride film pattern is formed using a photosensitive film pattern defining a gate forming area as a mask, the gate forming area is defined on the semiconductor substrate with the photosensitive film pattern and a margin.

그 다음, 도 2b에 도시된 바와 같이 상기 질화막 패턴(20)이 형성된 반도체 기판(10) 전면에 절연막(도시하지 않음)을 증착한 다음, 이를 선택 식각하여 질화막 패턴(20) 측벽에 소정의 폭을 가지는 스페이서(21)를 형성한다. 여기서, 상기 스페이서(21)의 폭은 소자의 특성 및 공정 조건에 따라 조절 가능하며, 본 발명의 실시예에서는 50~500Å의 폭을 가지도록 형성한다. 이에 따라, 후속 리세스용 트렌치 형성을 위한 식각 공정시, 스페이서(21)가 게이트 형성영역 내에서 리세스용 트렌치(15)의 형성영역을 정의한다.Next, as shown in FIG. 2B, an insulating film (not shown) is deposited on the entire surface of the semiconductor substrate 10 on which the nitride film pattern 20 is formed, and then selectively etched to have a predetermined width on the sidewall of the nitride film pattern 20. A spacer 21 having a portion is formed. Here, the width of the spacer 21 is adjustable according to the characteristics and process conditions of the device, in the embodiment of the present invention is formed to have a width of 50 ~ 500Å. Accordingly, in the subsequent etching process for forming the recess trench, the spacer 21 defines the formation region of the recess trench 15 in the gate formation region.

그 다음, 도 2c에 도시된 바와 같이 상기 질화막 패턴(20) 및 스페이서(21)를 마스크로 상기 반도체 기판(10)의 일부분을 소정 깊이로 식각하여 리세스용 트렌치(15)를 형성한다. 여기서, 상기 스페이서(21)의 폭으로 인하여 게이트 채널의 유효 길이를 증가시키고 있고, 본 발명은 증가된 게이트 채널의 유효 길이에 의해 단채널 효과를 방지할 수 있다.Next, as shown in FIG. 2C, a portion of the semiconductor substrate 10 is etched to a predetermined depth using the nitride film pattern 20 and the spacer 21 as a mask to form a trench 15 for a recess. Here, the effective length of the gate channel is increased due to the width of the spacer 21, and the present invention can prevent the short channel effect by the increased length of the gate channel.

이어, 반도체 기판(10) 하부에 상기 스페이서(21)를 마스크로 웰 형성용 이 온주입 공정을 진행한다. 여기서, 상기 이온주입 공정은 기판에 리세스용 트렌치 형성을 위한 식각공정시 제거된 이온을 보충하기 위하여 진행한다. 또한, 기판상에 전계집중 현상을 막기위해 트렌치 하단부에만 이온이 형성되도록 스페이서(21)를 마스크로 하여 이온주입 공정을 진행하며, 본 발명의 실시예에서는 0~15°의 각도를 가지도록 한다.Subsequently, an ion implantation process for forming a well is performed by using the spacer 21 as a mask under the semiconductor substrate 10. Here, the ion implantation process is performed to replenish the ions removed during the etching process for forming the trench for recess in the substrate. In addition, the ion implantation process is performed using the spacer 21 as a mask so that ions are formed only at the lower end of the trench in order to prevent electric field concentration on the substrate. In the embodiment of the present invention, the ion implantation process may have an angle of 0 ° to 15 °.

그 다음, 도 2d에 도시된 바와 같이 상기 스페이서(21)를 제거하여 게이트 패턴 형성영역과 리세스용 트렌치를 자기 정렬한다. 이에 따라, 리세스용 트렌치와 게이트 패턴의 오정렬을 방지할 수 있다.Next, as shown in FIG. 2D, the spacer 21 is removed to self-align the gate pattern formation region and the recess trench. As a result, misalignment of the recess trench and the gate pattern can be prevented.

이어, 도 2e에 도시된 바와 같이 상기 리세스용 트렌치(15)가 형성된 반도체 기판(10)에 열산화 공정을 진행하여 리세스용 트렌치(15) 내벽에 게이트 산화막(16)을 형성한 다음, 그 위에 리세스용 트렌치(15)가 완전히 매립되도록 충분히 두꺼운 두께를 가지는 도전막(도시하지 않음)을 형성한다. 그리고, 상기 도전막(도시하지 않음)을 질화막 패턴의 상부 표면이 노출되는 시점까지 화학적기계적 연마하여 도전막(도시하지 않음)으로 이루어진 게이트 전극(35)을 형성한다.Subsequently, as illustrated in FIG. 2E, a thermal oxidation process is performed on the semiconductor substrate 10 on which the recess trench 15 is formed to form a gate oxide layer 16 on an inner wall of the recess trench 15. A conductive film (not shown) having a thickness thick enough to completely fill the recess trench 15 is formed thereon. The conductive film (not shown) is chemically mechanically polished until the upper surface of the nitride film pattern is exposed to form a gate electrode 35 made of a conductive film (not shown).

이후, 질화막 패턴(20)을 제거하면 본 발명에 대한 최종적인 실시예에 따른 트랜지스터가 형성된다.Thereafter, when the nitride film pattern 20 is removed, the transistor according to the final embodiment of the present invention is formed.

이하 본 발명의 제 2 실시예에 따른 리세스 게이트를 가지는 트랜지스터 제조 방법을 도 3a 내지 도 3e 및 도 2a 내지 도 2d를 참조하여 상세히 설명하고자 한다.Hereinafter, a method of manufacturing a transistor having a recess gate according to a second embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3E and 2A to 2D.

도 2a내지 도 2d는 상술한 바와 같으며, 도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 리세스 게이트를 가지는 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A to 2D are as described above, and FIGS. 3A to 3E are cross-sectional views sequentially illustrating a method of manufacturing a transistor having a recess gate according to a second embodiment of the present invention.

우선, 본 실시예에 따른 트랜지스터 제조 방법에 있어서 도 2a 내지 도 2d에 이르는 과정은 상기 본 발명의 제 1 실시예와 같다. 그러므로, 이에 대한 구체적인 설명은 생략하기로 한다.First, in the transistor fabrication method according to the present embodiment, the processes of FIGS. 2A to 2D are the same as those of the first embodiment of the present invention. Therefore, detailed description thereof will be omitted.

한편, 도 2d와 같이 게이트 패턴 형성영역과 리세스용 트렌치를 자기정렬 한 이후, 상기 세스용 트렌치 내벽에 게이트 산화막(16)을 형성한 다음, 게이트 산화막(16)이 형성된 반도체 기판(10) 전면에 폴리막등으로 이루어진 제 1 도전막(도시하지 않음)을 증착한다. 그리고, 질화막 패턴 상부 표면이 드러나도록 상기 제 1 도전막(도시하지 않음)을 화학적기계적 연마하여 제 1 전극(35)을 형성한다.(도 3a 참조)Meanwhile, after self-aligning the gate pattern formation region and the recess trench as shown in FIG. 2D, the gate oxide layer 16 is formed on the inner wall of the recess trench, and then the entire surface of the semiconductor substrate 10 on which the gate oxide layer 16 is formed. A first conductive film (not shown) made of poly film or the like is deposited on the substrate. Then, the first electrode 35 is formed by chemical mechanical polishing of the first conductive layer (not shown) to expose the upper surface of the nitride layer pattern (see FIG. 3A).

이어, 도 3b에 도시된 바와 같이, 상기 제 1 전극(35) 위에 제 2 도전막(40) 및 게이트 질화막(50)을 순차 증착한다. 여기서, 제 2 도전막(40)은 텅스텐 실리사이드막을 이용하여 형성하는 것이 바람직 하다. Subsequently, as illustrated in FIG. 3B, a second conductive layer 40 and a gate nitride layer 50 are sequentially deposited on the first electrode 35. Here, the second conductive film 40 is preferably formed using a tungsten silicide film.

그 다음, 상기 게이트 질화막(50) 위에 게이트 형성영역을 정의하는 감광막 패턴(도시하지 않음)을 형성하고, 이를 마스크로 상기 제 2 도전막(40) 및 게이트 질화막(50)을 순차 식각하여 제 2 전극(45) 및 하드 마스크(55)로 이루어진 게이트 패턴(60)을 형성한다.Next, a photoresist pattern (not shown) defining a gate formation region is formed on the gate nitride layer 50, and the second conductive layer 40 and the gate nitride layer 50 are sequentially etched using the mask to form a second photoresist layer. A gate pattern 60 formed of an electrode 45 and a hard mask 55 is formed.

이후, 도3c에 도시한 바와 같이, 상기 질화막 패턴(20) 및 그 하부의 패드 산화막(11)을 식각,제거 하면 게이트 산화막(16), 제 1 전극(35), 제 2 전극(45) 및 하드 마스크(55)로 이루어진 게이트 패턴(60)이 형성되며, 상술한 방법에 따라 본 실시예에 의한 최종적인 트랜지스터가 형성된다.3C, the gate oxide layer 16, the first electrode 35, and the second electrode 45 may be etched and removed by etching and removing the nitride layer pattern 20 and the pad oxide layer 11 below the nitride layer pattern 20. The gate pattern 60 formed of the hard mask 55 is formed, and the final transistor according to the present embodiment is formed according to the above-described method.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본개념을 이용한 당 업자의 여러 변형 및 개량형태 또한 본 발명의 권리범위에 속하는 것은 아니다.
Although the preferred embodiment of the present invention has been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. It does not belong to the scope of the invention.

따라서, 상기한 바와 같이 본 발명에 따른 리세스 게이트를 가지는 트랜지스터 제조 방법을 적용하게 되면 게이트 패턴 형성영역과 리세스용 트렌치 형성영역을 정확하게 일치되게 자기 정렬시킴으로, 리세스용 트렌치와 게이트 패턴의 오정렬로 인한 누설 전류를 방지하여 소자의 특성 및 수율이 향상되는 효과가 있다.Therefore, as described above, when the transistor manufacturing method having the recess gate according to the present invention is applied, the gate pattern forming region and the recess trench forming region are self-aligned to be exactly coincident with each other, thereby misaligning the recess trench and the gate pattern. Due to the leakage current caused by the device has the effect of improving the characteristics and yield.

Claims (7)

반도체 기판의 활성영역 위에 게이트 형성영역을 정의하는 질화막 패턴을 형성하는 단계와,Forming a nitride film pattern defining a gate formation region on an active region of the semiconductor substrate; 상기 질화막 패턴 측벽에 소정의 폭을 가지는 스페이서를 형성하는 단계와,Forming a spacer having a predetermined width on sidewalls of the nitride film pattern; 상기 스페이서 및 상기 질화막 패턴을 마스크로 상기 반도체 기판을 일부분 식각하여 리세스용 트렌치를 형성하는 단계와,Forming a recess trench by partially etching the semiconductor substrate using the spacers and the nitride layer pattern as a mask; 상기 리세스용 트렌치 위에 형성된 스페이서를 제거하는 단계와,Removing a spacer formed on the recess trench; 상기 리세스용 트렌치 내벽에 게이트 산화막을 형성하는 단계와,Forming a gate oxide film on an inner wall of the recess trench; 상기 게이트 산화막이 형성된 반도체 기판 전면에 도전막을 증착하여 질화막 패턴을 매립하는 단계와, Depositing a nitride film pattern by depositing a conductive film on an entire surface of the semiconductor substrate on which the gate oxide film is formed; 상기 질화막 패턴의 상부 표면이 드러나도록 상기 도전막을 화학적기계적 연마하는 단계 및Chemical mechanical polishing the conductive film to expose the upper surface of the nitride film pattern; and 상기 질화막 패턴을 제거하는 단계를 포함하는 리세스 게이트를 가지는 트랜지스터 제조 방법.And removing the nitride film pattern. 제 1 항에 있어서, 상기 질화막 패턴을 매립하는 단계와, 상기 도전막을 화학적기계적 연마하는 단계에서는 상기 게이트 산화막이 형성된 반도체 기판 전면에 제 1 도전막을 증착하는 단계와,The method of claim 1, further comprising: filling the nitride film pattern; depositing a first conductive film on the entire surface of the semiconductor substrate on which the gate oxide film is formed; 상기 질화막 패턴 상부 표면이 드러나도록 상기 제 1 도전막을 화학적기계적 연마하여 제 1 전극을 형성하는 단계와,Chemically polishing the first conductive layer to expose the upper surface of the nitride layer pattern to form a first electrode; 상기 제 1 전극 위에 제 2 도전막 및 게이트 질화막을 순차 증착하는 단계와,Sequentially depositing a second conductive film and a gate nitride film on the first electrode; 상기 게이트 질화막 위에 게이트 형성영역을 정의하는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern defining a gate formation region on the gate nitride film; 상기 감광막 패턴을 마스크로 상기 제 2 도전막 및 게이트 질화막을 순차 식각하여 제 2 전극 및 하드 마스크를 형성하는 단계를 진행하는 리세스 게이트를 가지는 트랜지스터 제조 방법.And a recess gate which sequentially forms the second electrode and the hard mask by sequentially etching the second conductive layer and the gate nitride layer using the photosensitive layer pattern as a mask. 제 1 항에 있어서, 상기 스페이서는 50~500Å의 폭을 가지도록 형성하는 리세스 게이트를 가지는 트랜지스터 제조 방법.The method of claim 1, wherein the spacer has a recess gate formed to have a width of about 50 to about 500 GHz. 제 1항에 있어서, 상기 스페이서는 절연막을 이용하여 형성하는 리세스 게이트를 가지는 트랜지스터 제조 방법.The method of claim 1, wherein the spacer has a recess gate formed by using an insulating layer. 제 1 항에 있어서, 상기 리세스용 트렌치를 형성하는 단계 이후에 상기 스페 이서를 마스크로 트렌치 하단에 웰 형성용 이온을 주입하는 단계를 더 포함하는 리세스 게이트를 가지는 트랜지스터 제조 방법.2. The method of claim 1, further comprising implanting well forming ions into the bottom of the trench with a spacer after the forming the recess trench. 제 2 항에 있어서, 상기 제 1 도전막은 폴리막을 이용하여 형성하는 리세스 게이트를 가지는 트랜지스터 제조 방법.The method of claim 2, wherein the first conductive film has a recess gate formed by using a poly film. 제 2 항에 있어서, 상기 제 2 도전막은 텅스텐 실리사이드를 이용하여 형성하는 리세스 게이트를 가지는 트랜지스터 제조 방법.The method of claim 2, wherein the second conductive film has a recess gate formed using tungsten silicide.
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KR20220102857A (en) * 2021-01-14 2022-07-21 삼성전자주식회사 Methods for forming patterns in a semiconductor device

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