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KR20050030347A - Cell for test of sram cell and method for test sram cell - Google Patents

Cell for test of sram cell and method for test sram cell Download PDF

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KR20050030347A
KR20050030347A KR1020030066572A KR20030066572A KR20050030347A KR 20050030347 A KR20050030347 A KR 20050030347A KR 1020030066572 A KR1020030066572 A KR 1020030066572A KR 20030066572 A KR20030066572 A KR 20030066572A KR 20050030347 A KR20050030347 A KR 20050030347A
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Abstract

A cell for testing a SRAM cell and a method for testing the SRAM cell are provided to test the SRAM cell easily by measuring off currents of a load transistor and a driving transistor and a transmission transistor. A SRAM cell includes a pair of inverters comprising two driving transistors(T30,T50) and two load transistors(T20,T40), and two transmission transistors(T10,T60) connecting output ports(90,100) of each inverter to a first bit line and a second bit line. A gate of each transmission transistor is connected to an equal word line. An input port and the output port of the inverters are not connected to cross-couple to form a latch. Input ports of the inverters are connected each other so that an equal bias voltage is applied to each input port of the inverters.

Description

에스램 테스트용 셀 및 에스램 셀 테스트 방법 {Cell for test of SRAM cell and method for test SRAM cell}Cell for SRAM test and method for testing SRAM cell {Cell for test of SRAM cell and method for test SRAM cell}

본 발명은 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀, 및 SRAM 셀 테스트 방법에 관한 것이다. 본 발명에 따른 SRAM 테스트용 셀은, 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니하다. 즉, 래치를 형성하지 않은 변형된 형태의 SRAM 셀이다. 상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM 테스트를 용이하게 수행할 수 있다.The present invention relates to an SRAM test cell for testing an SRAM cell, and an SRAM cell test method. In the SRAM test cell according to the present invention, each input terminal and output terminal of the pair of inverters are not cross-coupled with each other. In other words, it is a modified SRAM cell that does not form a latch. By using the SRAM test cell, the SRAM test can be easily performed by measuring the off current of each transistor of the SRAM, for example, a load transistor, a driving transistor, a transfer transistor, and the like.

일반적으로, 스태틱 랜덤 액세스 메모리(Static Randon Access Memory: 이하 SRAM이라 함)는 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)에 비하여 집적도가 떨어지지만, 리프레쉬(refresh) 과정이 필요없기 때문에 동작속도가 빠를 뿐만 아니라, 소비전력이 작다는 장점이 있어서, 반도체 메모리 분야에 널리 이용되고 있다.In general, the static random access memory (SRAM) is less integrated than the dynamic random access memory (DRAM), but the operation speed is slower because no refresh process is required. Not only is it fast, but also has the advantage of low power consumption, which is widely used in the semiconductor memory field.

이러한 SRAM 의 메모리 셀은 통상 2개의 전송 트랜지스터, 2개의 구동 트랜지스터, 및 2개의 부하 트랜지스터로 이루어지는 래치 회로로 구성된다. 도 1은 상기 SRAM 셀의 회로도를 도시한 것이다.The memory cell of such an SRAM is usually composed of a latch circuit consisting of two transfer transistors, two drive transistors, and two load transistors. 1 shows a circuit diagram of the SRAM cell.

도 1에 도시되어 있는 바와 같이, 상기 SRAM 셀은 전원단자(Vcc)와 접지단자(Gnd) 사이에 병렬연결되어 있으며, 2개의 전송 트랜지스터(T10, T60), 2개의 구동 트랜지스터(T30, T50), 및 2개의 부하 트랜지스터(T20, T40)로 구성된다.As shown in FIG. 1, the SRAM cell is connected in parallel between a power supply terminal Vcc and a ground terminal Gnd, and includes two transfer transistors T10 and T60 and two driving transistors T30 and T50. And two load transistors T20 and T40.

제1부하 트랜지스터(T20) 및 제1구동 트랜지스터(T30)는 제1인버터(200)를 구성하며, 제2부하 트랜지스터(T40) 및 제2구동 트랜지스터(T50)는 제2인버터(300)를 구성한다. 상기 한 쌍의 인버터 즉, 제1인버터(200) 및 제2인버터(300)는 하나의 래치 회로를 구성하기 위하여, 제1인버터의 입력단(110)이 상기 제2인버터의 출력단(100)과 연결되고(80), 상기 제2인버터의 입력단(120)은 상기 제1인버터의 출력단(90)과 연결된다. 이와 같이, 상기 한 쌍의 인버터(200, 300)는 래치 형태를 이루기 위하여 그의 입력단과 출력단이 크로스 커플 라인(70, 80)으로 연결되어 있다.The first load transistor T20 and the first drive transistor T30 constitute the first inverter 200, and the second load transistor T40 and the second drive transistor T50 constitute the second inverter 300. do. The pair of inverters, that is, the first inverter 200 and the second inverter 300 are connected to the input terminal 110 of the first inverter and the output terminal 100 of the second inverter to form a latch circuit. In operation 80, the input terminal 120 of the second inverter is connected to the output terminal 90 of the first inverter. As described above, the pair of inverters 200 and 300 have an input terminal and an output terminal connected to each other with cross-coupled lines 70 and 80 to form a latch shape.

상기 각각의 인버터의 출력단(또는 입력단)은 그 소오스 영역(또는 드레인 영역)이 각각 접속된 제1전송 트랜지스터(T10) 및 제2전송 트랜지스터(T60)와 연결된다.The output terminal (or input terminal) of each inverter is connected to the first transfer transistor T10 and the second transfer transistor T60 to which the source region (or drain region) is connected, respectively.

상기 제1전송 트랜지스터(T10)의 드레인 영역(또는 소오스 영역) 및 상기 제2전송 트랜지스터(T60)의 드레인 영역(또는 소오스 영역)은 각각 제1비트라인(Bit) 및 제2비트라인()에 연결된다.The drain region (or source region) of the first transfer transistor T10 and the drain region (or source region) of the second transfer transistor T60 are respectively a first bit line Bit and a second bit line. )

상기 제1전송 트랜지스터(T10)의 게이트 영역 및 상기 제2전송 트랜지스터(T60)의 게이트 영역은 각각 동일한 워드라인(WL)에 연결된다.The gate region of the first transfer transistor T10 and the gate region of the second transfer transistor T60 are respectively connected to the same word line WL.

상기 SRAM 셀의 트랜지스터에서 IDDQ 불량을 유발하는 오프 전류가 증가하는 경우, 상기 SRAM을 사용하는 소자의 IDDQ 누설 전류가 증가하게 되어, 소자 전체의 전력소모가 증가하고, 오동작을 일으켜 신뢰성을 떨어뜨리게 된다. 따라서, SRAM 셀의 트랜지스터의 오프 전류를 측정하여 SRAM 셀을 테스트할 필요가 있다.When the off current causing the IDDQ failure in the transistor of the SRAM cell increases, the IDDQ leakage current of the device using the SRAM increases, resulting in an increase in power consumption of the entire device and a malfunction, thereby degrading reliability. . Therefore, it is necessary to test the SRAM cell by measuring the off current of the transistor of the SRAM cell.

종래에는 개별 소자로 구성된 하나의 트랜지스터 패턴에서 오프 전류를 측정하거나, SRAM 셀을 구성하는 트랜지스터 중 하나의 트랜지스터에 대한 오프 전류를 측정하는 방법을 사용하였다. 그러나, 이와 같이 하나의 트랜지스트에 대한 검사만으로는 SRAM 셀 어레이의 IDDQ 불량을 예측하기가 어렵다.Conventionally, a method of measuring off current in one transistor pattern composed of individual elements or measuring off current for one of transistors constituting an SRAM cell has been used. However, it is difficult to predict the IDDQ defect of the SRAM cell array only by inspecting one transistor as described above.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명에서는 SRAM 셀을 테스트하기 위하여 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니한 변형된 SRAM 셀을 SRAM 테스트용 셀로서 사용한다. 상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM에 대한 테스트를 용이하게 수행할 수 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and in the present invention, a modified SRAM in which each input terminal and output terminal of a pair of inverters are not cross-coupled with each other for testing an SRAM cell. The cell is used as the cell for the SRAM test. By using the SRAM test cell, an off current of each transistor of the SRAM, for example, a load transistor, a driving transistor, and a transfer transistor, is measured, so that the test on the SRAM can be easily performed.

따라서, 본 발명의 목적은 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀 및 SRAM 셀 테스트 방법을 제공하기 위한 것이다.Accordingly, it is an object of the present invention to provide an SRAM test cell and an SRAM cell test method for testing an SRAM cell.

본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀에 있어서,The present invention provides a pair of inverters consisting of two driving transistors and two load transistors and connected in a latch form, and two transmission transistors respectively connecting the output terminals of the respective inverters to the first bit line and the second bit line. The gate of each transfer transistor includes a SRAM test cell for testing an SRAM cell connected to the same word line,

두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있되,A pair of inverters comprising two driving transistors and two load transistors, and two transfer transistors respectively connecting the output terminals of the respective inverters to the first bit line and the second bit line, wherein each transfer transistor The gate of is connected to the same word line,

상기 한 쌍의 인버터의 각각의 입력단과 출력단은 래치 형태를 이루기 위한 크로스 커플로 연결되어 있지 아니한 SRAM 테스트용 셀에 관한 것이다.Each input terminal and output terminal of the pair of inverters relates to an SRAM test cell that is not connected by a cross couple to form a latch.

상기 SRAM 테스트용 셀은, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단이 서로 연결될 수 있다.In the SRAM test cell, input terminals of the respective inverters may be connected to each other so that the same bias voltage may be simultaneously applied to each input terminal of the pair of inverters.

또한, 본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,In addition, the present invention, a pair of inverter consisting of two driving transistors and two load transistors connected in a latch form, and two connecting the output terminal of each inverter to the first bit line and the second bit line, respectively A method of testing an SRAM cell including transfer transistors, the gates of each transfer transistor connected to the same word line,

래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);(A) isolating the cross couple line at an input terminal and an output terminal of the pair of inverters connected to each other by a cross couple to form a latch shape;

상기 인버터의 출력단을 접지시키는 단계(b);(B) grounding the output terminal of the inverter;

상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(c);(C) applying a high voltage to the bit line to which the transfer transistor is connected;

상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(d); 및(D) applying a low voltage to a word line connected to the gate of the transfer transistor; And

상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(e)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.And (e) measuring off current flowing through the transfer transistor.

또한, 본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,In addition, the present invention, a pair of inverter consisting of two driving transistors and two load transistors connected in a latch form, and two connecting the output terminal of each inverter to the first bit line and the second bit line, respectively A method of testing an SRAM cell including transfer transistors, the gates of each transfer transistor connected to the same word line,

래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);(A) isolating the cross couple line at an input terminal and an output terminal of the pair of inverters connected to each other by a cross couple to form a latch shape;

상기 인버터의 출력단을 플로팅(floating)시키는 단계(b);(B) floating the output of the inverter;

상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(c); 및(C) applying a bias voltage to an input terminal of the inverter; And

상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.And (d) measuring off current flowing through a load transistor or a driving transistor of the inverter.

상기 방법에 있어서, 상기 단계(c)에서 바이어스 전압으로서 하이 전압을 인가하는 경우, 상기 단계(d)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.In the method, when the high voltage is applied as the bias voltage in the step (c), it is possible to measure the off current flowing through the drive transistor of the inverter in the step (d).

또한, 상기 방법에 있어서, 상기 단계(c)에서 바이어스 전압으로서 로우 전압을 인가하는 경우, 상기 단계(d)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.In the method, when the low voltage is applied as the bias voltage in step (c), the off current flowing through the load transistor of the inverter may be measured in step (d).

또한, 상기 방법에 있어서, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단을 서로 연결하는 단계(aa)를 더 포함할 수 있다.The method may further include aaa connecting the input terminals of each inverter to each other so that the same bias voltage may be simultaneously applied to each input terminal of the pair of inverters.

또한 본 발명은, 상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,The present invention also provides a method for testing an SRAM cell using the SRAM test cell.

상기 SRAM 테스트용 셀의 인버터의 출력단을 접지시키는 단계(a);(A) grounding an output terminal of the inverter of the SRAM test cell;

상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(b);(B) applying a high voltage to the bit line to which the transfer transistor is connected;

상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(c); 및(C) applying a low voltage to a word line connected to the gate of the transfer transistor; And

상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.And (d) measuring an off current flowing through the transfer transistor.

또한, 본 발명은, 상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,The present invention also provides a method for testing an SRAM cell using the SRAM test cell.

상기 SRAM 테스트용 셀의 인버터의 출력단을 플로팅시키는 단계(a);(A) floating an output terminal of the inverter of the SRAM test cell;

상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(b); 및(B) applying a bias voltage to an input terminal of the inverter; And

상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(c)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.And (c) measuring off current flowing through a load transistor or a driving transistor of the inverter.

상기 방법에 있어서, 상기 단계(b)에서 바이어스 전압으로서 하이 전압을 인가하는 경우, 상기 단계(c)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.In the method, when the high voltage is applied as the bias voltage in the step (b), it is possible to measure the off current flowing through the drive transistor of the inverter in the step (c).

또한, 상기 방법에 있어서, 상기 단계(b)에서 바이어스 전압으로서 로우 전압을 인가하는 경우, 상기 단계(c)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.In the method, when the low voltage is applied as the bias voltage in the step (b), the off current flowing through the load transistor of the inverter can be measured in the step (c).

또한, 본 발명은, 메모리 칩으로서 사용되는 SRAM 셀 어레이가 구비되어 있는 반도체 웨이퍼로서, 상기 SRAM 셀 어레이를 테스트할 수 있도록 추가로 상기 SRAM 테스트용 셀이 복수개 구비되어 있는 반도체 웨이퍼에 관한 것이다. 상기 웨이퍼 상에, 메모리 칩으로서 사용되는 SRAM 셀 어레이와는 별개로 전술한 바와 같은 SRAM 테스트용 셀을 복수개 제조하고, 상기 복수의 SRAM 테스트용 셀을 테스트함으로써, 동일 웨이퍼 상의 상기 SRAM 셀 어레이를 테스트할 수 있다.Moreover, this invention relates to the semiconductor wafer with which the SRAM cell array used as a memory chip is equipped, and further provided with the said semiconductor wafer in which several said SRAM test cells were provided so that the said SRAM cell array could be tested. On the wafer, the SRAM cell array on the same wafer is tested by manufacturing a plurality of SRAM test cells as described above separately from the SRAM cell array used as a memory chip and testing the plurality of SRAM test cells. can do.

상기 SRAM 테스트용 셀은, 정상적인 SRAM 셀을 제조하는 패턴에서 금속 및 접점의 패턴만을 변경함으로써 용이하게 제조할 수 있다.The SRAM test cell can be easily manufactured by changing only the pattern of the metal and the contact in the pattern for manufacturing a normal SRAM cell.

이하에서는, 도면을 참조하여 본 발명에 따른 SRAM 테스트용 셀 및 SRAM 테스트 방법의 예를 구체적으로 설명한다. 그러나, 본 발명이 하기 실시예에 의하여 제한되는 것은 아니다.Hereinafter, an example of an SRAM test cell and an SRAM test method according to the present invention will be described in detail with reference to the drawings. However, the present invention is not limited by the following examples.

도 2는 본 발명에 따른 제1형태의 SRAM 테스트용 셀의 회로도이다.2 is a circuit diagram of a cell for testing SRAMs of the first aspect according to the present invention.

상기 SRAM 테스트용 셀은 도 1과 같은 통상의 SRAM 셀에서 한 쌍의 인버터(200, 300)의 각각의 입력단(110, 120)과 출력단(90, 100)이 래치 형태를 이루기 위한 크로스 커플(70, 80)로 연결되어 있지 아니하다. 단지, 두 개의 구동 트랜지스터(T30, T50)와 두 개의 부하 트랜지스터(T20, T40)로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단(90, 100)을 제1비트라인(Bit) 및 제2비트라인()에 각각 연결하는 두 개의 전송 트랜지스터(T10, T60)를 포함하며, 상기 각각의 전송 트랜지스터(T10, T60)의 게이트는 동일 워드라인(WL)에 연결된다.The SRAM test cell includes a cross couple 70 in which the input terminals 110 and 120 and the output terminals 90 and 100 of the pair of inverters 200 and 300 are latched in the conventional SRAM cell as shown in FIG. 1. , 80). Only a pair of inverters consisting of two driving transistors T30 and T50 and two load transistors T20 and T40, and the output terminals 90 and 100 of the respective inverters may include a first bit line and a first bit line. 2-bit line Are respectively connected to the same word line (WL).

상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법은 다음과 같다.A method of testing an SRAM cell using the SRAM test cell is as follows.

먼저, 상기 SRAM 테스트용 셀의 인버터의 출력단(90, 100)과 전송 트랜지스터(T10, T60)가 연결되어 있는 접점을 접지시킨다. 이후, 상기 전송 트랜지스터(T10, T60)가 연결되어 있는 비트라인(Bit)에 하이 전압을 인가한다. 또한, 상기 전송 트랜지스터(T10, T60)의 게이트에 연결되어 있는 워드라인(WL)에 로우 전압을 인가한다. 이후, 상기 전송 트랜지스터(T10, T60)를 통하여 흐르는 오프 전류를 모니터링하여, SRAM 셀을 테스트한다. 도 3은 상기 도 2의 SRAM 테스트용 셀에서 전송 트랜지스터(T10)와의 연결 접점인 인버터의 출력단(90)을 접지시키고, 제1비트라인(Bit)에 하이 전압을 인가하며, 워드라인(WL)에는 로우 전압을 인가하여, 상기 전송 트랜지스터(T10)의 오프 전류를 측정하는 회로 구성도를 도시한 것이다.First, a contact between the output terminals 90 and 100 of the inverter of the SRAM test cell and the transfer transistors T10 and T60 is grounded. Thereafter, a high voltage is applied to the bit line Bit to which the transfer transistors T10 and T60 are connected. In addition, a low voltage is applied to the word line WL connected to the gates of the transfer transistors T10 and T60. Thereafter, the off current flowing through the transfer transistors T10 and T60 is monitored to test the SRAM cell. FIG. 3 grounds the output terminal 90 of the inverter, which is a connection contact with the transfer transistor T10, and applies a high voltage to the first bit line Bit in the SRAM test cell of FIG. Illustrates a circuit configuration of measuring an off current of the transfer transistor T10 by applying a low voltage.

도 4는 본 발명에 따른 제2형태의 SRAM 테스트용 셀의 회로도이다. 상기 SRAM 테스트용 셀은, 도 2에 도시한 SRAM 테스트용 셀에서, 상기 한 쌍의 인버터의 각각의 입력단(110, 120)에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단(110, 120)이 서로 연결되어 있다.4 is a circuit diagram of a cell for SRAM testing of a second aspect according to the present invention. The SRAM test cell may be configured such that the same bias voltage is simultaneously applied to each of the input terminals 110 and 120 of the pair of inverters in the SRAM test cell illustrated in FIG. 2. 110 and 120 are connected to each other.

상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법은 다음과 같다.A method of testing an SRAM cell using the SRAM test cell is as follows.

먼저, 상기 SRAM 테스트용 셀의 인버터의 출력단(90, 100)을 플로팅시킨다. 즉, 워드라인(WL) 및 비트라인(Bit, )을 플로팅시킨다. 이후, 상기 인버터의 입력단(110, 120)에 바이어스 전압을 인가한다. 이후, 상기 인버터의 부하 트랜지스터(T20, T40) 또는 구동 트랜지스터(T30, T50)를 통하여 흐르는 오프 전류를 모니터링하여 SRAM 셀을 테스트한다.First, the output terminals 90 and 100 of the inverter of the SRAM test cell are floated. That is, the word line WL and the bit line Bit, )). Thereafter, a bias voltage is applied to the input terminals 110 and 120 of the inverter. Thereafter, the SRAM cell is tested by monitoring the off current flowing through the load transistors T20 and T40 or the driving transistors T30 and T50 of the inverter.

도 5에 도시되어 있는 바와 같이, 상기 인버터의 입력단(110, 120)에 인가하는 바이어스 전압으로서 하이 전압을 인가하는 경우, 부하 트랜지스터(T20, T40)는 온되고, 구동 트랜지스터(T30, T50)는 오프된다. 따라서, 상기 구동 트랜지스터(T30, T50)를 통하여 흐르는 오프 전류를 측정할 수 있다.As shown in FIG. 5, when a high voltage is applied as a bias voltage applied to the input terminals 110 and 120 of the inverter, the load transistors T20 and T40 are turned on and the driving transistors T30 and T50 are turned on. Is off. Therefore, the off current flowing through the driving transistors T30 and T50 can be measured.

또한, 도 6에 도시되어 있는 바와 같이, 상기 인버터의 입력단(110, 120)에 인가하는 바이어스 전압으로서 로우 전압을 인가하는 경우, 부하 트랜지스터(T20, T40)는 오프되고, 구동 트랜지스터(T30, T50)는 온된다. 따라서, 상기 부하 트랜지스터(T20, T40)를 통하여 흐르는 오프 전류를 측정할 수 있다.In addition, as shown in FIG. 6, when a low voltage is applied as a bias voltage applied to the input terminals 110 and 120 of the inverter, the load transistors T20 and T40 are turned off and the driving transistors T30 and T50. ) Is on. Therefore, the off current flowing through the load transistors T20 and T40 can be measured.

전술한 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자가 자명한 범위내에서 여러 가지 대안, 수정 및 변경하여 실시할 수 있다.The above-described embodiments of the present invention are not limited to the above-described embodiments, and various alternatives, modifications, and changes can be made without departing from the scope of the present invention.

본 발명에 따른 SRAM 테스트용 셀은, 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니한, 변형된 형태의 SRAM 셀이다.The SRAM test cell according to the present invention is a modified SRAM cell in which each input terminal and output terminal of a pair of inverters are not cross-coupled with each other.

상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM 테스트를 용이하게 수행할 수 있다. 또한, 상기 SRAM 테스트용 셀을 SRAM 셀이 제조되는 웨이퍼 (또는 칩)의 소정 부분에 함께 제조함으로써, 상기 SRAM 셀의 성능을 용이하게 테스트할 수 있다.By using the SRAM test cell, the SRAM test can be easily performed by measuring the off current of each transistor of the SRAM, for example, a load transistor, a driving transistor, a transfer transistor, and the like. In addition, by manufacturing the SRAM test cell together in a predetermined portion of the wafer (or chip) in which the SRAM cell is manufactured, the performance of the SRAM cell can be easily tested.

또한, 본 발명에 따르면, 반도체 웨이퍼 상에 메모리 칩으로서 사용되는 SRAM 셀 어레이와는 별개로 예를 들어, 수백 내지 수천 개의 SRAM 테스트용 셀을 제조하고, 상기 복수의 SRAM 테스트용 셀을 테스트함으로써, 동일 웨이퍼 상의 상기 SRAM 셀 어레이를 테스트할 수 있다. 이와 같이 복수의 셀 어레이를 테스트할 수 있기 때문에, 하나의 셀 만을 테스트할 때보다 더욱 신뢰할만한 테스트를 수행할 수 있다.Further, according to the present invention, for example, by fabricating hundreds to thousands of SRAM test cells separately from an SRAM cell array used as a memory chip on a semiconductor wafer, and testing the plurality of SRAM test cells, The SRAM cell array on the same wafer can be tested. As a result, a plurality of cell arrays can be tested, so that a more reliable test can be performed than when only one cell is tested.

특히, 메모리 셀 제조 시 패턴의 밀도 차이에 따른 공정 현상의 차이가 존재하여, 패턴의 내부 중앙과 외각 영역의 공정 현상의 차이가 발생할 수 있으나, 복수의 테스트용 셀을 이용하여 오프 전류를 모니터링할 수 있다. 오프 전류를 모니터링하는 것이므로, 수 천개의 SRAM 셀에 대해서도 모니터링이 가능하고, 지수단위로 데이터를 관리할 수 있다.In particular, there may be a difference in process phenomena due to a difference in density of patterns when fabricating a memory cell, and thus a difference in process phenomena may occur in an inner center and an outer region of the pattern. Can be. By monitoring off current, thousands of SRAM cells can be monitored and data can be managed in exponential units.

도 1은 SRAM 셀의 회로도.1 is a circuit diagram of an SRAM cell.

도 2는 본 발명에 따른 제1형태의 SRAM 테스트용 셀의 회로도.2 is a circuit diagram of a cell for SRAM testing of a first aspect according to the present invention;

도 3은 상기 도 2의 SRAM 테스트용 셀에서 전송 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도.3 is a circuit diagram for measuring an off current of a transfer transistor in the SRAM test cell of FIG. 2.

도 4는 본 발명에 따른 제2형태의 SRAM 테스트용 셀의 회로도4 is a circuit diagram of a cell for SRAM testing of a second form according to the present invention;

도 5는 상기 도 4의 SRAM 테스트용 셀에서 구동 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도.FIG. 5 is a circuit diagram for measuring an off current of a driving transistor in the SRAM test cell of FIG. 4. FIG.

도 6은 상기 도 4의 SRAM 테스트용 셀에서 부하 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도.6 is a circuit diagram for measuring off current of a load transistor in the SRAM test cell of FIG. 4.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

T10, T60 : 전송 트랜지스터 T20, T40 : 부하 트랜지스터T10, T60: transfer transistor T20, T40: load transistor

T30, T50 : 구동 트랜지스터 200 : 제1인버터T30, T50: driving transistor 200: first inverter

90 : 제1인버터의 출력단 110 : 제1인버터의 입력단90: output terminal of the first inverter 110: input terminal of the first inverter

300 : 제2인버터 100 : 제2인버터의 출력단300: second inverter 100: output terminal of the second inverter

120 : 제2인버터의 입력단 Bit : 제1비트라인120: input terminal of the second inverter Bit: first bit line

: 제2비트라인 WL : 워드라인 : Second bit line WL: word line

Claims (12)

두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀에 있어서,A pair of inverters consisting of two driving transistors and two load transistors and connected in a latch form, and two transfer transistors respectively connecting the output terminals of the respective inverters to the first bit line and the second bit line, In the SRAM test cell for testing the SRAM cell connected to the same word line, the gate of each transfer transistor, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있되,A pair of inverters comprising two driving transistors and two load transistors, and two transfer transistors respectively connecting the output terminals of the respective inverters to the first bit line and the second bit line, wherein each transfer transistor The gate of is connected to the same word line, 상기 한 쌍의 인버터의 각각의 입력단과 출력단은 래치 형태를 이루기 위한 크로스 커플로 연결되어 있지 아니한 것을 특징으로 하는 SRAM 테스트용 셀.And each input terminal and output terminal of the pair of inverters are not connected by a cross couple to form a latch. 제 1 항에 있어서, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단이 서로 연결되어 있는 것을 특징으로 하는 SRAM 테스트용 셀.2. The SRAM test cell of claim 1, wherein the input terminals of the respective inverters are connected to each other so that the same bias voltage can be simultaneously applied to each input terminal of the pair of inverters. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,A pair of inverters consisting of two driving transistors and two load transistors and connected in a latch form, and two transfer transistors respectively connecting the output terminals of the respective inverters to the first bit line and the second bit line, The gate of each transfer transistor is a method for testing an SRAM cell connected to the same word line, 래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);(A) isolating the cross couple line at an input terminal and an output terminal of the pair of inverters connected to each other by a cross couple to form a latch shape; 상기 인버터의 출력단을 접지시키는 단계(b);(B) grounding the output terminal of the inverter; 상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(c);(C) applying a high voltage to the bit line to which the transfer transistor is connected; 상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(d); 및(D) applying a low voltage to a word line connected to the gate of the transfer transistor; And 상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(e)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.Measuring (e) an off current flowing through said transfer transistor. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,A pair of inverters consisting of two driving transistors and two load transistors and connected in a latch form, and two transfer transistors respectively connecting the output terminals of the respective inverters to the first bit line and the second bit line, The gate of each transfer transistor is a method for testing an SRAM cell connected to the same word line, 래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);(A) isolating the cross couple line at an input terminal and an output terminal of the pair of inverters connected to each other by a cross couple to form a latch shape; 상기 인버터의 출력단을 플로팅(floating)시키는 단계(b);(B) floating the output of the inverter; 상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(c); 및(C) applying a bias voltage to an input terminal of the inverter; And 상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And (d) measuring off current flowing through the load transistor or the drive transistor of the inverter. 제 4 항에 있어서,The method of claim 4, wherein 상기 단계(c)에서 바이어스 전압으로서 하이 전압을 인가하고,In step (c), a high voltage is applied as a bias voltage, 상기 단계(d)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And measuring the off current flowing through the drive transistor of the inverter in the step (d). 제 4 항에 있어서,The method of claim 4, wherein 상기 단계(c)에서 바이어스 전압으로서 로우 전압을 인가하고,In step (c), a low voltage is applied as a bias voltage, 상기 단계(d)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And measuring the off current flowing through the load transistor of the inverter in the step (d). 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,The method according to any one of claims 4 to 6, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단을 서로 연결하는 단계(aa)를 더 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And coupling (aa) the input terminals of each inverter to each other so that the same bias voltage can be simultaneously applied to each input terminal of the pair of inverters. 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,A method of testing an SRAM cell using the SRAM test cell according to claim 1, wherein 상기 SRAM 테스트용 셀의 인버터의 출력단을 접지시키는 단계(a);(A) grounding an output terminal of the inverter of the SRAM test cell; 상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(b);(B) applying a high voltage to the bit line to which the transfer transistor is connected; 상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(c); 및(C) applying a low voltage to a word line connected to the gate of the transfer transistor; And 상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And (d) measuring an off current flowing through the transfer transistor. 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,A method of testing an SRAM cell using the SRAM test cell according to claim 1, wherein 상기 SRAM 테스트용 셀의 인버터의 출력단을 플로팅시키는 단계(a);(A) floating an output terminal of the inverter of the SRAM test cell; 상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(b); 및(B) applying a bias voltage to an input terminal of the inverter; And 상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(c)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And (c) measuring off current flowing through the load transistor or the drive transistor of the inverter. 제 9 항에 있어서,The method of claim 9, 상기 단계(b)에서 바이어스 전압으로서 하이 전압을 인가하고,In step (b), a high voltage is applied as a bias voltage, 상기 단계(c)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And measuring off current flowing through the drive transistor of the inverter in the step (c). 제 9 항에 있어서,The method of claim 9, 상기 단계(b)에서 바이어스 전압으로서 로우 전압을 인가하고,In step (b), a low voltage is applied as a bias voltage, 상기 단계(c)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.And measuring the off current flowing through the load transistor of the inverter in the step (c). 메모리 칩으로서 사용되는 SRAM 셀 어레이가 구비되어 있는 반도체 웨이퍼에 있어서, 상기 SRAM 셀 어레이를 테스트할 수 있도록 상기 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀이 복수개 구비되어 있는 것을 특징으로 하는 반도체 웨이퍼.A semiconductor wafer having an SRAM cell array used as a memory chip, the semiconductor wafer comprising a plurality of SRAM test cells according to claim 1 or 2 so as to test the SRAM cell array. wafer.
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