KR20040067625A

KR20040067625A - Flip chip semiconductor package

Info

Publication number: KR20040067625A
Application number: KR1020030004838A
Authority: KR
Inventors: 조철내; 박세철
Original assignee: 삼성테크윈 주식회사
Priority date: 2003-01-24
Filing date: 2003-01-24
Publication date: 2004-07-30

Abstract

본 발명에 따르면, 본 발명에 따르면, 반도체 칩 다이; 상기 반도체 칩 다이의 저면에 형성된 귀금속 재료의 범프; 상기 범프에 대하여 일 단부가 접합되는 것으로서, 금속 재료의 상부의 전면에 니켈, 팔라듐 및, 금합금 도금층이 차례로 적층 형성된 리이드 프레임; 및, 상기 반도체 칩 다이와 리이드 프레임을 감싸는 엔캡슐레이션;을 구비하는 플립칩 반도체 팩키지가 제공된다.According to the invention, according to the invention, a semiconductor chip die; A bump of a noble metal material formed on a bottom surface of the semiconductor chip die; A lead frame having one end joined to the bump and having a nickel, palladium, and gold alloy plating layer sequentially stacked on the entire surface of the upper portion of the metal material; And an encapsulation surrounding the semiconductor chip die and the lead frame.

Description

Flip chip semiconductor package

본 발명은 플립칩 반도체 팩키지에 관한 것으로서, 보다 상세하게는 범프와리이드 프레임의 접합면에 개선된 도금층을 구비한 플립칩 반도체 팩키지 및, 그것의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip chip semiconductor package, and more particularly, to a flip chip semiconductor package having an improved plating layer on a junction surface of a bump and lead frame, and a manufacturing method thereof.

통상적으로 반도체 팩키지의 발전 추세는 팩키지의 크기를 가급적 감소시키면서도 작동의 신뢰성이 보장될 수 있는 방향으로 나아가고 있다. 따라서 현재 가장 널리 사용되는 리드 프레임의 표면 실장형으로부터 초소형의 칩 스케일 반도체 팩키지(chip scale semiconductor package)로 발전하고 있으며, 궁극적으로는 플립칩 반도체 팩키지를 지향하고 있다. 플립칩 팩키지는 종래 기술의 반도체 팩키지에서 반도체 칩과 리이드 프레임을 골드 와이어로 연결하는 와이어 본딩 기술 대신에, 다이의 전극과 리이드 프레임을 범프(bump)로 연결함으로써 이루어지는 반도체 팩키지이다. 플립칩 패키지의 열적 성능은 기존의 와이어 본딩에 의해 형성된 반도체 팩키지에 비해서 탁월하며 소비 전력등의 관점에서도 유리하기 때문에 최근에 각광을 받고 있다.In general, the development trend of the semiconductor package is moving toward the direction that can ensure the reliability of operation while reducing the size of the package as much as possible. Therefore, the current development of the most widely used lead frame from the surface mount type to a very small chip scale semiconductor package (chip scale semiconductor package), and ultimately to the flip chip semiconductor package. The flip chip package is a semiconductor package formed by bumping an electrode and a lead frame of a die, instead of a wire bonding technique of connecting a semiconductor chip and a lead frame with a gold wire in a conventional semiconductor package. The thermal performance of flip chip packages has been in the spotlight recently because they are superior to semiconductor packages formed by wire bonding and are advantageous in terms of power consumption.

도 1 에 도시된 것은 통상적인 플립칩 반도체 팩키지에 대한 개략적인 단면도이다.1 is a schematic cross sectional view of a conventional flip chip semiconductor package.

도면을 참조하면, 플립칩 반도체 팩키지는 반도체 칩 다이(11)와, 상기 반도체 칩 다이(11)의 전극과 외부 회로를 연결해주는 리이드 프레임(12)을 구비하며, 상기 반도체 칩 다이(11)와 리이드 프레임(12)은 엔캡슐레이션(15)에 의해서 감싸여져 있다. 반도체 칩 다이(11)의 저면에 형성된 전극과 리이드 프레임(12)은 전극에 접합된 범프(13)를 통해서 리이드 프레임(12)의 일 단부에 접합된다. 범프(13)는 솔더볼(14)을 통해서 리이드 프레임(12)의 일 단부에 접합된다. 리이드프레임(12)의 다른 단부는 엔캡슐레이션(15)의 외부로 연장된다.Referring to the drawings, the flip chip semiconductor package includes a semiconductor chip die 11, a lead frame 12 connecting the electrodes of the semiconductor chip die 11 to an external circuit, and the semiconductor chip die 11. The lead frame 12 is enclosed by the encapsulation 15. The electrode formed on the bottom surface of the semiconductor chip die 11 and the lead frame 12 are bonded to one end of the lead frame 12 through the bump 13 bonded to the electrode. The bump 13 is bonded to one end of the lead frame 12 through the solder ball 14. The other end of the leadframe 12 extends out of the encapsulation 15.

도 2 에 도시된 것은 도 1 에 도시된 반도체 칩 다이, 범프 및, 리이드 프레임의 일부를 확대하여 도시한 것이다.2 is an enlarged view of a portion of the semiconductor chip die, bumps, and lead frames shown in FIG. 1.

도면을 참조하면, 반도체 칩 다이(11)의 저면에는 범프(13)가 형성되고, 리이드 프레임(12)에는 은 도금층(12a)이 부분 도금으로서 형성된다. 또한 범프(13)와 은 도금층(12a) 사이에 솔더 볼(14)과 솔더 볼 페이스트(17)가 개재됨으로써 접합이 이루어진다. 범프(13)는 통상적으로 솔더나 또는 금 재료를 이용하고, 그에 대응하는 리이드 프레임(12)의 단부는 은 도금층(14)이 부분 도금으로서 형성되어 있다.Referring to the drawings, bumps 13 are formed on the bottom surface of the semiconductor chip die 11, and silver plating layers 12a are formed on the lead frames 12 as partial plating. In addition, the solder ball 14 and the solder ball paste 17 are interposed between the bump 13 and the silver plating layer 12a to form a junction. The bump 13 is usually made of solder or a gold material, and the silver plated layer 14 is formed as a partial plating at the end of the lead frame 12 corresponding thereto.

도 1 및, 도 2 를 참조하여 설명된 플립칩 반도체 팩키지에서는 범프(13)와 리이드 프레임(12)의 은 도금층 사이에 솔더볼(14)과 솔더볼 페이스트(17)가 개재됨으로써 전기적인 저항이 상대적으로 크다는 문제점이 있다. 즉, 구리 재료로 형성된 리이드 프레임(12)상의 부분 도금인 은 도금층과, 솔더볼(14) 및, 솔더볼 페이스트(17) 사이에 전기 저항이 커서 신호 전달에 있어 노이즈가 발생하는 경향이 있는 것이다.In the flip chip semiconductor package described with reference to FIGS. 1 and 2, the solder ball 14 and the solder ball paste 17 are interposed between the bump 13 and the silver plating layer of the lead frame 12 so that electrical resistance is relatively high. There is a problem that large. That is, the electrical resistance is large between the silver plating layer which is the partial plating on the lead frame 12 formed of the copper material, the solder ball 14, and the solder ball paste 17, and noise tends to occur in signal transmission.

한편, 도 3 에 도시된 것은 다수의 반도체 칩 다이와 다수의 리이드 프레임이 접합되는 부분적인 단면을 도시한 것이다.3 illustrates a partial cross section in which a plurality of semiconductor chip dies and a plurality of lead frames are joined.

도면을 참조하면, 범프(13)와 리이드 프레임(12)을 접합하는 과정중에 솔더 페이스트(17)가 유동하여서 리이드 프레임(12)의 리이드 측면을 덮게 된다. 이처럼 리이드 프레임(12)의 리이드 측면으로 유동한 솔더 페이스트(17a)는 근접한 다른리이드에 대하여 전기적으로 쇼트를 발생시키는 원인이 된다는 문제점이 있다.Referring to the drawings, during the process of bonding the bump 13 and the lead frame 12, the solder paste 17 flows to cover the lead side of the lead frame 12. As such, the solder paste 17a that flows to the lead side of the lead frame 12 has a problem of causing an electrical short to other adjacent leads.

본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 개선된 플립칩 반도체 팩키지를 제공하는 것이다.The present invention has been made to solve the above problems, the object of the present invention is to provide an improved flip chip semiconductor package.

본 발명의 다른 목적은 개선된 도금층을 구비한 플립칩 반도체 팩키지를 제공하는 것이다.Another object of the present invention is to provide a flip chip semiconductor package with an improved plating layer.

도 1은 통상적인 플립칩 반도체 팩키지에 대한 개략적인 단면도.1 is a schematic cross-sectional view of a conventional flip chip semiconductor package.

도 2는 도 1 에 도시된 플립칩 반도체 팩키지의 일부에 대한 단면도.FIG. 2 is a cross-sectional view of a portion of the flip chip semiconductor package shown in FIG. 1. FIG.

도 3은 플립칩 반도체 칩과 리이드 프레임이 접합된 것을 나타낸 일부 확대 단면도.3 is a partially enlarged cross-sectional view illustrating a flip chip semiconductor chip and a lead frame bonded to each other;

도 4는 본 발명에 따른 플립칩 반도체 팩키지에 대한 개략적인 단면도.4 is a schematic cross-sectional view of a flip chip semiconductor package according to the present invention.

도 5 는 도 4 에 도시된 플립칩 반도체 팩키지의 일부에 대한 개략적인 확대 단면도.FIG. 5 is a schematic enlarged cross-sectional view of a portion of the flip chip semiconductor package shown in FIG. 4. FIG.

< 도면의 주요 부호에 대한 간단한 설명 ><Brief Description of Major Codes in Drawings>

11.21. 반도체 칩 다이 12.22. 리이드 프레임11.21. Semiconductor Chip Dies 12.22. Lead frame

13.23. 범프 15.25. 엔캡슐레이션13.23. Bump 15.25. Encapsulation

22a. 베이스 22b. 니켈층22a. Base 22b. Nickel layer

22c. 팔라듐층 22d. 금 또는 은 도금층22c. Palladium layer 22d. Gold or silver plating layer

상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 칩 다이; 상기 반도체 칩 다이의 저면에 형성된 귀금속 재료의 범프; 상기 범프에 대하여 일 단부가 접합되는 것으로서, 금속 재료의 상부의 전면에 니켈, 팔라듐 및, 금합금 도금층이 차례로 적층 형성된 리이드 프레임; 및, 상기 반도체 칩 다이와 리이드 프레임을 감싸는 엔캡슐레이션;을 구비하는 플립칩 반도체 팩키지가 제공된다.In order to achieve the above object, according to the present invention, a semiconductor chip die; A bump of a noble metal material formed on a bottom surface of the semiconductor chip die; A lead frame having one end joined to the bump and having a nickel, palladium, and gold alloy plating layer sequentially stacked on the entire surface of the upper portion of the metal material; And an encapsulation surrounding the semiconductor chip die and the lead frame.

본 발명의 일 특징에 따르면, 상기 리이드 프레임의 금합금 도금층은 금과 은의 합금으로 되어 있다.According to one feature of the invention, the gold alloy plating layer of the lead frame is an alloy of gold and silver.

본 발명의 다른 특징에 따르면, 상기 귀금속 재료의 범프는 금으로 이루어진다.According to another feature of the invention, the bump of the noble metal material is made of gold.

본 발명의 다른 특징에 따르면, 상기 귀금속 재료의 범프는 니켈과, 상기 니켈의 표면에 형성된 금 도금층으로 이루어진다.According to another feature of the invention, the bump of the noble metal material is made of nickel and a gold plating layer formed on the surface of the nickel.

본 발명의 다른 특징에 따르면, 상기 리이드 프레임의 금속 재료는 구리, 구리 합금 또는 철 합금들중 하나이다.According to another feature of the invention, the metal material of the lead frame is one of copper, copper alloy or iron alloys.

이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.Hereinafter, with reference to an embodiment shown in the accompanying drawings the present invention will be described in more detail.

도 4 에 도시된 것은 본 발명에 따른 플립칩 반도체 팩키지의 일 실시예에 대한 개략적인 단면도이다.4 is a schematic cross-sectional view of one embodiment of a flip chip semiconductor package according to the present invention.

도면을 참조하면, 플립칩 반도체 팩키지는 반도체 칩 다이(21)와, 상기 반도체 칩 다이(21)의 저면의 전극에 형성된 범프(23)와, 상기 범프(23)에 대하여 일 단부가 접합된 리이드 프레임(22)과, 상기 반도체 칩 다이(21) 및, 리이드 프레임(22)을 감싸는 엔캡슐레이션(25)을 구비한다. 리이드 프레임(22)의 일 단부는 반도체 칩 다이(21)의 전극에 접합되는 반면에 다른 단부는 엔캡슐레이션(25)의 외부로 연장됨으로써 외부 회로와 연결될 수 있다.Referring to the drawings, a flip chip semiconductor package includes a semiconductor chip die 21, a bump 23 formed on an electrode on a bottom surface of the semiconductor chip die 21, and a lead having one end joined to the bump 23. A frame 22, the semiconductor chip die 21, and an encapsulation 25 surrounding the lead frame 22 are provided. One end of the lead frame 22 may be joined to an electrode of the semiconductor chip die 21 while the other end may extend out of the encapsulation 25 to be connected to an external circuit.

본 발명의 특징에 따르면, 상기 범프(23)는 적어도 그 표면이 귀금속 재료로 형성된다. 또한 상기 리이드 프레임(22)은 구리, 구리 합금 또는 철 합금과 같은 금속 재료를 베이스 재료로 하여 그 표면에 니켈, 팔라듐 및, 금합금 도금층이 차례로 적층하여 형성된다.According to a feature of the invention, the bump 23 is formed at least on its surface from a noble metal material. The lead frame 22 is formed by sequentially laminating nickel, palladium, and a gold alloy plating layer on a surface of a metal material such as copper, a copper alloy, or an iron alloy as a base material.

즉, 범프(23)는 금 또는 니켈 재료에 대하여 결합력이 우수한 재료인 귀금속 재료를 사용하는 것이 바람직스러운데, 예를 들면 범프 전체를 금으로 제작하거나, 또는 니켈로 범프를 형성하고 그 표면에 금 도금층을 형성한 것일 수 있다. 니켈 재료의 표면에 형성된 금 도금층은 범프를 보호하는 역할을 한다.That is, it is preferable to use the precious metal material which is the material excellent in the bonding force with respect to a gold or nickel material, for example, for the bump 23, The whole bump is made of gold, or bumps are formed with nickel, and the gold plating layer is formed on the surface. It may be formed. The gold plating layer formed on the surface of the nickel material serves to protect the bumps.

한편, 리이드 프레임의 금 합금 도금층은 금과 은의 합금으로 이루어진 것일 수 있다. 이와 같이 범프(23)의 귀금속 재료 및, 리이드 프레임의 금 합금 도금층으로 인해서 범프와 리이드 프레임의 접합력을 향상시킴과 더불어 전기 전도성을 향상시킬 수 있는 것이다.On the other hand, the gold alloy plating layer of the lead frame may be made of an alloy of gold and silver. Thus, due to the precious metal material of the bump 23 and the gold alloy plating layer of the lead frame, the bonding force between the bump and the lead frame can be improved and the electrical conductivity can be improved.

도 4 에 도시된 것은 본 발명에 따른 플립칩 반도체 팩키지의 일부에 대한 개략적인 단면도이다.4 is a schematic cross-sectional view of a portion of a flip chip semiconductor package according to the present invention.

도면을 참조하면, 플립칩(21)의 저면에는 금으로 형성된 범프이거나, 또는 니켈 재료상에 금 재료가 도금된 범프(23)가 접합되어 있다. 또한 리이드 프레임은 구리 재료, 또는 기타 여러가지 통상적인 재료의 베이스(22a) 상부 표면에 니켈층(22b), 팔라듐층(22c) 및, 금 합금(22d)의 도금층이 순차적으로 적층 형성된다. 범프(23)와 리이드 프레임의 금 합금 도금층 사이에는 솔더 볼이나 솔더 페이스트가 적용되지 않으며, 가열 접합에 의해서 접합이 이루어질 수 있다.Referring to the drawing, bumps 23 formed of gold or plated with gold material on a nickel material are bonded to the bottom of the flip chip 21. In addition, the lead frame is formed by sequentially laminating a nickel layer 22b, a palladium layer 22c, and a gold alloy 22d on a top surface of a base 22a of a copper material or various other conventional materials. There is no solder ball or solder paste applied between the bump 23 and the gold alloy plating layer of the lead frame, and the bonding may be performed by heat bonding.

본 발명에 따른 플립칩 반도체 팩키지 및, 그것의 제조 방법은 리이드 프레임상에 니켈, 팔라듐, 금합금 도금층을 적층 형성하고, 반도체 칩 다이의 저면에 금 또는 금이 표면에 도금된 니켈 재료의 범프를 구비하여 가열 접합시킴으로써 리이드 프레임과 범프 사이의 접합력이 향상된다는 장점이 있다. 또한 범프와 리이드 프레임 사이에서 전기적인 전도성이 향상될 수 있으며 리이드 프레임과 범프를 상호 접합시킬때 쇼트가 발생될 가능성도 회피될 수 있다.A flip chip semiconductor package and a method for manufacturing the same according to the present invention are formed by laminating a nickel, palladium, gold alloy plating layer on a lead frame, and a bump of a nickel material plated with gold or gold on the bottom surface of the semiconductor chip die. By heat bonding, there is an advantage in that the bonding force between the lead frame and the bump is improved. In addition, the electrical conductivity between the bump and the lead frame may be improved, and the possibility of a short may occur when the lead frame and the bump are bonded to each other.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is only illustrative, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

Claims

Semiconductor chip dies;

A bump of a noble metal material formed on a bottom surface of the semiconductor chip die;

A lead frame having one end joined to the bump and having a nickel, palladium, and gold alloy plating layer sequentially stacked on the entire surface of the upper portion of the metal material; And,

And encapsulation surrounding the semiconductor chip die and the lead frame.

The method of claim 1,

The gold alloy plating layer of the lead frame is a flip chip semiconductor package, characterized in that the alloy of gold and silver.

The method of claim 1,

The bump of the noble metal material is a flip chip semiconductor package, characterized in that made of gold.

The method of claim 1,

The bump of the noble metal material comprises nickel and a gold plating layer formed on the surface of the nickel.

The method of claim 2,

The method of claim 1,

And the metal material of the lead frame is one of copper, copper alloy or iron alloys.