[go: up one dir, main page]

KR20040059764A - Semiconductor Memory Device having a plurality of core voltage source - Google Patents

Semiconductor Memory Device having a plurality of core voltage source Download PDF

Info

Publication number
KR20040059764A
KR20040059764A KR1020020086266A KR20020086266A KR20040059764A KR 20040059764 A KR20040059764 A KR 20040059764A KR 1020020086266 A KR1020020086266 A KR 1020020086266A KR 20020086266 A KR20020086266 A KR 20020086266A KR 20040059764 A KR20040059764 A KR 20040059764A
Authority
KR
South Korea
Prior art keywords
core
core voltage
voltage
sense amplifier
voltage generation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020020086266A
Other languages
Korean (ko)
Other versions
KR100878497B1 (en
Inventor
이근일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020086266A priority Critical patent/KR100878497B1/en
Publication of KR20040059764A publication Critical patent/KR20040059764A/en
Application granted granted Critical
Publication of KR100878497B1 publication Critical patent/KR100878497B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 복수개의 코아전원을 가지는 반도체메모리장치에 관한 것으로, 본 발명은 복수개의 코아전압을 발생하는 복수개 코아전압발생회로와, 상기 복수개의 코아전압을 멀티플렉싱하고 소정의 제어신호의 입력에 응답하여 동작하는 멀티플렉서와, 상기 멀티플렉서의 출력을 입력하여 센스앰프의 하이 동작전원을 공급하는 센스앰프 드라이버를 구비하여, 코아전압레벨에 기인한 결함도 감소시켜 수율을 증가시킬 수 있다.The present invention relates to a semiconductor memory device having a plurality of core power supplies. The present invention relates to a plurality of core voltage generation circuits for generating a plurality of core voltages, and to multiplexing the plurality of core voltages in response to input of a predetermined control signal. A multiplexer for operation and a sense amplifier driver for inputting the output of the multiplexer to supply a high operating power of the sense amplifier can also reduce the defects caused by the core voltage level to increase the yield.

Description

복수의 코아전원을 가지는 반도체메모리장치{Semiconductor Memory Device having a plurality of core voltage source}Semiconductor memory device having a plurality of core power sources

본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서서, 더욱 상세하게는 복수의 코아전원(core votage source)을 가지는 반도체메모리장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a plurality of core power sources.

디램(DRAM)은, 1개의 액세스트랜지스터(access transistor)와 1개의 스토리지캐패시터(storage capacitor) 구조로 이루어진 메모리셀(memory cell)에 데이터(data)를 저장하는 휘발성(volatile) 메모리소자이다.A DRAM is a volatile memory device that stores data in a memory cell including one access transistor and one storage capacitor.

현재 디램의 메모리셀에 데이터를 읽고 쓰기 위한 방법으로 적용되고 있는기술로서, 전원전압을 낮추어서 전력소모를 줄이고, 메모리셀내의 캐패시터의 신뢰성을 향상시키며, 안정적인 회로동작을 위하여 코아전압발생회로를 별도로 사용하고 있다.This technology is currently applied as a method for reading and writing data to memory cells of DRAM. It reduces power consumption by reducing power supply voltage, improves the reliability of capacitors in memory cells, and uses core voltage generator circuits for stable circuit operation. Doing.

즉, 디램(DRAM)의 경우에 있어서 사용되는 동작 전원전압은 칩의 주변회로(peripheral circuit)용 전원전압과 메모리셀어레이(memory cell array) 즉, 코아영역에 사용하는 코아용 전원전압을 별도로 사용하게 된다. 이러한 이유로는, 상대적으로 타이트한 디자인룰(design rule)에 의해 디자인되는 코아영역에 있는 메모리셀들의 경우 예컨대 노이즈(noise)발생 등의 요인에 대해 주변회로보다 더 민감하게 반응하기 때문에 이들을 보호하기 위함이고, 또한 데이터(data)의 입/출력(input/output)에 사용되는 전원전압의 경우에는 높은 구동력을 보장하기 위해 코아영역에 사용되는 전원전압보다 전압레벨을 더 높게 가져가는 등의 이유에서이다.In other words, the operating power supply voltage used in the case of DRAM uses a separate supply voltage for the peripheral circuit of the chip and a memory cell array, that is, a core supply voltage for the core region. Done. The reason for this is to protect memory cells in the core region designed by a relatively tight design rule because they are more sensitive than the surrounding circuits to factors such as noise, for example. In addition, in the case of a power supply voltage used for input / output of data, the voltage level is higher than a power supply voltage used in the core region to ensure a high driving force.

이와 관련하여 도 1은 코아영역을 이루는 주요 구성요소로서, 셀 데이터 센싱에 관련된 비트라인센싱회로(bitline sensing circuit) 및 메모리셀에 대한 간략한 구성을 나타낸 회로도이다. 그 구성은, 워드라인 WL에 의해 선택되는 메모리셀 MC1,MC2와, 메모리셀 MC1, MC2의 데이터가 실리는 비트라인 BL, /BL과, 비트라인 BL, /BL에 실리는 데이터를 증폭하기 위한 센스앰프 SA1, SA2와, 컬럼선택신호 column sel.0의 입력에 응답하여 비트라인 BL, /BL과 입출력라인 IO, /IO를 연결하기 위한 컬럼선택게이트 N3, N4로 이루어진다.In this regard, FIG. 1 is a circuit diagram illustrating a simple configuration of a bitline sensing circuit and a memory cell related to cell data sensing as main components of a core region. The configuration is for amplifying the data loaded on the memory cells MC1 and MC2 selected by the word line WL, the bit lines BL and / BL on which the data of the memory cells MC1 and MC2 are loaded, and the bit lines BL and / BL. And the column select gates N3 and N4 for connecting the bit lines BL and / BL to the input and output lines IO and / IO in response to the input of the sense amplifiers SA1 and SA2 and the column select signal column sel.0.

도 1의 구성상의 특징을 살펴보면, 종래의 셀 동작전압은,외부전원전압(external VDD)보다 전위가 낮은 코아전원전압 Vcore를 이용함에 의해, 비트라인 및 셀 캐패시터에 저장되는 전압을 낮추어서 메모리셀을 효율적으로 동작시킨다.Referring to the configuration of FIG. 1, the conventional cell operating voltage is lowered by the voltage stored in the bit line and the cell capacitor by using the core power supply voltage Vcore having a lower potential than the external power supply voltage external VDD. Operate efficiently

도 1의 구성에서 코아전압 Vcore는 센스앰프 SA2의 하이(high)동작전원으로 공급되는데, 풀업용 센스앰프드라이버 PU를 통해 공급된다. 그리고 이 코아전압 Vcore가 메모리셀의 하이(high) 데이터로서 저장되는 것이다.In the configuration of FIG. 1, the core voltage Vcore is supplied to the high operating power of the sense amplifier SA2, and is supplied through the pull-up sense amplifier driver PU. The core voltage Vcore is stored as high data of the memory cell.

그러나 이와 같은 방법은. 공정/전압/온도를 나타내는 PVT(Process/Voltage/ Temperatre) 변화에 의해 비정상적으로 코아전압이 낮아짐으로 인하여, AC파라미터(AC parameter)를 나쁘게 하고, 셀 결함(cell fail)의 주요한 원인으로 작용하기 때문에, 결과적으로 수율(yield)을 감소시키게 된다. 또한 셀데이타에 대한 안정적인 리드/라이트(read/write)에 대한 신뢰성이 떨어지고 동작특성이 저하되는 문제점이 있어 왔다.But the same way. Because the core voltage is abnormally lowered by PVT (Process / Voltage / Temperatre) indicating process / voltage / temperature, it makes AC parameter bad and acts as a major cause of cell fail. As a result, yield is reduced. In addition, there is a problem that the reliability of the stable read / write (cell / read) for the cell data is deteriorated and the operating characteristics are deteriorated.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 전압 및 온도 그리고 공정변화에 대해 안정된 코아전압을 공급하도록 하는 반도체메모리장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor memory device for supplying a stable core voltage against voltage, temperature, and process change.

본 발명의 다른 목적은 셀데이타에 대한 안정적인 리드/라이트에 대한 신뢰성 및 동작특성을 향상시키도록 안정된 코아전압을 공급하도록 하는 반도체메모리장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device for supplying a stable core voltage to improve reliability and operation characteristics of stable read / write for cell data.

도 1은 단일 코아전원을 가지는 종래의 비트라인 센싱회로도,1 is a conventional bit line sensing circuit diagram having a single core power supply;

도 2는 본 발명에 의한 복수의 코아전원을 가지는 비트라인 센싱회로도,2 is a bit line sensing circuit diagram having a plurality of core power supplies according to the present invention;

도 3은 본 발명에 의한 복수의 코아전원의 발생과정을 나타내는 블럭구성도.3 is a block diagram showing a generation process of a plurality of core power supplies according to the present invention.

상기와 같은 목적을 달성하기 위한 본 발명은, 반도체메모리장치에 있어서,The present invention for achieving the above object, in the semiconductor memory device,

복수개의 코아전압을 발생하는 복수개 코아전압발생회로와, 상기 복수개의 코아전압을 멀티플렉싱하고 소정의 제어신호의 입력에 응답하여 동작하는 멀티플렉서와, 상기 멀티플렉서의 출력을 입력하여 센스앰프의 하이 동작전원을 공급하는 센스앰프 드라이버를 구비함을 특징으로 한다.A plurality of core voltage generation circuits for generating a plurality of core voltages, a multiplexer for multiplexing the plurality of core voltages and operating in response to input of a predetermined control signal, and an output of the multiplexer to input a high operating power source of the sense amplifier. And a sense amplifier driver to be supplied.

바람직하게 상기 복수개 코아전압발생회로는, 레퍼런스전압발생수단과, 상기 레퍼런스전압발생수단에 연결된 제1코아전압발생수단과, 상기 레퍼런스전압발생수단에 연결된 제2코아전압발생수단과, 상기 제1코아전압발생수단의 출력신호를 입력하여 상기 멀티플렉서로 제1코아전압을 출력하는 제1코아전압비교수단과, 상기 제2코아전압발생수단의 출력신호를 입력하여 상기 멀티플렉서로 제2코아전압을 출력하는 제2코아전압비교수단을 포함하여 이루어짐을 특징으로 한다.Preferably, the plurality of core voltage generating circuits include: a reference voltage generating means, a first core voltage generating means connected to the reference voltage generating means, a second core voltage generating means connected to the reference voltage generating means, and the first core. A first core voltage comparison means for inputting an output signal of a voltage generating means to output a first core voltage to the multiplexer, and an output signal of the second core voltage generation means to input a output signal of the second core voltage to output the second core voltage to the multiplexer And a second core voltage comparison means.

바람직하게 본 발명에 의한 복수개 코아전압은, 센스앰프를 기준으로 센스앰프에서 멀리있는 메모리셀에는 높은 코아전압을 공급하고, 센스앰프에서 가까운 메모리셀에는 낮은 코아전압을 공급함을 특징으로 한다.Preferably, the plurality of core voltages according to the present invention supply high core voltages to memory cells far from the sense amplifiers and low core voltages to memory cells close to the sense amplifiers based on the sense amplifiers.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다. 도면에서 종래의 구성요소와 동일한 구성요소에 대하여는 동일한 부호를 부여하였다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are given to the same components as the conventional components.

본 발명은 메모리셀의 데이터를 판별하거나 저장하는데 사용되는 코아전압을복수개의 레벨로 적용하는 것을 특징으로 한다. 이 복수개의 코아전압을 메모리셀로 공급함에 있어서는, 센스앰프를 기준으로 하여 셀의 위치에 따라 서로 다른 코아전압을 공급하게 되는데, 센스앰프에서 멀리 있는 메모리셀에는 높은 코아전압을 사용하고, 센스앰프에서 가까이 있는 메모리셀에는 낮은 코아전압을 사용하여 최적의 셀 동작을 구현할 수 있게 된다.The present invention is characterized by applying a core voltage used to determine or store data of a memory cell at a plurality of levels. In supplying the plurality of core voltages to the memory cell, different core voltages are supplied based on the position of the cell based on the sense amplifier. A high core voltage is used for the memory cell far from the sense amplifier and the sense amplifier is used. The low core voltage can be used for the memory cells near to to achieve the optimal cell operation.

도 2는 본 발명에 의한 복수개의 코아전압을 채택한 코아영역의 주요 회로구성을 나타낸 회로도이다.Fig. 2 is a circuit diagram showing the main circuit configuration of the core region employing a plurality of core voltages according to the present invention.

그 구성은, 워드라인 WL에 의해 선택되고 제1코아전압을 저장하는 메모리셀 MC1과, 워드라인 WL에 의해 선택되고 제2코아전압을 저장하는 메모리셀 MC3과, 메모리셀 MC1, MC3의 데이터가 실리는 비트라인 BL, /BL과, 비트라인 BL, /BL에 실리는 데이터를 증폭하기 위한 센스앰프 SA1, SA2와, 컬럼선택신호 column sel.0의 입력에 응답하여 비트라인 BL, /BL과 입출력라인 IO, /IO를 연결하기 위한 컬럼선택게이트 N3, N4과, 복수개의 코아전압을 멀티플렉싱하는 멀티플렉서 MUX와, 센스앰프인에이블신호 SAE의 입력에 응답하여 상기 멀티플렉서 MUX의 출력을 센스앰프 SA2의 하이 동작전원으로 공급하는 센스앰프 드라이버 PU로 이루어진다.The configuration includes memory cell MC1 selected by word line WL and storing a first core voltage, memory cell MC3 selected by word line WL and storing a second core voltage, and data of memory cells MC1 and MC3. Bit lines BL, / BL, sense amplifiers SA1, SA2 for amplifying data carried on bit lines BL, / BL, and bit lines BL, / BL, in response to input of the column select signal column sel.0. The output of the multiplexer MUX in response to an input of the sense selector signal SAE in response to input of the column select gates N3 and N4 for connecting the input / output lines IO and / IO, the multiplexer MUX multiplexing a plurality of core voltages, and the sense amplifier enable signal SAE. It consists of a sense amplifier driver PU that supplies high operating power.

도 2의 구성에서 메모리셀의 데이터저장을 살펴보면, 메모리셀 MC1은 제1코아전압 Vcore1을 저장하고 있고, 메모리셀 MC3은 제2코아전압 Vcore2를 저장하고 있다. 여기서는 제1코아전압을 제2코아전압보다 전압레벨이 더 높은 것으로 가정한다. 센스앰프 SA2를 기준으로 메모리셀 MC1이 메모리셀 MC3보다 더 멀리 있는 것을 알 수 있다. 그래서 센스앰프 SA2로부터 멀리떨어진 메모리셀 MC1은 높은 코아전압인 Vcore1을 저장하게 하고, 센스앰프 SA2로부터 가까운 메모리셀 MC3은 낮은 코아전압 Vcore2를 저장하게 한다.Referring to the data storage of the memory cell in the configuration of FIG. 2, the memory cell MC1 stores the first core voltage Vcore1, and the memory cell MC3 stores the second core voltage Vcore2. Here, it is assumed that the first core voltage is higher than the second core voltage. It can be seen that the memory cell MC1 is farther than the memory cell MC3 based on the sense amplifier SA2. Therefore, the memory cell MC1 far from the sense amplifier SA2 stores the high core voltage Vcore1, and the memory cell MC3 close to the sense amplifier SA2 stores the low core voltage Vcore2.

도 3은 본 발명에 따른 복수개의 코아전압을 발생하는 회로의 블록구성을 나타내고 있다. 그 구성은, 레퍼런스전압발생수단(Reference Voltage Generator) 3A와, 상기 레퍼런스전압발생수단 3A에 연결된 제1코아전압발생수단(core1 reference generator) 3B와, 상기 레퍼런스전압발생수단에 연결된 제2코아전압발생수단과(core2 reference generator) 3D와, 상기 제1코아전압발생수단 3B의 출력신호를 입력하여 멀티플렉서 MUX로 제1코아전압을 출력하는 제1코아전압비교수단(core1 comparator) 3C와, 상기 제2코아전압발생수단 3D의 출력신호를 입력하여 상기 멀티플렉서 MUX로 제2코아전압을 출력하는 제2코아전압비교수단(core2 comparator)로 이루어진다.3 shows a block configuration of a circuit for generating a plurality of core voltages according to the present invention. The configuration includes a reference voltage generator 3A, a first core voltage generator 3B connected to the reference voltage generator 3A, and a second core voltage connected to the reference voltage generator. A first core voltage comparator 3C for inputting a core 2 reference generator 3D, an output signal of the first core voltage generating means 3B, and outputting a first core voltage to a multiplexer MUX; And a second core voltage comparator (core2 comparator) for inputting an output signal of the core voltage generating means 3D and outputting a second core voltage to the multiplexer MUX.

도 3의 구성에서 레퍼런스전압발생수단 3A를 이용하여 레퍼런스 전압을 생성한 후, 센스앰프를 이용하여 코아레퍼런스전압(core reference voltage)을 만든다. 코아레퍼런스전압은 멀티레벨(multi level: 본 명세서상에서는 2개를 예로 들었음)로 생성하고, 비교기(3C 또는 3E)를 이용하여 최종 멀티코아전압을 만든다. 그리고나서 멀티플렉서 MUX를 이용하여 선택된 코아전압을 센스앰프(도 2의 SA2)에 인가한다. 복수개의 코어전압중에서 어느것을 사용할 것인지의 선택은 로우어드레스(row address)를 이용하여 선택된 메모리셀이 최적화된 코아전압레벨을 사용할 수 있도록 한다.After generating a reference voltage using the reference voltage generating means 3A in the configuration of FIG. 3, a core reference voltage is generated using a sense amplifier. The core reference voltage is generated at a multi level (two examples are used herein), and a final multicore voltage is generated using a comparator 3C or 3E. Then, the selected core voltage is applied to the sense amplifier (SA2 of FIG. 2) using the multiplexer MUX. The selection of which of the plurality of core voltages to use allows the selected memory cell to use the optimized core voltage level using a row address.

도 2 및 도 3을 참조하여 본 발명에 의한 복수의 코아전압을 공급하는 과정을 설명하겠다.A process of supplying a plurality of core voltages according to the present invention will be described with reference to FIGS. 2 and 3.

메모리 셀의 워드라인 WL을 인에이블시키면 셀캐패시터의 데이터가 비트라인과 차지 셰어링(charge sharing)을 하여 데이터가 "0"일 경우 비트라인에 프리차지(precharge)된 전압보다 낮아지고, 데이터가 "1"일 경우 프리차지전압보다 높아지게 된다. 센스앰프에 코아전압과 접지전압 VSS를 인가하면, 데이터가 "1"일 경우에는 비트라인에 코아전압이 전달되고 셀캐패시터에는 CP와 Vcore가 걸리게 된다. 여기서 Vcore의 레벨이 높은 경우에는 비트라인 프리차지전압과의 차이가 증가하여 센싱마진(sensing margin)이 좋아지지만 전류소모가 증가된다. 그래서 본 발명과 같이 멀티레벨의 코아전압을 사용하게 되면, 비트라인의 저항과 기생캐패시턴스(parasitic capacitance)성분에 의해 강하(drop)되는 신호를 보상하기 위해 데이터를 감지/증폭하는 센스앰프로부터 먼 쪽에 위치한 셀은 높은 코아전압을 적용하고, 반면에 가까운 위치에 있는 셀을 상대적으로 낮은 레벨의 코아전압을 적용한다.Enabling word line WL of a memory cell causes charge sharing of the cell capacitor with the bit line, and lowers the voltage precharged to the bit line if the data is "0". "1" becomes higher than the precharge voltage. When the core voltage and the ground voltage VSS are applied to the sense amplifier, the core voltage is transmitted to the bit line when the data is "1", and the CP and Vcore are applied to the cell capacitor. In the case where the level of Vcore is high, the difference with the bit line precharge voltage is increased to improve the sensing margin, but the current consumption is increased. Therefore, when the multi-level core voltage is used as in the present invention, the signal amplifier senses and amplifies the data away from the sense amplifier that senses and amplifies the data to be dropped by the bit line's resistance and parasitic capacitance. Positioned cells apply a high core voltage, while cells in close proximity apply a relatively low core voltage.

이와 같은 방법으로 메모리셀에 코아전압을 공급하게 되면, 셀데이타의 센싱마진을 증가시킬 수 있고, 코아전압의 적절한 분배를 통해 전력소모도 감소시킬 수 있게 된다. 또한 데이터의 액세스타임도 개선할 수 있다. 그리고 종래의 구성에서 특히 문제되었던, 코아전압레벨에 기인한 결함도 감소시켜 결과적으로 수율을 증가시킬 수 있는 장점이 있다.When the core voltage is supplied to the memory cell in this way, the sensing margin of the cell data can be increased, and power consumption can be reduced through proper distribution of the core voltage. In addition, data access time can be improved. In addition, the defects due to core voltage levels, which have been particularly problematic in the conventional configuration, are also reduced, resulting in an increase in yield.

이상에서 설명한 바와 같은 본 발명의 복수개의 코아전압을 사용함에 의해, 셀데이타의 센싱마진을 증가시킬 수 있고, 코아전압의 적절한 분배를 통해 전력소모도 감소시킬 수 있게 된다. 또한 데이터의 액세스타임도 개선할 수 있다. 그리고 종래의 구성에서 특히 문제되었던, 코아전압레벨에 기인한 결함도 감소시켜 결과적으로 수율을 증가시킬 수 있는 효과가 있다.By using the plurality of core voltages of the present invention as described above, the sensing margin of the cell data can be increased, and power consumption can be reduced through proper distribution of the core voltage. In addition, data access time can be improved. In addition, the defects due to the core voltage level, which have been particularly problematic in the conventional configuration, are also reduced, resulting in an increase in yield.

Claims (3)

반도체메모리장치에 있어서,In a semiconductor memory device, 복수개의 코아전압을 발생하는 복수개 코아전압발생회로와,A plurality of core voltage generation circuits for generating a plurality of core voltages, 상기 복수개의 코아전압을 멀티플렉싱하고 소정의 제어신호의 입력에 응답하여 동작하는 멀티플렉서와,A multiplexer configured to multiplex the plurality of core voltages and operate in response to input of a predetermined control signal; 상기 멀티플렉서의 출력을 입력하여 센스앰프의 하이 동작전원을 공급하는 센스앰프 드라이버를 구비함을 특징으로 하는 반도체메모리장치.And a sense amplifier driver configured to input an output of the multiplexer to supply a high operating power of the sense amplifier. 제1항에 있어서,The method of claim 1, 상기 복수개 코아전압발생회로는, 레퍼런스전압발생수단과, 상기 레퍼런스전압발생수단에 연결된 제1코아전압발생수단과, 상기 레퍼런스전압발생수단에 연결된 제2코아전압발생수단과, 상기 제1코아전압발생수단의 출력신호를 입력하여 상기 멀티플렉서로 제1코아전압을 출력하는 제1코아전압비교수단과, 상기 제2코아전압발생수단의 출력신호를 입력하여 상기 멀티플렉서로 제2코아전압을 출력하는 제2코아전압비교수단을 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.The plurality of core voltage generation circuits may include a reference voltage generation means, a first core voltage generation means connected to the reference voltage generation means, a second core voltage generation means connected to the reference voltage generation means, and the first core voltage generation. A first core voltage comparison means for inputting an output signal of the means to output a first core voltage to the multiplexer, and a second core input to an output signal of the second core voltage generation means to output a second core voltage to the multiplexer And a core voltage comparison means. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 복수개 코아전압은, 센스앰프를 기준으로 센스앰프에서 멀리있는 메모리셀에는 높은 코아전압을 공급하고, 센스앰프에서 가까운 메모리셀에는 낮은 코아전압을 공급함을 특징으로 하는 반도체메모리장치.And the plurality of core voltages supply a high core voltage to a memory cell far from the sense amplifier and a low core voltage to a memory cell close to the sense amplifier based on the sense amplifier.
KR1020020086266A 2002-12-30 2002-12-30 Semiconductor memory device having a plurality of core power supplies Expired - Fee Related KR100878497B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020086266A KR100878497B1 (en) 2002-12-30 2002-12-30 Semiconductor memory device having a plurality of core power supplies

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020086266A KR100878497B1 (en) 2002-12-30 2002-12-30 Semiconductor memory device having a plurality of core power supplies

Publications (2)

Publication Number Publication Date
KR20040059764A true KR20040059764A (en) 2004-07-06
KR100878497B1 KR100878497B1 (en) 2009-01-13

Family

ID=37351737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020086266A Expired - Fee Related KR100878497B1 (en) 2002-12-30 2002-12-30 Semiconductor memory device having a plurality of core power supplies

Country Status (1)

Country Link
KR (1) KR100878497B1 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311489A (en) * 1999-04-23 2000-11-07 Fujitsu Ltd Semiconductor storage device
JP4043142B2 (en) * 1999-05-18 2008-02-06 富士通株式会社 Memory device

Also Published As

Publication number Publication date
KR100878497B1 (en) 2009-01-13

Similar Documents

Publication Publication Date Title
US7821863B2 (en) Voltage supply circuit and semiconductor memory
US7196947B2 (en) Random access memory having voltage provided out of boosted supply voltage
KR101223818B1 (en) Memory circuits, systems, and methods for providing bit line equalization voltages
KR20120037528A (en) Semiconductor memory device for data sensing
JP2011159365A (en) Semiconductor device and information processing system including the same
US7145821B2 (en) Semiconductor memory device for low power system
US7251174B2 (en) Semiconductor memory device for low power system
US7221606B2 (en) Semiconductor memory device for low power system comprising sense amplifier with operating voltages lower/higher than ground/voltage supply and auxiliary sense amplifier
US20080112249A1 (en) Circuit and method of generating voltage of semiconductor memory apparatus
US7663962B2 (en) Semiconductor memory device
US20060092686A1 (en) Semiconductor memory device for low power condition
JP2006324007A (en) Bit line precharge method for DRAM array
US7126867B2 (en) Semiconductor memory device for low power system
US20040030972A1 (en) Semiconductor memory device having time reduced in testing of memory cell data reading or writing, or testing of sense amplifier performance
US20070195619A1 (en) Integrated circuit memory devices having multi-bit normal memory cells and single-bit redundant memory cells therein
KR100878497B1 (en) Semiconductor memory device having a plurality of core power supplies
US6735103B2 (en) System and method to avoid voltage read errors in open digit line array dynamic random access memories
US8379469B2 (en) Integrated circuit memory operation apparatus and methods
KR100569564B1 (en) Bit line precharge voltage control circuit
US8514644B2 (en) Bit line sense amplifier control circuit and semiconductor memory apparatus having the same
US20060092730A1 (en) Semiconductor memory device for low power condition
US7599230B2 (en) Semiconductor memory apparatus and method of driving the same
KR100699875B1 (en) Semiconductor memory device with improved sense amplifier structure
US20030107935A1 (en) Dram with bias sensing
US6639847B1 (en) Elimination of address-sensitivity by synchronous reference for sense amplifier

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20120108

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20120108

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000