KR20040059486A - High density memory device and method for manufacturing thereof - Google Patents
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Abstract
Description
본 발명은 반도체 메모리장치 및 그 제조 방법에 관한 것으로서, 특히 메모리장치의 고집적화에 따라 높은 정전용량을 확보할 수 있는 트렌치 구조의 캐패시터와 셀 면적의 축소를 극복하기 위하여 기판내에 수직형 셀 트랜지스터를 갖는 고집적 반도체 메모리장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same. In particular, a capacitor having a trench structure capable of securing high capacitance according to high integration of a memory device, and a vertical cell transistor in a substrate to overcome a reduction in the cell area. A high density semiconductor memory device and a method of manufacturing the same.
일반적으로 반도체 메모리장치는 데이터를 저장해두고 필요할 때에 꺼내어 읽어볼 수 있는 장치를 일컫는다. 주로, DRAM(Dynamic Random Access Memory) 등을 중심으로 하는 반도체 메모리로부터 마그네틱 디스크, 광 디스크 등 다양한 종류가 있다. 이중에서도 반도체 메모리는 소형이며 높은 신뢰도, 및 저렴한 가격이라는 장점이외에도 상대적으로 고속 동작이 가능해서 컴퓨터 내부에 위치하는 메인 메모리나 마이크로 프로세서내의 매몰 메모리, 캐쉬 메모리 형태로 널리 사용되고 있다.In general, a semiconductor memory device refers to a device that stores data and can be read out when needed. There are various kinds of semiconductor memory mainly from DRAM (Dynamic Random Access Memory) and the like, such as magnetic disks and optical disks. Among them, semiconductor memory is compact, has high reliability, and can be operated at relatively high speed. Therefore, semiconductor memory is widely used in the form of main memory located inside a computer, investment memory in a microprocessor, and cache memory.
비휘발성 메모리의 대표적인 예인 DRAM은 로우(row) 어드레스에 의해 구동되는 워드 라인(word line)과, 칼럼(column) 어드레스에 의해 구동되는 비트라인(bit line)을 포함하며 비트라인 및 워드 라인에 연결된 셀 트랜지스터와, 셀 트랜지스터에 연결되어 데이터가 기록되는 캐패시터로 이루어진다.A typical example of nonvolatile memory, a DRAM includes a word line driven by a row address and a bit line driven by a column address and connected to the bit line and the word line. It consists of a cell transistor and a capacitor connected to the cell transistor to which data is written.
현재, 반도체 메모리 장치는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 고집적화가 이루어질수록 캐패시터의 면적은 감소하기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 캐패시턴스를 더욱 증가시켜야만 한다.At present, in order to achieve high integration of semiconductor memory devices, research / development has been actively conducted on reduction of cell area and reduction of operating voltage. In addition, as the integration becomes higher, the area of the capacitor decreases, and thus the charge required for the operation of the memory device, that is, the capacitance secured in the unit area, must be further increased.
한편 메모리 셀에 사용되는 캐패시터의 기본 구조는 스토리지노드(storage node) 전극, 유전체막(dielectric layer) 및 플레이트노드(plate node) 전극으로 구성된다. 이러한 구조를 가지는 캐패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 캐패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 조건을 만족시켜야만 한다.The basic structure of a capacitor used in a memory cell is composed of a storage node electrode, a dielectric layer, and a plate node electrode. Capacitors having such a structure have a first thin dielectric film thickness, a second three-dimensional capacitor structure to increase the effective area, or a third dielectric material in order to obtain a larger fixed capacitance in a small area. Conditions such as forming a dielectric film must be satisfied.
이 중에서도 3차원 구조로 스토리지노드 전극의 단면적을 증가시켜 높은 정전용량을 확보하기 위해서는 스토리지노드 전극의 구조를 스택(stack), 트렌치(trench), 실린더(cylinder), 핀(fin), 스택실린더(stack cylinder) 등으로 형성해야만 한다.Among these, in order to secure a high capacitance by increasing the cross-sectional area of the storage node electrode with a three-dimensional structure, the structure of the storage node electrode is divided into stacks, trenches, cylinders, fins, and stack cylinders. stack cylinder).
본 발명의 목적은 메모리장치의 고집적화에 따라 높은 정전용량을 확보할 수 있는 트렌치 구조의 캐패시터를 구비하며 셀 면적의 축소를 극복하기 위하여 기판내에 수직형 실린더 구조의 게이트 전극 및 소오스/드레인 접합을 갖는 셀 트랜지스터를 구비하는 고집적 반도체 메모리장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a capacitor having a trench structure capable of securing high capacitance according to high integration of a memory device, and having a gate electrode and a source / drain junction of a vertical cylinder structure in a substrate to overcome the reduction of the cell area. The present invention provides a highly integrated semiconductor memory device having a cell transistor.
본 발명의 다른 목적은 트렌치 구조의 캐패시터와 기판내에 수직형 실린더 구조의 게이트 전극 및 소오스/드레인 접합을 갖는 셀 트랜지스터를 제조함으로써 메모리장치의 고집적화에 따라 높은 정전용량을 확보할 수 있으며 셀 면적이 축소되더라도 셀 트랜지스터의 성능을 최적화할 수 있는 고집적 반도체 메모리장치의 제조 방법을 제공하는데 있다.Another object of the present invention is to fabricate a cell capacitor having a trench structure capacitor and a gate electrode and a source / drain junction of a vertical cylinder structure in a substrate, thereby ensuring high capacitance and reducing cell area according to high integration of a memory device. However, the present invention provides a method of manufacturing a highly integrated semiconductor memory device capable of optimizing the performance of a cell transistor.
상기 목적을 달성하기 위하여 본 발명은 반도체 메모리 소자에 있어서, 반도체 기판내에 각각 서로 층간 분리되는 상부 및 하부 불순물 접합층과, 상부 및 하부 불순물 접합층 사이의 기판내에 수직으로 형성된 게이트 절연막 및 실린더형 게이트 전극과, 게이트 전극 및 게이트 절연막 상부면에 각각 형성된 캐핑막과, 게이트 전극 사이의 반도체 기판내 트렌치에 하부 불순물 접합층과 연결되는 스토리지노드 전극, 유전체막 및 플레이트노드 전극으로 이루어진 캐패시터와, 반도체 기판 상부의 적어도 하나 이상의 층간 절연막내 콘택홀을 통해서 상부 불순물 접합층과 연결되는 비트라인을 구비한다.In order to achieve the above object, the present invention provides a semiconductor memory device comprising: an upper and a lower impurity junction layer separated from each other in a semiconductor substrate, and a gate insulating film and a cylindrical gate formed vertically in a substrate between the upper and lower impurity junction layers. A capacitor comprising a capacitor, a capacitor formed of an electrode, a capping film formed on an upper surface of the gate electrode and a gate insulating film, a storage node electrode, a dielectric film, and a plate node electrode connected to a lower impurity junction layer in a trench in the semiconductor substrate between the gate electrode, and a semiconductor substrate. And a bit line connected to the upper impurity junction layer through a contact hole in the at least one interlayer insulating layer thereon.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 메모리 소자의 제조 방법에 있어서, 반도체 기판내에 각각 서로 층간 분리되는 상부 및 하부 불순물 접합층을 형성하는 단계와, 기판 표면에서부터 상기 하부 불순물 접합층 표면까지 식각하여 제 1트렌치를 형성하고 제 1트렌치 내에 갭필 절연막을 형성하는 단계와, 갭필 절연막 사이의 기판 표면부터 하부 불순물 접합층까지 식각하여 제 2트렌치를 형성하는 단계와, 제 2트렌치 바닥에 절연막을 형성하고 제 2트렌치 내측벽에 게이트 절연막을 형성하는 단계와, 제 2트렌치에 도전막을 매립하여 실린더형 게이트 전극을 형성하고 그 상부에 캐핑막을 형성하는 단계와, 결과물 전면에 제 1층간 절연막을 형성하는 단계와, 제 1트렌치의 갭필 절연막을 제거하고 제 1트렌치에 상기 하부 불순물 접합층과 연결되는 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 상부에 유전체막 및 플레이트노트 전극을 형성하는 단계와, 결과물 상부에 제 2층간 절연막을 형성하고 제 2층간 절연막부터 제 1층간 절연막의 콘택홀을 통해 상부 불순물 접합층과 연결되는 비트라인을 형성하는 단계를 포함한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, the method comprising: forming an upper and a lower impurity junction layer separated from each other in a semiconductor substrate, and etching from a substrate surface to a surface of the lower impurity junction layer; Forming a first trench to form a gap fill insulating film in the first trench, etching a substrate surface between the gap fill insulating film and a lower impurity bonding layer to form a second trench, and forming an insulating film on the bottom of the second trench. Forming a gate insulating film on the inner sidewall of the second trench; forming a cylindrical gate electrode by embedding the conductive film in the second trench; and forming a capping film on the upper portion of the second trench; And removing the gap fill insulating layer of the first trench and forming the lower impurity junction layer in the first trench. Forming a connected storage node electrode, forming a dielectric film and a plate note electrode on the storage node electrode, forming a second interlayer insulating film on the resultant, and forming a contact hole between the second interlayer insulating film and the first interlayer insulating film. Forming a bit line connected to the upper impurity junction layer through the semiconductor substrate.
도 1은 본 발명에 따른 고집적 반도체 메모리장치의 레이아웃을 나타낸 도면,1 is a view showing the layout of a highly integrated semiconductor memory device according to the present invention;
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 고집적 반도체 메모리장치의 제조 공정을 나타낸 공정 순서도.2A to 2L are process flowcharts illustrating a manufacturing process of a highly integrated semiconductor memory device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>
10 : 반도체 기판 14 : 하부 불순물 접합층(드레인)10 semiconductor substrate 14 lower impurity junction layer (drain)
18 : 상부 불순물 접합층(소오스) 36 : 게이트 전극18: upper impurity junction layer (source) 36: gate electrode
54 : 스토리지노드 전극 56 : 유전체막54 storage node electrode 56 dielectric film
58 : 플레이트노드 전극 68 : 비트라인(B/L)58: plate node electrode 68: bit line (B / L)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 고집적 반도체 메모리장치의 레이아웃을 나타낸 도면으로서, 본 발명이 적용된 DRAM은 워드라인(W/L)과 비트라인(B/L)이 서로 교차되어 배치되고 각 교차 부위의 셀 영역에는 트렌치 구조의 캐패시터용 마스크(24)를 통하여 워드라인(W/L)과 동일 라인에 셀 캐패시터가 형성된다. 그리고 비트라인(B/L)용 콘택 마스크(67)는 서로 이웃하는 워드라인(W/L) 사이의 기판에 오버랩되어 비트라인 콘택이 형성되도록 영역을 정의한다. 또한 미설명된 도면 부호 70은 셀 트랜지스터 또는 캐패시터에 접지(GND) 또는 Vss 전원이 공급되는 라인이 비트라인과 평행으로 배치되어 있다. 따라서, 본 발명의 DRAM은 셀 트랜지스터가 기판에 수직형 구조로 형성되며 캐패시터가 트렌치 구조로 형성되기 때문에 고집적 디자인 룰에서 셀 트랜지스터의 면적을 축소할 수 있으며 캐패시터또한 높은 정전용량을 확보할 수 있다.1 is a view showing a layout of a highly integrated semiconductor memory device according to the present invention, in which the word line (W / L) and the bit line (B / L) are intersected with each other, and the cells of each intersection portion are disposed in the DRAM to which the present invention is applied. In the region, a cell capacitor is formed on the same line as the word line W / L through the trench mask 24 of the trench structure. The contact mask 67 for the bit line B / L defines an area to overlap the substrate between the word lines W / L adjacent to each other to form a bit line contact. In addition, reference numeral 70 denotes a line in which a ground (GND) or a Vss power is supplied to the cell transistor or the capacitor in parallel with the bit line. Therefore, in the DRAM of the present invention, since the cell transistor is formed in the vertical structure on the substrate and the capacitor is formed in the trench structure, the area of the cell transistor can be reduced in the highly integrated design rule, and the capacitor can also secure high capacitance.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 고집적 반도체 메모리장치의 제조 공정을 나타낸 공정 순서도로서, 이들 도면을 참조하여 본 실시예에 따른 DRAM 제조 공정에 대해 설명한다.2A to 2L are process flowcharts illustrating a manufacturing process of a highly integrated semiconductor memory device according to an exemplary embodiment of the present invention. A DRAM manufacturing process according to the present exemplary embodiment will be described with reference to these drawings.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판 상부에 절연막(20)으로서 실리콘산화막(SiO2)을 성장시키고, 기판 내에 이온 주입을 실시하여 p-웰(12)을 형성한다. 그리고 n+ 또는 p+ 불순물 이온 주입 공정을 실시하여 p-웰(12) 내에 각각 서로 층간 분리되는 상부 및 하부 불순물 접합층(14, 18)을 형성한다. 이때, 하부 불순물 접합층(14)이 n+ 드레인 접합층(drain junction)이 되며 그리고 상부 불순물 접합층(18)이 n+ 소오스 접합층(source junction)이 된다. 상부 및 하부 불순물 접합층(14, 18)을 층간 분리하는 기판(16)의 높이는 소자의 채널 길이(channel length)가 된다.First, as shown in FIG. 2A, a silicon oxide film (SiO 2) is grown as an insulating film 20 on the silicon substrate as the semiconductor substrate 10, and ion implantation is performed in the substrate to form the p-well 12. . In addition, n + or p + impurity ion implantation processes are performed to form upper and lower impurity junction layers 14 and 18 which are separated from each other in the p-well 12, respectively. At this time, the lower impurity junction layer 14 becomes an n + drain junction layer and the upper impurity junction layer 18 becomes an n + source junction layer. The height of the substrate 16 separating the upper and lower impurity junction layers 14 and 18 becomes the channel length of the device.
그리고 도 2b에 도시된 바와 같이, 절연막(20) 상부에 이와는 식각 선택성이 다른 절연막(22)으로서 BPSG(Boro Phosphorus Silicate Glass)를 증착한 후에 상기 절연막(22) 상부에 포토리소그래피 공정을 진행하여 트렌치 캐패시터 영역을 정의하는 포토레지스트 패턴(24)을 형성한다. 포토레지스트 패턴(24)에 의해 드러난 절연막들(22, 20)을 패터닝하고 노출된 기판(10)을 소정 깊이로 건식 식각하되, 드레인 영역인 하부 불순물 접합층(14) 표면이 드러날 때까지 식각하여 제 1트렌치(26)를 형성한다.As illustrated in FIG. 2B, after depositing BPSG (Boro Phosphorus Silicate Glass) as an insulating film 22 having a different etching selectivity on the insulating film 20, a photolithography process is performed on the insulating film 22 to form a trench. The photoresist pattern 24 defining the capacitor region is formed. Patterning the insulating layers 22 and 20 exposed by the photoresist pattern 24 and dry etching the exposed substrate 10 to a predetermined depth, until the surface of the lower impurity bonding layer 14 serving as a drain region is exposed. The first trench 26 is formed.
그 다음 도 2c에 도시된 바와 같이, 제 1트렌치(26) 내측벽에 라이너 절연막(linear layer)(28)을 추가 형성한다. 이때 라이너 절연막(28)은 실리콘 질화막(Si3N4) 또는 실리콘 산화막(SiO2)으로 형성한다. 만약 열 산화(thermal oxidation)으로 실리콘 산화막을 성장시켜 라이너 절연막(28)을 형성할 경우 열 산화 공정시 상부 및 하부 불순물 접합층(18, 14)의 n+/p+ 불순물이 확산되고, 해당 접합층(18, 14)에 있는 실리콘 산화막이 다른 부분보다 5배∼7배 두껍게 성장된다. 그러나 본 발명의 도면에서는 동일한 두께로 라이너 절연막(28)을 표시하였다.Next, as shown in FIG. 2C, a linear layer 28 is further formed on the inner wall of the first trench 26. In this case, the liner insulating layer 28 is formed of a silicon nitride film (Si 3 N 4) or a silicon oxide film (SiO 2). If the silicon oxide film is grown by thermal oxidation to form the liner insulating film 28, n + / p + impurities of the upper and lower impurity bonding layers 18 and 14 are diffused during the thermal oxidation process, and the corresponding bonding layer ( The silicon oxide film in 18 and 14 is grown 5 to 7 times thicker than the other parts. However, in the drawings of the present invention, the liner insulating film 28 is shown to have the same thickness.
이어서 도 2d에 도시된 바와 같이, 라이너 절연막(28)이 형성된 제 1트렌치(26)내를 갭필 절연막(gap-fill dielectric layer)(30)으로서 실리콘 질화막을 매립하고 그 표면을 전면 식각(etch back) 또는 CMP(Chemical Mechanical Polishing)로 평탄화한다.Subsequently, as shown in FIG. 2D, the silicon nitride film is buried as a gap-fill dielectric layer 30 in the first trench 26 in which the liner insulating film 28 is formed, and the surface is etched back. Or chemical mechanical polishing (CMP).
계속해서 제 1트렌치의 식각 마스크로 사용된 절연막들(20, 22)을 제거한다. 그리고 도 2e에 도시된 바와 같이, 갭필 절연막(30) 양측벽에 스페이서 절연막(32)을 형성한다. 이때 스페이서 절연막(32)은 갭필 절연막(30)과 식각 선택성이 있는 절연막으로 형성하는 것이 바람직하다.Subsequently, the insulating layers 20 and 22 used as the etching mask of the first trench are removed. As shown in FIG. 2E, the spacer insulating layer 32 is formed on both sidewalls of the gap fill insulating layer 30. In this case, the spacer insulating film 32 may be formed of an insulating film having an etching selectivity with the gap fill insulating film 30.
그런 다음 도 2f에 도시된 바와 같이, 스페이서 절연막(32)을 식각 마스크로 사용하여 갭필 절연막(30) 사이의 기판 표면, 즉 상부 불술물 접합층(18)에서부터 하부 불순물 접합층(14)까지 건식 식각하여 셀 트랜지스터가 형성될 제 2트렌치(33)를 형성한다.Then, as shown in FIG. 2F, using the spacer insulating film 32 as an etch mask, the substrate surface between the gap fill insulating film 30, that is, the upper impurity bonding layer 18 to the lower impurity bonding layer 14, is dried. Etching forms a second trench 33 in which a cell transistor is to be formed.
이어서, 도 2g에 도시된 바와 같이, 제 2트렌치(33) 바닥에 절연막(34)으로서 실리콘 산화막을 성장시키고 제 2트렌치(33) 내측벽에 게이트 절연막(35)을 형성한다. 이때 게이트 절연막(35)은 습식 또는 건식 산화(wet oxidation/dry oxidation) 공정으로 실리콘 산화막으로 증착하여 형성할 수 있다. 그리고 제 2트렌치(33)에 도전막으로서 도프트 폴리실리콘(doped polysilicon) 또는 금속을 매립하여 실린더형 게이트 전극(36)을 형성하고 그 상부에 캐핑막(capping layer)(38)을 형성한다. 이에 따라 제 2트렌치(33) 영역에는 기판에 대해 수직으로 놓여진 실린더형 게이트(36)가 형성되어 미리 기판내에 상/하층으로 분리된 소오스/드레인 접합층(18, 14)과 함께 수직형 셀 트랜지스터를 구성한다.Subsequently, as shown in FIG. 2G, a silicon oxide film is grown as an insulating film 34 on the bottom of the second trench 33, and a gate insulating film 35 is formed on the inner wall of the second trench 33. In this case, the gate insulating layer 35 may be formed by depositing the silicon oxide layer by a wet or dry oxidation process. A doped polysilicon or metal is embedded in the second trench 33 to form a cylindrical gate electrode 36, and a capping layer 38 is formed thereon. Accordingly, in the second trench 33 region, a cylindrical gate 36 perpendicular to the substrate is formed, and the vertical cell transistors together with the source / drain junction layers 18 and 14 previously separated into upper and lower layers in the substrate. Configure
그 다음 결과물 전면에 제 1층간 절연막(40)으로서 USG(Undoped Silicate Glass), BPSG 또는 PSG(Phosphorus Silicate Glass)를 증착하고 그 표면을 전면 식각 또는 CMP로 평탄화한다.Then, an undoped silicate glass (USG), BPSG, or Phosphorus Silicate Glass (PSG) is deposited as the first interlayer insulating film 40 on the entire surface of the resultant, and the surface is planarized by full etching or CMP.
그리고 도 2h에 도시된 바와 같이, 제 1트렌치의 갭필 절연막(30)을 습식 식각 공정을 선택 식각하여 제 1트렌치 영역(50)을 노출시킨 후에 세정 공정으로 제 1트렌치 내측에 있는 라이너 절연막(28)을 제거한다.As shown in FIG. 2H, the gap fill insulating layer 30 of the first trench may be selectively etched to expose the first trench region 50 by a wet etching process, and then the liner insulating layer 28 inside the first trench may be cleaned. ).
그런 다음, 제 1트렌치(26) 영역의 내측벽에 스페이서 절연막(52)을 추가 형성하고 이를 식각 마스크로 하여 노출된 하부 불순물 접합층(14) 및 기판을 건식 식각하되, 드레인인 하부 불순물 접합층(14)을 수직으로 완전히 관통할 때까지 소정 깊이로 식각한다.Then, an additional spacer insulating film 52 is formed on the inner sidewall of the region of the first trench 26 and dry etching the exposed lower impurity bonding layer 14 and the substrate using the etching mask as a drain mask. It is etched to a predetermined depth until it passes completely through (14) vertically.
도 2i에 도시된 바와 같이, 하부 불순물 접합층(14) 및 기판(10)까지 식각된 트렌치 영역에 소정 두께로 도전막으로서 n- 도프트 폴리실리콘을 증착하고 포토레지스트(55)를 도포하여 갭필하고 전면 식각 또는 CMP로 식각한 후에 포토레지스트(55)를 제거하여 본 발명에 따른 스토리지노드 전극(54)을 형성한다. 이때, 스토리지노드 전극(54)은 스페이서 절연막(52)에 의해 상부 불순물 접합층(18)인 소오스와 분리되면서 하부 불순물 접합층(14)인 드레인과 전기적으로 연결된다.As shown in FIG. 2I, a gap is formed by depositing n-doped polysilicon as a conductive film and applying a photoresist 55 to a trench region etched to the lower impurity junction layer 14 and the substrate 10 to a predetermined thickness. After the photoetching or etching with CMP, the photoresist 55 is removed to form the storage node electrode 54 according to the present invention. In this case, the storage node electrode 54 is electrically connected to the drain, which is the lower impurity junction layer 14, while being separated from the source, which is the upper impurity junction layer 18, by the spacer insulating layer 52.
이어서 도 2j에 도시된 바와 같이, 구조물 전면에 유전체막(56)으로서 ONO(Oxide/Nitride/Oxide)을 증착하고 그 위에 도전막으로서 n- 도프트 폴리실리콘막 또는 금속을 증착하여 플레이트노드 전극(58)을 형성하고 이들을 패터닝한다. 그러면 본 발명에 따라 트렌치 구조의 캐패시터가 완성된다.Next, as shown in FIG. 2J, an oxide / nitride / oxide (ONO) is deposited on the entire surface of the structure as the dielectric film 56, and an n-doped polysilicon film or a metal is deposited on the plate node electrode (as a conductive film). 58) and pattern them. Then the capacitor of the trench structure is completed according to the present invention.
이러한 트렌치 구조의 캐패시터가 완성된 결과물 전면에 제 2층간 절연막(60)으로서 USG, BPSG 또는 PSG를 증착하고 그 표면을 전면 식각 또는 CMP로평탄화한다.This trench structure capacitor is deposited with USG, BPSG or PSG as the second interlayer insulating film 60 on the entire surface of the finished product, and the surface is planarized by full etching or CMP.
그리고나서 도 2k 및 도 2l에 도시된 바와 같이, 제 2층간 절연막(60)부터 제 1층간 절연막(40)을 식각해서 캐핑막 표면이 노출되면서 상부 불순물 접합층(18)이 노출되는 콘택홀(미도시됨)을 형성한다. 콘택홀내 측벽에 인접한 스토리지노드 전극(54) 및 플레이트노드 전극(58)과의 쇼트(short)를 방지하기 위하여 스페이서 절연막(66)을 형성하고 콘택홀에 도전막으로서 도프트 폴리실리콘 또는 금속을 증착하고 이를 패터닝하여 상부 불순물 접합층(18), 즉 소오스와 연결되는 비트라인(68)을 형성하여 본 발명에 따른 DRAM 셀 제조 공정을 완료한다.2K and 2L, the contact hole exposing the upper impurity junction layer 18 while exposing the surface of the capping layer by etching the second interlayer insulating layer 60 to the first interlayer insulating layer 40 ( Not shown). In order to prevent short between the storage node electrode 54 and the plate node electrode 58 adjacent to the sidewall in the contact hole, a spacer insulating layer 66 is formed and doped polysilicon or metal is deposited as a conductive layer in the contact hole. This patterning is performed to form the upper impurity junction layer 18, that is, the bit line 68 connected to the source, to complete the DRAM cell manufacturing process according to the present invention.
이와 같은 제조 공정에 의해 본 발명의 DRAM 셀은 반도체 기판(10)내에 각각 서로 층간 분리되는 상부 및 하부 불순물 접합층인 소오스/드레인 접합층(18, 14)과, 소오스/드레인 접합층(18, 14) 사이의 기판내에 수직으로 배치된 게이트 절연막(35) 및 실린더형 게이트 전극(36)을 갖는 수직형 셀 트랜지스터가 형성된다. 게이트 전극(36) 사이의 반도체 기판내 트렌치에 드레인 접합층(14)과 연결되는 스토리지노드 전극(54), 유전체막(56) 및 플레이트노드 전극(58)으로 이루어진 트렌치 구조의 캐패시터가 형성된다. 그리고 기판(10) 상부의 층간 절연막(60, 40)내 콘택홀을 통해서 소오스 접합층(18)과 연결되는 비트라인(B/L)(68)이 형성된다. 본 발명의 DRAM에서 셀 트랜지스터의 워드 라인(W/L)은 게이트 전극(36)이 사용된다.By such a manufacturing process, the DRAM cell of the present invention is the source / drain junction layers 18 and 14, which are the upper and lower impurity junction layers separated from each other in the semiconductor substrate 10, and the source / drain junction layers 18, A vertical cell transistor having a gate insulating film 35 and a cylindrical gate electrode 36 arranged vertically in the substrate between the 14 is formed. A trench structure capacitor including a storage node electrode 54, a dielectric film 56, and a plate node electrode 58 connected to the drain junction layer 14 is formed in a trench in the semiconductor substrate between the gate electrodes 36. A bit line (B / L) 68 is formed to be connected to the source bonding layer 18 through contact holes in the interlayer insulating layers 60 and 40 on the substrate 10. In the DRAM of the present invention, the gate electrode 36 is used for the word line W / L of the cell transistor.
이상 설명한 바와 같이, 본 발명의 DRAM은 셀 트랜지스터가 기판에 수직형구조로 형성되며 캐패시터가 트렌치 구조로 형성되기 때문에 고집적 디자인 룰에서 셀 트랜지스터의 면적을 축소할 수 있으며 캐패시터또한 높은 정전용량을 확보할 수 있다.As described above, in the DRAM of the present invention, since the cell transistor is formed in the vertical structure on the substrate and the capacitor is formed in the trench structure, the area of the cell transistor can be reduced in the highly integrated design rule, and the capacitor can also secure high capacitance. Can be.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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