KR20030050394A - Built-in self test circuit - Google Patents
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Abstract
본 발명은 외부로부터 입력되는 신호에 따라 구동되어, 두번째 타이밍에 입력되는 신호에 따라 직렬 또는 병렬의 데이터 출력 형태 결정 신호를 출력하고, 세번째 타이밍에 입력되는 신호에 따라 비교기 또는 압축기 결정 신호를 출력하는 입력 다중화 제어부와; 상기 입력 다중화 제어부로부터 출력되는 제어 신호에 따라 다중 입력 저장부 및 비교기와 테스트 대상 회로에 의사 랜덤 데이터 패턴이나, 일정한 데이터 패턴을 발생하는 데이터 발생기와; 상기 입력 다중화 제어부로부터 출력되는 제어 신호에 따라 상기 다중 입력 저장부 및 비교기와 테스트 대상 회로에 의사 랜덤 어드레스 패턴이나 일정한 어드레스를 발생하는 어드레스 발생기와; 상기 입력 다중화 제어부로부터 출력된 제어 신호에 따라 선택적으로 다중 입력 저장부 또는 비교기로 동작하여 상기 데이터 발생기 및 어드레스 발생기와 테스트 대상 회로로부터 출력되는 데이터 패턴에 따라 상기 테스트 대상 회로의 패스 또는 실패 여부를 결정하여 출력하는 다중 입력 저장부 및 비교기와; 상기 어드레스 발생기 및 데이터 발생기 및 상기 다중 입력 저장부 및 비교기로부터 출력되는 신호를 입력받아 상기 이를 버스를 통해 출력하는 출력 버스 제어부로 구성된 것을 특징으로 하는 빌트인 셀프 테스트 회로를 제공한다.The present invention is driven according to a signal input from the outside, and outputs a data output form determination signal in series or parallel according to the signal input at the second timing, and outputs a comparator or compressor determination signal according to the signal input at the third timing. An input multiplexing control unit; A data generator for generating a pseudo random data pattern or a constant data pattern in a multiple input storage unit, a comparator, and a test target circuit according to a control signal output from the input multiplexing control unit; An address generator for generating a pseudo random address pattern or a constant address in the multiple input storage, the comparator, and a test target circuit according to a control signal output from the input multiplexing controller; Optionally, the controller 200 operates as a multiple input storage unit or a comparator according to a control signal output from the input multiplexing control unit to determine whether the test target circuit passes or fails according to the data pattern output from the data generator, the address generator, and the test target circuit. A multiple input storage unit and a comparator for outputting the data; The present invention provides a built-in self test circuit, comprising: an output bus controller configured to receive a signal output from the address generator, the data generator, and the multiple input storage and the comparator and output the signal through the bus.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 테스트 대상 회로의 에러 여부를 검출하는 빌트인 셀프 테스트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a built-in self test circuit for detecting whether an error is detected in a circuit under test.
메모리를 테스트하기 위한 여러가지 방법 중에서 빌트인 셀프 테스트 회로(Built in Self Test circuit : 이하, BIST회로라 칭함)는 테스트 설계자에 의해 자주 사용되는 기술이다.Among various methods for testing memory, a built in self test circuit (hereinafter, referred to as a BIST circuit) is a technique frequently used by test designers.
기본적으로 EDA(Electronic Design Automation)툴 등에서 기본적인 방법으로 이러한 BIST 회로를 생성하여 주며, 테스트 설계자에 의해 디자인 되기도 한다.Basically, these BIST circuits are generated by the EDA (Electronic Design Automation) tool, etc., and they are also designed by the test designer.
먼저 EDA 툴 및 일반 설계자에 의해 생성되는 기본적인 비스트 회로를 살펴보면 아래와 같은 두가지의 구조가 존재한다.First, look at the basic Beast circuits generated by EDA tools and general designers.
도 1은 종래 기술에 따른 비교기를 이용한 빌트인 테스트 회로의 블록 구성도이다.1 is a block diagram of a built-in test circuit using a comparator according to the prior art.
도 1을 참조하면, 종래 기술에 따른 비교기를 이용한 BIST회로는 어드레스 발생기(21)(Address Generator), 데이터 발생기(22)(Data Background Generator), 비교기(23)(Comparator), 어드레스 포인터(24)(Address Pointer), 상태 계수기(25)(State Counter)를 구비한다.Referring to FIG. 1, a BIST circuit using a comparator according to the related art includes an address generator 21, an address generator 22, a comparator 23, and an address pointer 24. (Address Pointer) and state counter 25 (State Counter).
비교기를 이용한 비스트 회로의 경우, 전통적인 March 1, 2 테스트와 같은 알고리즘을 이용하여 테스트 대상 회로(10)(Device Under Test : 이하 DUT라 칭함)를 테스트하게 된다.In the case of the Beast circuit using the comparator, the circuit 10 to be tested (Device Under Test: hereinafter referred to as DUT) is tested using an algorithm such as the traditional March 1 and 2 test.
상기 어드레스 발생기(21)를 통해 메모리의 어드레스를 오름 차순 2번 또는 3번 내림 차순으로 2번 혹은 3번 등 알고리즘에 맞게 생성을 한다.The address generator 21 generates an address of the memory according to an algorithm such as 2 or 3 in descending order 2 or 3 in descending order.
상기 데이터 발생기(22)에서는 데이터 사이즈에 맞게 모두 0 패턴 쓰기/읽기 동작을 수행한 후, 모두 1을 쓰기/읽기 동작을 수행하고, 마지막으로 모두 0을 쓰기/읽기 동작을 수행하는 방법으로 DUT를 테스트하게 된다.The data generator 22 performs all 0 pattern write / read operations in accordance with the data size, then writes / reads all 1, and finally writes / reads all 0s. Will be tested.
상기 어드레스 포인터(24)는 전체 어드레스 사이즈가 실제 물리적으로 사용 가능한 어드레스를 모두 사용하지 않는 경우 이를 저장하는 기능을 가지며, 상태 계수기(25)는 오름차순, 내림차순의 어드레스의 상태와 모두 0 및 모두 1의 데이터 상태를 저장하고 이를 변경시키는 역할을 한다.The address pointer 24 has a function of storing all addresses when the total address size does not actually use physically available addresses, and the state counter 25 stores the states of the addresses in ascending and descending order and all zeros and all ones. It stores data state and changes it.
그런데, 상술한 일반적인 BIST회로는 단지 램의 에러 여부를 검출하기 위한 테스트 동작에만 주로 사용된다.However, the general BIST circuit described above is mainly used only for a test operation for detecting an error of a RAM.
그러나, BIST회로내에 에러가 발생된다면, BIST회로의 출력 신호들은 에러가 발생되지 않은 램에 에러가 발생한 것으로 나타낼 수 있다.However, if an error occurs in the BIST circuit, the output signals of the BIST circuit may indicate that an error has occurred in the RAM in which the error has not occurred.
또한 일정한 데이터 패턴으로 인하여 장애를 보지 못하는 경우가 발생할 수 있다.In addition, a failure may occur due to a certain data pattern.
도 2는 종래 기술에 따른 압축기를 이용한 빌트인 셀프 테스트 회로로써, 의사 랜덤 패턴 발생기(Pseudo Random Pattern Generator)를 이용하여 의사 랜덤하게 패턴을 생성하여 상술한 문제를 어느정도 해결할 수 있다.FIG. 2 is a built-in self test circuit using a compressor according to the prior art, which may solve the above-mentioned problem to some extent by generating a pseudo random pattern using a pseudo random pattern generator.
또한, 입력 데이터 양에 비해서 MISR를 통한 압축을 통해 MISR의 비트수만큼의 비트 데이터만으로 DUT의 장애 여부를 판단할 수 있으며 이를 스캔 회로등에 연결하여 외부에서 판단 또한 가능하다.In addition, it is possible to determine the failure of the DUT by using only bit data as much as the number of bits of the MISR through compression through MISR compared to the amount of input data.
그러나, 상술한 BIST 회로는 다음과 같은 문제점이 있다.However, the above-described BIST circuit has the following problems.
각각의 BIST 회로의 게이트 카운트가 적지 않아 전체 회로에 오버 헤드를 가중시킬 뿐만 아니라, BIST 회로를 위한 핀을 따로 뽑아야 하므로 핀의 오버 헤드를 고려해야한다.Each BIST circuit has a small gate count, which not only adds overhead to the entire circuit, but also requires the pin's overhead to be pulled out separately for the BIST circuit.
또한, 압축기의 경우 MISR을 통한 압축으로 최종적으로 장애가 발생했는지 아닌지의 여부만을 알 수 있으므로 고장 위치에 대한 정보 및 해당 데이터 값을 얻을 수 없다는 문제점이 있다.In addition, since the compressor can only know whether or not the final failure occurs by the compression through the MISR, there is a problem that it is not possible to obtain information about the location of the failure and the corresponding data value.
따라서, 본 발명은 종래 기술의 문제점을 해결하기 위한 것으로, 비교기 및 압축기를 이용한 BIST 회로를 하나의 회로로 통합하고, 입력 다중화 제어부 및 출력 버스 제어부를 구비하여 1개의 입력 신호를 통해 4가지 모드를 사용할 수 있는 빌트인 셀프 테스트 회로를 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the problems of the prior art, the BIST circuit using a comparator and a compressor are integrated into one circuit, and the input multiplexing controller and the output bus controller are provided to provide four modes through one input signal. Its purpose is to provide a built-in self test circuit that can be used.
상기의 목적을 달성하기 위한 본 발명의 일 실시 예는, 외부로부터 입력되는 신호에 따라 구동되어, 두번째 타이밍에 입력되는 신호에 따라 직렬 또는 병렬의 데이터 출력 형태 결정 신호를 출력하고, 세번째 타이밍에 입력되는 신호에 따라 비교기 또는 압축기 결정 신호를 출력하는 입력 다중화 제어부와; 상기 입력 다중화 제어부로부터 출력되는 제어 신호에 따라 다중 입력 저장부 및 비교기와 테스트 대상 회로에 의사 랜덤 데이터 패턴이나, 일정한 데이터 패턴을 발생하는 데이터 발생기와;상기 입력 다중화 제어부로부터 출력되는 제어 신호에 따라 상기 다중 입력 저장부 및 비교기와 테스트 대상 회로에 의사 랜덤 어드레스 패턴이나 일정한 어드레스를 발생하는 어드레스 발생기와;상기 입력 다중화 제어부로부터 출력된 제어 신호에 따라 선택적으로 다중 입력 저장부 또는 비교기로 동작하여 상기 데이터 발생기 및 어드레스 발생기와 테스트 대상 회로로부터 출력되는 데이터 패턴에 따라 상기 테스트 대상 회로의 패스 또는 실패 여부를 결정하여 출력하는 다중 입력 저장부 및 비교기와; 상기 어드레스 발생기 및 데이터 발생기 및 상기 다중 입력 저장부 및 비교기로부터 출력되는 신호를 입력받아 상기 이를 버스를 통해 출력하는 출력 버스 제어부로 구성된 것을 특징으로 한다.One embodiment of the present invention for achieving the above object is driven according to a signal input from the outside, and outputs a data output form determination signal in series or parallel according to the signal input at the second timing, and input at the third timing An input multiplexing control unit for outputting a comparator or compressor determination signal according to the signal; A data generator generating a pseudo random data pattern or a constant data pattern in a multiple input storage unit, a comparator, and a test target circuit according to a control signal output from the input multiplexing control unit; and according to the control signal output from the input multiplexing control unit. An address generator for generating a pseudo random address pattern or a constant address in a test target circuit; a multi-input storage unit and a comparator; and selectively operating as a multi-input storage unit or a comparator according to a control signal output from the input multiplexing controller. And a multiple input storage unit and a comparator for determining and outputting a pass or failure of the test target circuit according to a data pattern output from an address generator and a test target circuit. And an output bus controller configured to receive signals output from the address generator, the data generator, and the multiple input storage and the comparator and output the signals through the bus.
도 1은 종래 기술에 따른 비교기를 이용한 빌트인 셀프 테스트 회로도.1 is a built-in self test circuit diagram using a comparator according to the prior art.
도 2는 종래 기술에 따른 압축기를 이용한 빌트인 셀프 테스트 회로도.2 is a built-in self test circuit diagram using a compressor according to the prior art.
도 3은 본 발명에 따른 빌트 인 셀프 테스트 회로도.3 is a built-in self test circuit diagram in accordance with the present invention.
도 4는 입력 신호에 따른 동작 조건표.4 is an operating condition table according to an input signal.
***도면의 주요 부분에 대한 부호 설명****** Explanation of symbols for main parts of drawings ***
10 : DUT(Device Under Test)10: DUT (Device Under Test)
41 : 입력 다중화 제어부(Input MUX Controller)41: input mux controller
42 : 의사 랜덤 패턴/데이터 발생부(PRPG & Data Generator)42: Pseudo Random Pattern / Data Generator (PRPG & Data Generator)
43 : 의사 랜덤 패턴/어드레스 발생부(PRPG & Address Generator)43: Pseudo Random Pattern / Address Generator (PRPG & Address Generator)
44 : 다중 입력 저장부 및 비교부(MISR & Comparator)44: Multiple Input Storage and Comparator (MISR & Comparator)
45 : 출력 버스 제어부(Output BUS Controller)45: output bus controller
이하, 본 발명에 따른 일 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment according to the present invention will be described in detail.
도 3은 본 발명에 따른 빌트인 셀프 테스트 회로도이다.3 is a built-in self test circuit diagram in accordance with the present invention.
도 3을 참조하면, 본 발명에 따른 빌트인 셀프 테스트 회로는 외부로부터 입력되는 신호에 따라 구동되어, 두번째 타이밍에 입력되는 신호에 따라 직렬 또는 병렬의 데이터 출력 형태 결정 신호를 출력하고, 세번째 타이밍에 입력되는 신호에 따라 비교기 또는 압축기 결정 신호를 출력하는 입력 다중화 제어부(41)와, 상기 입력 다중화 제어부로부터 출력되는 제어 신호에 따라 다중 입력 저장부 및 비교기와 테스트 대상 회로에 의사 랜덤 데이터 패턴이나, 일정한 데이터 패턴을 발생하는 데이터 발생기(42)와, 상기 입력 다중화 제어부로부터 출력되는 제어 신호에 따라 상기 다중 입력 저장부 및 비교기와 테스트 대상 회로에 의사 랜덤 어드레스 패턴이나 일정한 어드레스를 발생하는 어드레스 발생기(43)와, 상기 입력 다중화 제어부로부터 출력된 제어 신호에 따라 선택적으로 다중 입력 저장부 또는 비교기로 동작하여 상기 데이터 발생기 및 어드레스 발생기와 테스트 대상 회로로부터 출력되는 데이터 패턴에 따라 상기 테스트 대상 회로의 패스 또는 실패 여부를 결정하여 출력하는 다중 입력 저장부 및 비교기(44)와, 상기 어드레스 발생기 및 데이터 발생기 및 상기 다중 입력 저장부 및 비교기로부터 출력되는 신호를 입력받아 상기 이를 버스를 통해 출력하는 출력 버스 제어부(45)로 구성된 것을 특징으로 한다.Referring to FIG. 3, the built-in self test circuit according to the present invention is driven according to a signal input from the outside, and outputs a data output form determination signal in series or parallel according to a signal input at a second timing, and inputs at a third timing. An input multiplexing controller 41 for outputting a comparator or compressor determination signal in accordance with a signal to be output; and a pseudo random data pattern or constant data to a multiple input storage unit, a comparator, and a test target circuit according to a control signal output from the input multiplexing controller. A data generator 42 for generating a pattern, an address generator 43 for generating a pseudo random address pattern or a constant address to the multiple input storage unit, the comparator, and a test target circuit according to a control signal output from the input multiplexing controller; Control output from the input multiplexing control unit A multi-input storage unit which operates as a multi-input storage unit or comparator selectively according to a signal, and determines whether the test-circuit circuit passes or fails according to a data pattern output from the data generator, the address generator, and the test circuit; Comparator 44, and an output bus controller 45 for receiving a signal output from the address generator and the data generator, and the multiple input storage and comparator and outputs the signal through the bus.
상술한 빌트인 셀프 테스트 회로의 동작 설명은 다음과 같다.The operation description of the above-described built-in self test circuit is as follows.
노멀 모드에서 T1의 값이 항상 0을 가지므로 BIST회로는 동작하지 않는다.In normal mode, the BIST circuit does not operate because the value of T1 is always zero.
도 4에 도시한 표를 참조하면, bist_en 신호의 입력이 T1에서 1의 값이 들어오면, 입력 다중화 제어부(41)에서는 그 다음 T2에서 입력되는 값을 통해 직렬로 데이터를 출력할 것인지 병렬로 데이터를 출력할 것인지를 결정하고, 마지막 T3에서 입력되는 값으로 비교기로 동작할 것인지 다중 입력 저장부로 동작할 것인지를 결정한다.Referring to the table shown in FIG. 4, when the input of the bist_en signal is a value of 1 in T1, the input multiplexing control unit 41 outputs data in parallel through the value input in the next T2. It is determined whether to output the value, and whether to operate as a comparator or multiple input storage with the value input from the last T3.
상기 입력 다중화 제어부(41)에서 결정된 제어 신호에 의해 각각에서 해당 동작을 수행하게 된다.The control operation determined by the input multiplexing controller 41 performs a corresponding operation in each.
상기 입력 다중화 제어부로부터 데이터 출력 형태를 직렬로하고, 비교기로 동작하라는 제어 신호가 출력되면, 상기 데이터 발생기는 DUT 및 비교기에 일정한 테스트 패턴을 출력한다.When the data output form is serialized from the input multiplexing controller and a control signal for operating as a comparator is output, the data generator outputs a constant test pattern to the DUT and the comparator.
그러면, 상기 비교기는 DUT 및 데이터 발생기로부터 출력되는 데이터 패턴을 비교하여 상기 DUT의 성공/실패 여부를 판단하고, 출력 버스 제어부는 데이터를 직렬로 출력한다.Then, the comparator compares the data patterns output from the DUT and the data generator to determine whether the DUT succeeds or fails, and the output bus controller outputs data in series.
반면 입력 다중화 제어부로부터 데이터 출력 형태를 병렬로 하라는 제어 신호가 출력되면 상기 데이터를 출력 버스 제어부는 데이터를 병렬로 출력한다.On the other hand, when a control signal for paralleling the data output form is output from the input multiplexing control unit, the output bus control unit outputs the data in parallel.
상기 입력 다중화 제어부로부터 다중 입력 저장부로 동작하라는 제어 신호가 출력되면, 상기 데이터 발생기는 DUT 및 다중 입력 저장부에 의사 랜덤 데이터 패턴을 출력하여, DUT의 성공/실패 여부를 판단하여, 상기 입력 다중화 제어부로부터 출력되는 데이터 출력 형태에 따라 직렬 또는 병렬로 데이터를 출력한다.When a control signal for operating as a multi-input storage unit is output from the input multiplexing control unit, the data generator outputs a pseudo random data pattern to a DUT and a multi-input storage unit to determine whether the DUT succeeds or fails. Outputs data in series or parallel, depending on the type of data output from the system.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.The present invention is not limited to the embodiments described above, and various modifications and changes can be made by those skilled in the art, which are included in the spirit and scope of the present invention as defined in the appended claims.
상기에서 살펴본 본 발명은 비교기와 압축기를 동시에 사용함으로써 테스트 대상 회로의 단점 보완 기능을 향상시킬 수 있을 뿐만 아니라, 하나의 입력 신호와 기존의 버스를 이용한 출력 및 패스 및 실패 신호를 이용하여 각각의 비스트 모드 제어를 수행함으로써 핀 오버 헤드에 대한 부담을 크게 줄일 수 있다.The present invention described above can not only improve the disadvantages of the circuit under test by using the comparator and the compressor simultaneously, but also each bee using one input signal and the output and pass and failure signals using the existing bus. Mode control can greatly reduce the burden on pin overhead.
특히, 병렬로 처리시 버스선을 이용함으로써 데이터 및 어드레스, 그리고 출력된 값의 비교를 통하여 장애 위치 및 장애값을 알 수 있다는 이점이 있다.In particular, by using the bus line in parallel processing, there is an advantage that the fault location and the fault value can be known by comparing the data, the address, and the output value.
Claims (1)
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Applications Claiming Priority (1)
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| KR1020010080820A KR20030050394A (en) | 2001-12-18 | 2001-12-18 | Built-in self test circuit |
Publications (1)
| Publication Number | Publication Date |
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| KR20030050394A true KR20030050394A (en) | 2003-06-25 |
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Family Applications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7228478B2 (en) * | 2004-08-11 | 2007-06-05 | International Business Machines Corporation | Built-in self-test (BIST) for high performance circuits |
| CN119940246A (en) * | 2025-01-09 | 2025-05-06 | 上海芯钛信息科技有限公司 | Chip safety mechanism self-checking system, method, computer device and storage medium |
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2001
- 2001-12-18 KR KR1020010080820A patent/KR20030050394A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7228478B2 (en) * | 2004-08-11 | 2007-06-05 | International Business Machines Corporation | Built-in self-test (BIST) for high performance circuits |
| CN119940246A (en) * | 2025-01-09 | 2025-05-06 | 上海芯钛信息科技有限公司 | Chip safety mechanism self-checking system, method, computer device and storage medium |
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Patent event date: 20020614 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |