KR20020017425A - flash EEPROM and method for manufacturing the same - Google Patents
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Abstract
본 발명은 부유 게이트의 접합을 용이하게 하고 접합 면적을 증가시키도록 한 플래쉬 이이피롬 셀 및 그의 제조방법에 관한 것으로서, 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖고 형성되는 복수개의 제 1 부유 게이트와, 상기 제 1 부유 게이트의 양측면에 형성되는 절연막 측벽과, 상기 실리콘 기판의 표면에 형성되는 BN+영역 및 열산화막과, 상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 HLD막과, 상기 HLD막의 측면에 형성되는 폴리 실리콘 측벽과, 상기 제 1 부유 게이트 및 폴리 실리콘 측벽과 전기적으로 연결되면서 콘택홀 및 그에 인접한 HLD막상에 형성되는 제 2 부유 게이트와, 상기 제 2 부유 게이트의 표면에 형성되는 인터 폴리 산화막과, 상기 인터 폴리 산화막상에 형성되는 제어 게이트를 포함하여 구성됨을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a flash ypyrom cell and a method of manufacturing the same for facilitating the joining of a floating gate and increasing a junction area. Contact holes such that a first floating gate, an insulating film sidewall formed on both sides of the first floating gate, a BN + region and a thermal oxide film formed on a surface of the silicon substrate, and a predetermined portion of the surface of the first floating gate are exposed. An HLD film formed on the side surface of the HLD film, a polysilicon sidewall formed on a side surface of the HLD film, a second floating gate formed on a contact hole and an HLD film adjacent thereto while being electrically connected to the first floating gate and the polysilicon sidewall; An interpoly oxide film formed on the surface of the second floating gate and a control formed on the interpoly oxide film It characterized by configured to include a byte.
Description
본 발명은 플래쉬 이이피롬(Flash EEPROM) 셀에 관한 것으로, 특히 부유 게이트와 부유 게이트의 접합을 용이하게 하는데 적당한 플래쉬 이이피롬 셀 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flash EEPROM cells, and more particularly, to flash epyrom cells suitable for facilitating the joining of a floating gate and a floating gate, and a method of manufacturing the same.
일반적으로 메모리 소자는 롬(ROM : Read Only Memory)과 램(RAM : Random Access Memory)으로 구분된다.In general, memory devices are classified into read only memory (ROM) and random access memory (RAM).
먼저, 롬(ROM)은 제조 공정중에서 확산층, 이온주입 및 콘택홀(Contact Hole)용 마스크(Mask)에 미리 프로그램 데이터(Program Data)를 입력하여 프로그램하는 마스크롬과, 칩(Chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 피롬(PROM : Programmable ROM)이 있다.First, a ROM is manufactured by manufacturing a mask ROM and a chip in which program data is input in advance into a mask for a diffusion layer, an ion implantation, and a contact hole in a manufacturing process. There is a PROM (Programmable ROM) that is mounted and then electrically programmed.
상기 PROM은 다시 자외선을 이용하여 입력 데이터를 소거할 수 있는 이피롬(EPROM : Erasable PROM)과 전기적으로 입력 데이터를 소거할 수 있는 이이피롬(EEPROM : Electrically Erasable PROM)으로 구분된다.The PROM is further classified into an EPROM (Erasable PROM) capable of erasing input data using ultraviolet rays and an EEPROM (Electroly Erasable PROM) capable of electrically erasing input data.
일반적인 플래쉬 메모리의 프로그램/소거는 플로팅 게이트에 전하를 주입 또는 방출로 행한다.Program / erase of a typical flash memory is performed by injecting or releasing charge into the floating gate.
상기 전자의 주입 방출법에는 여러 가지가 있는데, 열전자(Hot Electron) 주입법, 터널링 산화막에 고전계(8MV/cm이상)를 인가해서 F-N(Fowler-Nordheim) 터널 주입, 방출중에서도 터널 산화막 전면으로 F-N전류를 흐르게 하는 것, 소오스/드레인 확산층 위의 산화막으로 흘리는 것이 있다.There are various kinds of electron injection and emission methods. Hot electron injection, FN (Fowler-Nordheim) tunnel injection and emission by applying a high electric field (8 MV / cm or more) to the tunneling oxide film is performed. Flows to the oxide film on the source / drain diffusion layer.
이들의 전자 주입, 방출 동작중 메모리 셀의 신뢰성을 결정하고 있는 것은 F-N 터널 전류를 흐르게 할 때에 생기는 터널링 산화막의 열화 현상이다.The reliability of the memory cell during these electron injection and emission operations is determined by the deterioration of the tunneling oxide film generated when the F-N tunnel current flows.
그리고 실리콘 산화막에 고전계를 인가해서 F-N 터널 전류를 흐르게 하면, 막 안에 정공 트랩, 전자 트랩이 발생하고, 얇은 산화막(10㎚이하)인 경우 저전계에서의 누설 전류 발생도 관측된다.When a high electric field is applied to the silicon oxide film to flow the F-N tunnel current, hole traps and electron traps are generated in the film, and in the case of a thin oxide film (10 nm or less), leakage current generation in a low electric field is also observed.
플래쉬 메모리는 전기적으로 고쳐쓰기가 가능한 불휘발성 메모리로서 메모리셀에 데이터를 프로그램 하는 원리는 다음과 같다.Flash memory is an electrically rewritable nonvolatile memory. The principle of programming data in a memory cell is as follows.
프로그램시에는 종래 자외선 소거형 EPROM과 같은 열전자를 주입하는 방식을 이용한다.In programming, a method of injecting hot electrons such as a conventional ultraviolet erasing EPROM is used.
즉, 메모리셀의 드레인 부근에서 발생한 전자를 부유 게이트에 주입시키기 위해서는 제어 게이트에 고전압을 인가한다. 따라서, 부유 게이트에 일정량 이상의 전자가 주입되면 메모리셀 트랜지스터의 문턱전압(Threshold Voltage)이 상승한다.That is, a high voltage is applied to the control gate to inject electrons generated near the drain of the memory cell into the floating gate. Therefore, when a predetermined amount or more of electrons are injected into the floating gate, the threshold voltage of the memory cell transistor increases.
그리고 전자가 주입되고 있지 않는 메모리셀의 트랜지스터의 문턱전압과 차이로서 정보량 0 또는 1을 구별한다.The information amount 0 or 1 is distinguished from the threshold voltage of the transistor of the memory cell in which no electrons are injected.
한편, 정보의 고쳐쓰기는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(F-N : Fowler Nordheim)형 터널전류를 이용하여 메모리 셀 트랜지스터의 문턱 전압을 초기치로 되돌린다.On the other hand, the rewriting of information causes the electrons injected into the floating gate using the erase gate of the flash memory to return the threshold voltage of the memory cell transistor to the initial value using the Fowler Nordheim (FN) type tunnel current. .
이하, 첨부된 도면을 참조하여 종래의 플래쉬 이이피롬 셀의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a conventional flash Y pyrom cell with reference to the accompanying drawings as follows.
도 1a 내지 도 1e는 종래의 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도이고, 도 2a 내지 도 2e는 종래의 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도이다.1A to 1E are process cross-sectional views illustrating a manufacturing method according to a channel length direction of a conventional flash ypyrom cell, and FIGS. 2A to 2E are process cross-sectional views illustrating a manufacturing method along a channel width direction of a conventional flash y pyrom cell. to be.
도 1a 및 도 2a에 도시된 바와 같이, 실리콘 기판(11)상에 터널링 산화막(12)을 형성하고, 상기 터널링 산화막(12)상에 부유 게이트(Floating Gate)용 제 1 폴리 실리콘과 질화막(14)을 차례로 형성한다.1A and 2A, a tunneling oxide film 12 is formed on a silicon substrate 11, and the first polysilicon and nitride film 14 for floating gate is formed on the tunneling oxide film 12. ) In turn.
이어, 포토 및 식각공정을 통해 상기 질화막(14), 제 1 폴리 실리콘, 터널링 산화막(12)을 선택적으로 제거하여 제 1 부유 게이트 라인(13)을 형성한다.Subsequently, the nitride layer 14, the first polysilicon, and the tunneling oxide layer 12 are selectively removed through a photo and etching process to form a first floating gate line 13.
그리고 상기 제 1 부유 게이트 라인(13)을 포함한 실리콘 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 제 1 부유 게이트 라인(13)의 양측면에 절연막 측벽(15)을 형성한다.After the insulating film is formed on the entire surface of the silicon substrate 11 including the first floating gate line 13, an etch back process is performed on the entire surface of the insulating film sidewall 15 on both sides of the first floating gate line 13. To form.
이어, 상기 질화막(14) 및 절연막 측벽(15)을 마스크로 이용하여 노출된 실리콘 기판(11), 즉 소오스/드레인이 형성될 부분에 BN+(Buried N+)불순물 이온을 주입하여 BN+영역(16)을 형성한다.Next, the nitride film 14 and the insulating side wall of the silicon substrate 11 is exposed using a 15 as a mask, that is BN + the portion to be the source / drain formation (Buried N +) by implanting impurity ions BN + region (16) is formed.
도 1b 및 도 2b에 도시한 바와 같이, 상기 실리콘 기판(11)에 열산화공정을 실시하여 상기 BN+영역(16)이 형성된 실리콘 기판(11)의 표면에 열산화막(17)을 형성한다.As shown in FIGS. 1B and 2B, a thermal oxidation process is performed on the silicon substrate 11 to form a thermal oxide film 17 on the surface of the silicon substrate 11 on which the BN + region 16 is formed.
이어, 상기 질화막(14)을 제거하고, 포토 및 식각공정을 통해 상기 제 1 부유 게이트 라인(13)을 채널 폭 방향으로 디파인(Define)하여 제 1 부유 게이트(13a)를 형성한다.Subsequently, the nitride layer 14 is removed, and the first floating gate line 13 is defined in the channel width direction through photo and etching to form the first floating gate 13a.
도 1c 및 도 2c에 도시한 바와 같이, 상기 제 1 부유 게이트(13a)를 포함한 실리콘 기판(11)의 전면에 셀의 폭 방향으로의 격리를 위해 HLD(High temperature Low Deposition)막(18)을 형성한다.As shown in FIGS. 1C and 2C, a high temperature low deposition (HLD) film 18 is formed on the entire surface of the silicon substrate 11 including the first floating gate 13a for isolation in the width direction of the cell. Form.
이어, 포토 및 식각공정을 통해 상기 제 1 부유 게이트(13a)의 표면이 소정부분 노출되도록 상기 HLD막(18)을 선택적으로 제거하여 콘택홀(19)을 형성한다.Subsequently, the contact hole 19 is formed by selectively removing the HLD layer 18 so that a predetermined portion of the surface of the first floating gate 13a is exposed through photo and etching processes.
도 1d 및 도 2d에 도시한 바와 같이, 상기 콘택홀(19)을 포함한 실리콘 기판(11)의 전면에 부유 게이트용 제 2 폴리 실리콘을 형성하고, 포토 및 식각공정을 통해 상기 BN+영역(16)의 수평한 방향으로 제 2 폴리 실리콘을 선택적으로 제거하여 제 2 부유 게이트 라인(20)을 형성한다.1D and 2D, a second polysilicon for floating gate is formed on the entire surface of the silicon substrate 11 including the contact hole 19, and the BN + region 16 is formed through photo and etching processes. ) Selectively removes the second polysilicon in the horizontal direction to form the second floating gate line 20.
이어, 상기 제 2 부유 게이트 라인(20)을 포함한 실리콘 기판(11)의 전면에 인터 폴리 산화막(21)을 형성한다.Subsequently, an interpoly oxide film 21 is formed on the entire surface of the silicon substrate 11 including the second floating gate line 20.
도 1e 및 도 2e에 도시한 바와 같이, 상기 인터 폴리 산화막(21)상에 제어게이트용 제 3 폴리 실리콘 및 캡 HLD막(23)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 캡 HLD막(23) 및 제 3 폴리 실리콘을 선택적으로 제거하여 제어 게이트(22)를 형성한다.As shown in FIGS. 1E and 2E, a third polysilicon for control gate and a cap HLD film 23 are sequentially formed on the interpoly oxide film 21, and the cap HLD film ( 23 and the third polysilicon are selectively removed to form the control gate 22.
이어, 상기 캡 HLD막(23)을 마스크로 이용하여 상기 제 2 부유 게이트 라인(20)을 선택적으로 제거하여 제 2 부유 게이트(20a)를 형성한다.Subsequently, the second floating gate line 20 is selectively removed using the cap HLD layer 23 as a mask to form a second floating gate 20a.
여기서 미설명한 번호 24는 이후 콘택 및 배선 공정에서 제어 게이트(22) 및 제 2 부유 게이트(20a)를 절연시키기 위한 절연막 측벽이다.Reference numeral 24, which is not described herein, is an insulating film sidewall for insulating the control gate 22 and the second floating gate 20a in a subsequent contact and wiring process.
그러나 상기와 같은 종래의 플래쉬 이이피롬 셀의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, the conventional method of manufacturing a flash ypyrom cell as described above has the following problems.
즉, 제 1 부유 게이트와 제 2 부유 게이트의 접합으로 형성되는 부유 게이트의 접합이 불안하다.That is, the junction of the floating gate formed by the junction of a 1st floating gate and a 2nd floating gate is unstable.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 부유 게이트의 접합을 용이하게 하고 접합 면적을 증가시키도록 한 플래쉬 이이피롬 셀 및 그의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made in view of the above-described problems, and an object thereof is to provide a flash Y pyrom cell and a method of manufacturing the same, which facilitate the joining of a floating gate and increase the joining area.
도 1a 내지 도 1d는 종래의 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도1A to 1D are cross-sectional views illustrating a method of fabricating a flash epyrom cell in a channel length direction according to the related art.
도 2a 내지 도 2d는 종래의 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도Figure 2a to 2d is a process cross-sectional view showing a manufacturing method according to the channel width direction of the conventional flash ypyrom cells
도 3a는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 길이 방향에 따른 단면도Figure 3a is a cross-sectional view along the channel length direction of a flash ypyrom cell according to the present invention
도 3b는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 폭 방향에 따른 단면도3B is a cross-sectional view of a flash Y pyrom cell according to the present invention in a channel width direction;
도 4a 및 도 4e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도Figures 4a and 4e is a cross-sectional view showing a manufacturing method according to the channel length direction of the flash ypyrom cells according to the present invention
도 5a 및 도 5e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도5A and 5E are cross-sectional views illustrating a method of manufacturing a flash Y pyrom cell according to a channel width direction according to the present invention;
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 실리콘 기판 32 : 터널링 산화막31 silicon substrate 32 tunneling oxide film
33a : 제 1 부유 게이트 34 : 질화막33a: first floating gate 34: nitride film
35 : 절연막 측벽 36 : BN+영역35 insulating film sidewall 36 BN + region
37 : 열산화막 38 : HLD막37: thermal oxide film 38: HLD film
39 : 콘택홀 40 : 제 2 폴리 실리콘 측벽39: contact hole 40: second polysilicon sidewall
41a : 제 2 부유 게이트 42 : 인터 폴리 산화막41a: second floating gate 42: interpoly oxide film
43 : 제어 게이트 44 : 캡 HLD막43: control gate 44: cap HLD film
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 이이피롬 셀은 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖고 형성되는 복수개의 제 1 부유 게이트와, 상기 제 1 부유 게이트의 양측면에 형성되는 절연막측벽과, 상기 실리콘 기판의 표면에 형성되는 BN+영역 및 열산화막과, 상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 HLD막과, 상기 HLD막의 측면에 형성되는 폴리 실리콘 측벽과, 상기 제 1 부유 게이트 및 폴리 실리콘 측벽과 전기적으로 연결되면서 콘택홀 및 그에 인접한 HLD막상에 형성되는 제 2 부유 게이트와, 상기 제 2 부유 게이트의 표면에 형성되는 인터 폴리 산화막과, 상기 인터 폴리 산화막상에 형성되는 제어 게이트를 포함하여 구성됨을 특징으로 한다.The flash Y pyrom cell according to the present invention for achieving the above object is a plurality of first floating gate formed at regular intervals through a tunneling oxide film in a predetermined region on the silicon substrate and on both sides of the first floating gate An HLD film formed with an insulating film side wall, a BN + region and a thermal oxide film formed on a surface of the silicon substrate, a contact hole to expose a predetermined portion of the surface of the first floating gate, and a side surface of the HLD film. A polysilicon sidewall formed on the contact hole and an HLD layer adjacent thereto while being electrically connected to the first floating gate and the polysilicon sidewall, an interpoly oxide layer formed on a surface of the second floating gate; And a control gate formed on the interpoly oxide film.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 이이피롬 셀의 제조방법은 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖는 복수개의 제 1 부유 게이트를 형성하는 단계와, 상기 제 1 부유 게이트의 양측면에 절연막 측벽을 형성하는 단계와, 상기 실리콘 기판의 표면에 BN+영역을 형성하는 단계와, 상기 BN+영역이 형성된 실리콘 기판의 표면에 열산화막을 형성하는 단계와, 상기 제 1 부유 게이트를 포함한 전면에 HLD막을 형성하는 단계와, 상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 상기 HLD막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 HLD막의 측면에 폴리 실리콘 측벽을 형성하는 단계와, 상기 콘택홀 및 그에 인접한 HLD막상에 제 2 부유 게이트를 형성하는 단계와, 상기 제 2 부유 게이트의 표면에 인터 폴리 산화막을 형성하는 단계와, 상기 인터 폴리 산화막상에 제어 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, the method of manufacturing a flash Y pyrom cell according to the present invention for achieving the above object comprises the steps of forming a plurality of first floating gates having a predetermined interval through a tunneling oxide film in a predetermined region on the silicon substrate, Forming insulating film sidewalls on both sides of the first floating gate, forming a BN + region on the surface of the silicon substrate, forming a thermal oxide film on the surface of the silicon substrate on which the BN + region is formed, and Forming an HLD film on the entire surface including a first floating gate, selectively removing the HLD film so as to expose a predetermined portion of the surface of the first floating gate to form a contact hole, and forming a polysilicon sidewall on the side of the HLD film; Forming a second floating gate on the contact hole and the HLD layer adjacent thereto; Characterized in that the step of forming the inter-poly oxide film on the surface of the bit and the formation, including the step of forming a control gate is disposed on the inter-poly oxide.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래쉬 이이피롬 셀 및 그의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, a flash Y pyrom cell according to the present invention and a manufacturing method thereof will be described in detail.
도 3a는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 길이 방향에 따른 단면도이고, 도 3b는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 폭 방향에 따른 단면도이다.Figure 3a is a cross-sectional view of the flash y-pyrom cell according to the channel length direction according to the present invention, Figure 3b is a cross-sectional view of the flash y-pyrom cell according to the channel width direction according to the present invention.
도 3a 및 도 3b에 도시한 바와 같이, 실리콘 기판(31)상의 일정영역에 터널링 산화막(32)을 개재하여 일정한 간격을 갖고 형성되는 복수개의 제 1 부유 게이트(33a)와, 상기 제 1 부유 게이트(33a)의 양측면에 형성되는 절연막 측벽(35)과, 상기 실리콘 기판(31)의 표면에 형성되는 BN+영역(36) 및 열산화막(37)과, 상기 제 1 부유 게이트(33a)의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 HLD막(38)과, 상기 HLD막(38)의 측면에 형성되는 제 2 폴리 실리콘 측벽(40)과, 상기 제 1 부유 게이트(33a) 및 제 2 폴리 실리콘 측벽(40)과 전기적으로 연결되면서 콘택홀 및 그에 인접한 HLD막(38)상에 형성되는 제 2 부유 게이트(41a)와, 상기 제 2 부유 게이트(41a)의 표면에 형성되는 인터 폴리 산화막(42)과, 상기 인터 폴리 산화막(42)상에 형성되는 제어 게이트(43) 및 캡 HLD막(44)을 포함하여 구성된다.As shown in FIGS. 3A and 3B, a plurality of first floating gates 33a and a plurality of first floating gates formed at regular intervals through a tunneling oxide film 32 in a predetermined region on the silicon substrate 31 and the first floating gates. An insulating film sidewall 35 formed on both sides of the 33a, a BN + region 36 and a thermal oxide film 37 formed on the surface of the silicon substrate 31, and a surface of the first floating gate 33a. An HLD film 38 formed with a contact hole to expose the predetermined portion, a second polysilicon sidewall 40 formed on a side surface of the HLD film 38, the first floating gate 33a and a second A second floating gate 41a electrically connected to the polysilicon sidewall 40 and formed on the contact hole and the HLD film 38 adjacent thereto, and an interpoly oxide film formed on the surface of the second floating gate 41a. (42) and a control gate (43) and a cap HLD film (44) formed on the interpoly oxide film (42). It is configured to.
도 4a 및 도 4e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도이고, 도 5a 및 도 5e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도이다.Figures 4a and 4e is a cross-sectional view showing a manufacturing method according to the channel length direction of a flash ypyrom cell according to the present invention, Figures 5a and 5e is a manufacturing method according to the channel width direction of a flash ypyrom cell according to the present invention Process cross-sectional view showing the.
도 4a 및 도 5a에 도시된 바와 같이, 실리콘 기판(31)상에 터널링산화막(Tunneling Oxide)(32)을 형성하고, 상기 터널링 산화막(32)상에 부유 게이트(Floating Gate)용 제 1 폴리 실리콘과 질화막(34)을 차례로 형성한다.As shown in FIGS. 4A and 5A, a tunneling oxide 32 is formed on the silicon substrate 31, and the first polysilicon for floating gate is formed on the tunneling oxide 32. And the nitride film 34 are formed in this order.
이어, 포토 및 식각공정을 통해 상기 질화막(34), 제 1 폴리 실리콘, 터널링 산화막(32)을 선택적으로 제거하여 제 1 부유 게이트 라인(33)을 형성한다.Subsequently, the first floating gate line 33 is formed by selectively removing the nitride layer 34, the first polysilicon layer, and the tunneling oxide layer 32 through photo and etching processes.
그리고 상기 제 1 부유 게이트 라인(33)을 포함한 실리콘 기판(31)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 제 1 부유 게이트 라인(33)의 양측면에 절연막 측벽(35)을 형성한다.After forming an insulating film on the entire surface of the silicon substrate 31 including the first floating gate line 33, an etch back process is performed on the entire surface to form insulating film sidewalls 35 on both sides of the first floating gate line 33. To form.
이어, 상기 질화막(34) 및 절연막 측벽(35)을 마스크로 이용하여 노출된 실리콘 기판(31), 즉 소오스/드레인이 형성될 부분에 BN+(Buried N+)불순물 이온을 주입하여 BN+영역(36)을 형성한다.Next, the nitride film 34 and the insulating film side wall (35) of the silicon substrate 31 is exposed by using a mask, i.e., the portion to be the source / drain forming BN + (Buried N +) BN + region by implanting impurity ions Form 36.
도 4b 및 도 5b에 도시한 바와 같이, 상기 실리콘 기판(31)에 열산화공정을 실시하여 상기 BN+영역(36)이 형성된 실리콘 기판(31)의 표면에 열산화막(37)을 형성한다.As shown in FIGS. 4B and 5B, a thermal oxidation process is performed on the silicon substrate 31 to form a thermal oxide film 37 on the surface of the silicon substrate 31 on which the BN + region 36 is formed.
이어, 상기 질화막(34)을 제거하고, 포토 및 식각공정을 통해 상기 제 1 부유 게이트 라인(33)을 채널 폭 방향으로 디파인(Define)하여 제 1 부유 게이트(33a)를 형성한다.Subsequently, the nitride layer 34 is removed, and the first floating gate line 33 is defined in the channel width direction through photo and etching to form the first floating gate 33a.
도 4c 및 도 5c에 도시한 바와 같이, 상기 제 1 부유 게이트(33a)를 포함한 실리콘 기판(31)의 전면에 셀의 폭 방향으로의 격리를 위해 HLD(High temperature Low Deposition)막(38)을 형성한다.As shown in FIGS. 4C and 5C, a high temperature low deposition (HLD) film 38 is formed on the entire surface of the silicon substrate 31 including the first floating gate 33a for isolation in the cell width direction. Form.
이어, 포토 및 식각공정을 통해 상기 제 1 부유 게이트(33a)의 표면이 소정부분 노출되도록 상기 HLD막(38)을 선택적으로 제거하여 콘택홀(39)을 형성한다.Subsequently, the contact hole 39 is formed by selectively removing the HLD layer 38 so that the surface of the first floating gate 33a is partially exposed through a photo and etching process.
그리고 상기 콘택홀(39)을 포함한 실리콘 기판(31)의 전면에 제 2 폴리 실리콘을 형성한 후, 전면에 에치백 공정을 실시하여 상기 콘택홀(39)의 측면에 제 2 폴리 실리콘 측벽(40)을 형성한다.After the second polysilicon is formed on the entire surface of the silicon substrate 31 including the contact hole 39, an etchback process is performed on the entire surface of the silicon substrate 31 to form a second polysilicon sidewall 40 on the side surface of the contact hole 39. ).
도 4d 및 도 5d에 도시한 바와 같이, 상기 제 2 폴리 실리콘 측벽(40)을 포함한 실리콘 기판(31)의 전면에 제 3 폴리 실리콘을 형성하고, 포토 및 식각공정을 통해 상기 BN+영역(36)의 수평한 방향으로 제 2 폴리 실리콘을 선택적으로 제거하여 제 2 부유 게이트 라인(41)을 형성한다.4D and 5D, a third polysilicon is formed on the entire surface of the silicon substrate 31 including the second polysilicon sidewall 40, and the BN + region 36 is formed through photo and etching processes. ) Selectively removes the second polysilicon in the horizontal direction to form the second floating gate line 41.
이어, 상기 제 2 부유 게이트 라인(41)을 포함한 실리콘 기판(31)의 전면에 인터 폴리 산화막(42)을 형성한다.Subsequently, an interpoly oxide layer 42 is formed on the entire surface of the silicon substrate 31 including the second floating gate line 41.
한편, 상기 인터 폴리 산화막(42)은 제 2 부유 게이트 라인(41)의 표면에만 형성할 수도 있다.The interpoly oxide layer 42 may be formed only on the surface of the second floating gate line 41.
도 4e 및 도 5e에 도시한 바와 같이, 상기 인터 폴리 산화막(42)상에 제어 게이트용 제 4 폴리 실리콘 및 캡 HLD막(44)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 캡 HLD막(44) 및 제 4 폴리 실리콘을 선택적으로 제거하여 제어 게이트(43)를 형성한다.As shown in FIGS. 4E and 5E, the fourth polysilicon and the cap HLD film 44 for the control gate are sequentially formed on the interpoly oxide film 42, and the cap HLD film ( 44 and the fourth polysilicon are selectively removed to form the control gate 43.
이어, 상기 캡 HLD막(44)을 마스크로 이용하여 상기 제 2 부유 게이트 라인(41)을 선택적으로 제거하여 제 2 부유 게이트(41a)를 형성한다.Subsequently, the second floating gate line 41 is selectively removed using the cap HLD layer 44 as a mask to form a second floating gate 41a.
여기서 미설명한 번호 45는 이후 콘택 및 배선 공정에서 제어 게이트(43) 및 제 2 부유 게이트(41a)를 절연시키기 위한 절연막 측벽이다.Reference numeral 45 not described herein is an insulating film sidewall for insulating the control gate 43 and the second floating gate 41a in a subsequent contact and wiring process.
이후 공정은 도면에 도시되지 않았지만 통상적인 공정 등에 의해 콘택 및 배선 공정을 실시하여 플래쉬 이이피롬 셀을 형성한다.Since the process is not shown in the drawings, the contact and wiring process is performed by a conventional process or the like to form a flash Y pyrom cell.
이상에서 설명한 바와 같이 본 발명에 의한 플래쉬 이이피롬 셀의 제조방법을 다음과 같은 효과가 있다.As described above, the method of manufacturing the flash Y pyrom cell according to the present invention has the following effects.
즉, 콘택홀이 형성된 HLD막의 측면에 폴리 실리콘으로 이루어진 측벽을 형성함으로서 제 1 부유 게이트와 제 2 부유 게이트의 접합으로 형성되는 부유 게이트 형성시 접합을 용이하게 함과 동시에 접합 면적을 측벽의 길이로 조절함으로서 공정 마진을 향상할 수 있다.That is, by forming a sidewall made of polysilicon on the side of the HLD film in which the contact hole is formed, it is easy to bond when forming the floating gate formed by the junction of the first floating gate and the second floating gate, and at the same time, the junction area is reduced to the length of the sidewall. By adjusting the process margin can be improved.
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