KR200173008Y1 - Voltage controlled oscillator - Google Patents
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Abstract
본 고안은 전압 조절 오실레이터(Voltage Controlled Oscillator : 이하 "VCO"라 한다.)회로에 관한 것으로, 특히 저전압 구동 및 고집적화에 적당하도록, 소오스단이 공급전원전압(Vdd)에 연결되고, 게이트단이 전단의 드레인단에 연결된 2n+1(n=1, 2, 3,...)개의 피모스 트랜지스터와, 각 피모스 트랜지스터의 드레인단과 접지전원전압(Vss) 사이에 연결된 2n+1(n=1, 2, 3,...)개의 저항과, 피모스 트랜지스터에 드레인단에 소오스단이 연결되고, 드레인단이 접지전원전압(Vss)에 연결되고, 게이트단이 제어전압(Vcon)에 연결된 2n(n=1, 2, 3,...)개의 엔모스 트랜지스터를 포함하여 이루어지며, 2m+1단의 피모스 트랜지스터의 드레인단은 출력단과, 제1단의 게이트단에 연결되도록 구성하여, 종래의 VCO회로에서 인버터회로를 2개의 모스 트랜지스터를 이용한 시모스 인버터회로로 구현하던 것을 하나의 모스 트랜지스터와 저항으로 구성함으로써 구동 전력이 종래의 VCO회로에 비해 상대적으로 작고, 모스 트랜지스터의 개수를 줄여 집적도를 높일 수 있음을 효과적 특징으로 한다.The present invention relates to a voltage controlled oscillator (hereinafter referred to as a "VCO") circuit, and is particularly suitable for low voltage driving and high integration, the source terminal is connected to the supply power supply voltage (Vdd), the gate end is sheared 2n + 1 (n = 1, 2, 3, ...) PMOS transistors connected to the drain terminals of the PMOS transistors, and 2n + 1 (n = 1 connected between the drain terminals of each PMOS transistor and the ground supply voltage Vss). , 2, 3, ...) resistors, a source terminal connected to the drain terminal of the PMOS transistor, the drain terminal connected to the ground power supply voltage (Vss), and the gate terminal connected to the control voltage (Vcon). and (n = 1, 2, 3, ...) NMOS transistors, and the drain terminal of the 2m + 1 stage PMOS transistor is configured to be connected to the output terminal and the gate terminal of the first stage, Inverter circuit is implemented as CMOS inverter circuit using two MOS transistors in the conventional VCO circuit. Dunn and the effective characteristic that this configuration the drive power by a single MOS transistor and a resistor to increase the relatively small, reducing the number of MOS transistor density compared to a conventional VCO circuit.
Description
제1도는 종래의 VCO회로도.1 is a conventional VCO circuit diagram.
제2도는 엔모스 트랜지스터의 출력특성도.2 is an output characteristic diagram of an NMOS transistor.
제3도는 종래의 VCO회로의 전달특성도.3 is a transfer characteristic diagram of a conventional VCO circuit.
제4도는 본 고안의 VCO회로도.4 is a VCO circuit diagram of the present invention.
제5도는 본 고안의 VCO회로의 전달특성도.5 is a transfer characteristic diagram of a VCO circuit of the present invention.
본 고안은 전압 조절 오실레이터(Voltage Controlled Oscillator : 이하 "VCO"라 한다.)회로에 관한 것으로, 특히 저전압 구동 및 고집적화에 적당하도록 한 VCO회로에 관한 것이다.The present invention relates to a voltage controlled oscillator (hereinafter referred to as "VCO") circuit, and more particularly to a VCO circuit suitable for low voltage driving and high integration.
VCO회로는 전압을 조절하여 주파수를 조절함으로써 원하는 주파수의 출력을 얻는 오실레이터회로이다.The VCO circuit is an oscillator circuit that obtains an output of a desired frequency by regulating a voltage by adjusting a voltage.
종래의 VCO회로는 도시된 제1도와 같이, 피모스 및 엔모스 트랜지스터로 구성된 복수개의 시모스 인버터(CMOS inverter)회로(INV1..INV2m+1)(m=1, 2, 3,...)와, 최종 출력단에 연결된 시모스 인버터 회로(INV2m+1)를 제외한 각 시모스 인버터 회로(INV1..INV2m)의 출력단에 소오단이 연결되고, 드레인단이 접지전원전압(Vss)에 연결되며 게이트단이 제어전압(Vcon)에 연결된 복수개의 전압제어용 엔모스 트랜지스터(MN1..MN2m)로 구성되어 있다. 이때, 각 시모스 인버터 회로는 서로 병렬연결되어 있으며, 임의 번째의 시모스 인버터 회로는 앞선 시모스 인버터회로의 출력단에 입력단이 연결되어 있다. 한편, 최종 시모스 인버터 회로(INV2m+1)의 출력단은 최초 시모스 인버터 회로(INV1)의 입력단(IN)에 연결되어 있다.The conventional VCO circuit has a plurality of CMOS inverter circuits (INV 1 ..INV 2m + 1 ) (m = 1, 2, 3, ..) composed of PMOS and NMOS transistors as shown in FIG. So) is connected to the output terminal of each CMOS inverter circuit (INV 1 ..INV 2m ) except the CMOS inverter circuit (INV 2m + 1 ) connected to the final output terminal, and the drain terminal is connected to the ground power supply voltage (Vss). A plurality of voltage controlling NMOS transistors MN 1 ..MN 2m connected to the control voltage Vcon are connected to each other. At this time, each CMOS inverter circuit is connected in parallel with each other, the arbitrary CMOS inverter circuit is the input terminal is connected to the output terminal of the previous CMOS inverter circuit. On the other hand, the output terminal of the final CMOS inverter circuit INV 2m + 1 is connected to the input terminal IN of the initial CMOS inverter circuit INV 1 .
또한, 시모스 인버터회로의 출력단자는 다음 시모스 인버터회로의 입력단외에 전압제어 엔모스 트랜지스터의 소오스단과 연결되어 있다. 시모스 인버터회로를 구성하는 피모스 트랜지스터의 소오스단은 공급전원전압(Vdd)에 커먼(common)되어 있고, 시모스 인버터회로의 엔모스 트랜지스터의 드레인단 및 전압 제어 엔모스 트랜지스터의 드레인단은 접지전원전압(Vss)에 커먼되어 있다.The output terminal of the CMOS inverter circuit is connected to the source terminal of the voltage controlled NMOS transistor in addition to the input terminal of the next CMOS inverter circuit. The source terminal of the PMOS transistor constituting the CMOS inverter circuit is common to the supply power supply voltage Vdd, and the drain terminal of the NMOS transistor and the drain terminal of the voltage control NMOS transistor of the CMOS inverter circuit are grounded supply voltage. Common to (Vss).
종래의 VCO회로에 있어서, 전압제어 엔모스 트랜지스터는 가변저항의 역할을 하는데, 공급전원전압(Vdd)이 인가되면, 임의의 시모스 인버터회로의 입력에는 전압제어 엔모스 트랜지스터의 저항성분으로 인해 그라운드레벨("L"상태)이 인가되므로, 피모스 트랜지스터에 채널이 형성되어 시모스 인버터회로 출력에는 공급전원전압 Vdd레벨("H"상태)의 신호가 나오게 되어 그 다음단의 시모스 인버터회로의 입력으로 인가된다.In the conventional VCO circuit, the voltage controlled NMOS transistor serves as a variable resistor. When a supply power supply voltage Vdd is applied, the ground level is applied to an input of an arbitrary CMOS inverter circuit due to the resistance component of the voltage controlled NMOS transistor. Since the "L" state is applied, a channel is formed in the PMOS transistor, and a signal having a supply power supply voltage Vdd level ("H" state) is output to the CMOS inverter circuit output and applied to the input of the next CMOS inverter circuit. do.
따라서, 다음단의 시모스 인버터회로에 Vdd레벨("H"상태)의 신호가 입력되면, 엔모스 트랜지스터에 채널이 형성되어 그라운드레벨("L"상태)의 신호가 출력된다.Therefore, when the Vdd level ("H" state) signal is input to the next stage CMOS inverter circuit, a channel is formed in the NMOS transistor, and the ground level ("L" state) signal is output.
그러므로, 각 시모스 인버터회로의 출력이 L-H-L 상태를 반복하게 되며, 2m+1(m=1, 2, 3,...)개의 시모스 인버터회로를 거쳐나온 출력은 다시 첫번째 시모스 인버터회로의 입력으로 피드백되어 오실레이션을 반복하게 된다.Therefore, the output of each CMOS inverter circuit repeats the LHL state, and the output from 2m + 1 (m = 1, 2, 3, ...) CMOS inverter circuits is fed back to the input of the first CMOS inverter circuit. The oscillation is repeated.
제2도의 엔모스 트랜지스터의 전압전류특성곡선이 보이는 바와 같이, 전압 제어 엔모스 트랜지스터는 저항성 영역에서 게이트-소오스 전압(Vgs)를 컨트롤하는 가변 저항 역할을 하는데, 이때 저항값 R은 Vds/Id이고, 주파수 f는 1/2πRC이므로, 게이트 소오스간 전압을 바꾸어 주면, 저항값이 바뀌게 되고, 이로부터 주파수를 조절할 수 있어 다양한 주파수의 출력을 얻을 수 있다. 주파수 f를 결정하는 요소중 C는 시모스 인버터 회로의 입력단에 발생되는 인트로듀스드 캐패시턴스(introduced capacitance)이다.As shown in the voltage-current characteristic curve of the NMOS transistor of FIG. 2, the voltage-controlled NMOS transistor serves as a variable resistor controlling the gate-source voltage Vgs in the resistive region, where the resistance value R is Vds / Id. Since the frequency f is 1 / 2πRC, if the voltage between the gate sources is changed, the resistance value is changed. From this, the frequency can be adjusted to obtain outputs of various frequencies. Among the factors determining the frequency f, C is the introduced capacitance generated at the input of the CMOS inverter circuit.
제3도는 종래 VCO회로의 전달 특성을 나타내는 곡선으로, 시모스 인버터 회로를 사용하기 때문에 2Vt이상(Vtp+Vtn+α)의 전압을 필요로 함을 볼 수 있다.3 is a curve showing a transfer characteristic of a conventional VCO circuit, and since the CMOS inverter circuit is used, it can be seen that a voltage of 2 Vt or more (Vtp + Vtn + α) is required.
이와 같이, 종래의 VCO회로에서는 2Vt이상의 전압을 필요로 하고, 피모스 트랜지스터 및 엔모스 트랜지스터로 구성된 시모스 인버터 회로를 채택하기 때문에 소자 집적화에 한계가 있었다.As described above, the conventional VCO circuit requires a voltage of 2 Vt or more and adopts a CMOS inverter circuit composed of a PMOS transistor and an NMOS transistor, thereby limiting device integration.
본 고안은 위에 기술한 종래의 문제점을 해결하기 위하여 시모스 인버터 회로를 하나의 모스 트랜지스터와 저항으로 대체하여 집적화 및 구동 전압의 크기를 줄일 수 있도록 한 것이다.The present invention is to replace the CMOS inverter circuit with a MOS transistor and a resistor in order to solve the conventional problems described above to reduce the size of the integration and driving voltage.
본 고안은 소오스단이 공급전원전압(Vdd)에 연결되고, 게이트단이 전단의 드레인단에 연결된 2n+1(n=1, 2, 3,...)개의 피모스 트랜지스터와, 각 피모스 트랜지터의 드레인단과 접지전원전압(Vss) 사이에 연결된 2n+1(n=1, 2, 3,...)개의 저항과, 피모스 트랜지스터에 드레인단에 소오스단이 연결되고, 드레인이 접지전원전압(Vss)에 연결되고, 게이트단이 제어전압(Vcon)에 연결된 2n(n=1, 2, 3,...)개의 엔모스 트랜지스터를 포함하여 이루어지며, 제2n+1단의 상기 피모스 트랜지스터의 드레인단은 출력단과, 제1단의 게이트단에 연결되는 것을 특징으로 하는 전압조절 오실레이터(VCO)회로이다.According to the present invention, 2n + 1 (n = 1, 2, 3, ...) PMOS transistors having a source terminal connected to a supply power supply voltage (Vdd) and a gate terminal connected to a drain terminal of a previous stage, and each PMOS 2n + 1 (n = 1, 2, 3, ...) resistors connected between the drain terminal of the transistor and the ground supply voltage (Vss), the source terminal is connected to the drain terminal of the PMOS transistor, and the drain is grounded. A 2n (n = 1, 2, 3, ...) NMOS transistor connected to a power supply voltage Vss and having a gate terminal connected to a control voltage Vcon. The drain terminal of the PMOS transistor is a voltage controlled oscillator (VCO) circuit, which is connected to the output terminal and the gate terminal of the first stage.
제4도는 본 고안의 VCO회로의 회로도로서, 2n+1(n=1, 2, 3,...)개의 피모스 트랜지스터(MP1..MP2n+1)의 소오스단은 공급전원전압(Vdd)에 커몬되어 있고, 드레인단은 저항(R1..R2n+1)을 통하여 접지전원전압(Vss)에 연결되어 있다. 임의의 피모스 트랜지스터의 게이트단은 전단의 피모스 트랜지스터의 드레인단에 연결되어 있으며, 첫단의 피모스 트랜지스터의 게이트단은 최종단(2n+1단)의 드레인단에 연결되어 있어서 신호가 피드백되도록 구성되어 있다. 또한, 각 피모스 트랜지스터의 드레인단에 소오스단이 연결되고, 드레인단이 접지전원전압(Vss)에 커몬되어 연결되며, 게이트단이 제어전압(Vcon)에 연결되어 있는 2n개의 전압제어용 엔모스 트랜지스터가 있다. 그리고, 2n+1번째 피모스 트랜지스터(MP2n+1)의 드레인단은 출력단(Out)과 첫번째(MP1) 피모스 트랜지스터의 게이트단에 연결되어 있다. 이때, 2n+1개의 저항은 모두 같은 저항값을 가지도록 구성한다.4 is a circuit diagram of the VCO circuit of the present invention, wherein the source terminals of 2n + 1 (n = 1, 2, 3, ...) PMOS transistors (MP 1 ..MP 2n + 1 ) are supplied with supply voltage ( and is keomon to Vdd), the drain stage is connected to the ground supply voltage (Vss) through a resistor (R 1 ..R 2n + 1) . The gate terminal of any PMOS transistor is connected to the drain terminal of the PMOS transistor of the previous stage, and the gate terminal of the PMOS transistor of the first stage is connected to the drain terminal of the final stage (2n + 1 stage) so that the signal is fed back. Consists of. Also, a 2n voltage controlling NMOS transistor having a source terminal connected to the drain terminal of each PMOS transistor, a drain terminal connected to the ground power supply voltage Vss, and a gate terminal connected to the control voltage Vcon. There is. The drain terminal of the 2n + 1th PMOS transistor MP 2n + 1 is connected to the output terminal Out and the gate terminal of the first (MP 1 ) PMOS transistor. In this case, 2n + 1 resistors are configured to have the same resistance value.
이러한 본 고안의 VCO회로는 피모스 트랜지스터(MP1..MP2n+1)가 종래 VCO회로에서의 시모스 인버터회로 기능을 하고, 저항(R1..R2n+1)이 종래의 시모스 인버터회로를 구성하는 엔모스 트랜지스터의 역할을 한다. 그리고, 전압 제어 엔모스 트랜지스터는 종래와 같이 가변저항의 역할을 한다.In this VCO circuit of the present invention, a PMOS transistor (MP 1 ..MP 2n + 1 ) functions as a CMOS inverter circuit in a conventional VCO circuit, and a resistor (R 1 ..R 2n + 1 ) is a conventional CMOS inverter circuit. It acts as an NMOS transistor. The voltage controlled NMOS transistor serves as a variable resistor as in the prior art.
따라서, 공급전원전압(Vdd)이 최초 인가되면, 임의의 피모스 트랜지스터 입력단에는 저항으로 인해 그라운드레벨("L"상태)의 신호가 인가되고, 이로 인해 피모스 트랜지스터에 채널이 형성되어 공급전원전압(Vdd)레벨의 신호가 출력단으로 인가되면서, 저항(R)에 공급전원전압(Vdd)레벨의 신호가 걸리게 되고, 이 전압은 다음단의 피모스 트랜지스터 입력으로 인가된다.Therefore, when the supply power supply voltage Vdd is first applied, a signal of ground level (“L” state) is applied to any PMOS transistor input terminal due to a resistance, thereby forming a channel in the PMOS transistor, thereby supplying a supply power supply voltage. As the signal of the (Vdd) level is applied to the output terminal, a signal of the supply power supply voltage (Vdd) level is applied to the resistor R, and this voltage is applied to the input of the next PMOS transistor.
공급전원전압(Vdd)레벨의 신호가 인가된 피모스 트랜지스터는 채널이 형성되지 않아, 출력단에는 저항으로 인한 그라운드 바이어스가 인가되어, 이러한 H-L-H상태가 반복되면서, 2n+1(n=1, 2, 3,...)개의 피모스 트랜지스터를 거쳐나온 출력은 다시 첫번째 피모스 트랜지스터 입력으로 피드백되어 오실레이션을 반복하게 된다.In the PMOS transistor to which the signal of the supply power supply voltage Vdd level is applied, a channel is not formed, and a ground bias due to a resistance is applied to the output terminal, so that the HLH state is repeated, and 2n + 1 (n = 1, 2, The output from the 3, ... PMOS transistors is fed back to the first PMOS transistor input to repeat the oscillation.
제5도는 본 고안의 피모스 트랜지스터로 구현한 인버터 회로의 전달 특성 곡선으로, 본 고안의 VCO회로는 Vtp+α의 전압만을 필요로 함을 알 수 있다. 이는 시모스 인버터회로를 하나의 피모스 트랜지스터로 대체함으로써 생기는 효과이다.5 is a transfer characteristic curve of an inverter circuit implemented with a PMOS transistor of the present invention, and it can be seen that the VCO circuit of the present invention requires only a voltage of Vtp + α. This is the effect of replacing the CMOS inverter circuit with one PMOS transistor.
본 고안에 의한 VCO회로는 인버터회로를 2개의 모스 트랜지스터를 이용한 시모스 인버터회로로 구현하던 것을 하나의 모스 트랜지스터와 저항으로 구성함으로써 구동 전력이 종래의 VCO회로에 비해 상대적으로 작고, 모스 트랜지스터의 개수를 줄여 집적도를 높일 수 있음을 효과적 특징으로 한다.The VCO circuit according to the present invention is composed of one MOS transistor and a resistor implemented in the inverter circuit using two MOS transistors, so that the driving power is relatively smaller than that of the conventional VCO circuit, and the number of MOS transistors is reduced. It can be effectively reduced to increase the density.
Claims (2)
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