KR20000040725A - Phase control circuit - Google Patents
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Abstract
Description
본 발명은 위상 제어회로에 관한 것으로, 특히 다수개의 인버터 체인과 캐패시터로 구성되어 입력 클럭을 전파지연시키는 위상 제어회로에 관한 것이다.The present invention relates to a phase control circuit, and more particularly, to a phase control circuit composed of a plurality of inverter chains and capacitors to propagate an input clock.
동기 시스템(Synchronous System)에서는 데이터의 입력과 출력, 리드, 라이트 등이 클럭신호에 동기되어 이루어진다. 대개의 경우 클럭의 엣지(edge)에 맞추어 데이터의 취급이 이루어지는데, 특히 데이터의 라이트 모드에서는 데이터의 셋업/홀드 시간이 매우 중요하다.In a synchronous system, data input and output, reads, and writes are synchronized with a clock signal. In most cases, data is handled according to the edge of the clock. Especially, in the data write mode, the data setup / hold time is very important.
데이터의 셋업 시간은 데이터의 라이트 동작을 수행하는데 필요한 데이터와 어드레스 등이 클럭의 천이가 발생하지 전에 미리 확보되어 있어야 하는 시간을 의미한다. 또 데이터의 홀드 시간은 클럭의 천이 이전에 확보되어 있던 데이터와 어드레스 등이 클럭 천이 후에 유지되어 있어야 하는 시간을 의미한다. 즉, 클럭 천이 시점을 기준으로 셋업 시간과 홀드 시간 내의 데이터 또는 어드레스 만이 유효한 것으로 취급되는 것이다.The setup time of the data means a time for which data and an address, etc. necessary for performing the data write operation must be secured before the clock transition occurs. In addition, the hold time of data means the time when data, an address, etc. which were previously secured before the clock transition should be maintained after the clock transition. That is, only data or addresses within the setup time and hold time are treated as valid based on the clock transition time.
데이터의 셋업/홀드 시간의 차원에서 데이터와 클럭의 관계를 최적화하기 위해서는 필요에 따라 클럭의 위상을 앞당기거나 늦춰야 하는 경우가 발생한다. 특히 제품의 양산에 앞서 최적의 지연시간을 찾기 위한 테스트가 선행되며 이를 위하여 위상 제어회로가 사용된다. 위상동기루프회로(PLL; Phase Locked Loop) 등에서 출력되는 클럭을 지연시켜서 위상을 제어한다.In order to optimize the relationship between data and clock in terms of data setup / hold time, it is often necessary to advance or slow the clock phase as needed. In particular, a test is performed to find the optimal delay time before the mass production of the product. A phase control circuit is used for this purpose. Phase is controlled by delaying a clock output from a phase locked loop (PLL) or the like.
도 1은 종래의 위상 제어회로를 나타낸 회로도이다. 위상동기루프회로에서 출력되는 클럭신호는 다수개의 인버터(104)가 직렬 연결된 인버터 체인을 통과하게 된다. 각각의 인버터(104)의 출력단에는 인버터(104)와 병렬로 캐패시터(108)가 연결된다. 앞단의 인버터(104)의 출력에 의해 캐패시터(108)가 충전 또는 방전되어야 비로소 다음 단의 인버터의 로직 임계전압(logic threshold voltage)을 극복할 수 있게된다. 이와 같은 캐패시터의 충방전에 소요되는 시간이 바로 지연시간으로 작용하여 클럭의 위상을 앞당기거나 늦출 수 있는 것이다.1 is a circuit diagram showing a conventional phase control circuit. The clock signal output from the phase locked loop circuit passes through a chain of inverters in which a plurality of inverters 104 are connected in series. A capacitor 108 is connected to the output terminal of each inverter 104 in parallel with the inverter 104. The output of the inverter 104 at the front end allows the capacitor 108 to be charged or discharged to overcome the logic threshold voltage of the inverter at the next end. The time required for charging and discharging such a capacitor can act as a delay time to advance or slow down the clock phase.
지연시간을 감소시키기 위해서는 도 1의 캐패시터 가운데 일부를 인버터와 분리해야 한다. 이를 위하여 인버터(104)와 캐패시터(108) 사이에 퓨즈(fuse)를 연결하거나, 메탈 옵션(metal option)을 사용한다. 메탈 옵션은 인버터(104)의 출력단자(또는 입력단자)와 캐패시터(108) 사이의 경로 가운데 일부분을 형성시키거나 형성시키지 않음으로써 신호가 전달되거나 전달되지 않도록 하는 것이다. 이와 같은 선택을 충족시키기 위하여 경로를 형성시키기 위한 마스크와 형성시키지 않기위한 마스크의 두 종류를 마련하여 두고, 이 가운데 하나를 선택하여 공정 시에 적용하는 것이다.In order to reduce the delay time, some of the capacitors of FIG. 1 must be separated from the inverter. To this end, a fuse is connected between the inverter 104 and the capacitor 108 or a metal option is used. The metal option is to form or not form part of the path between the output terminal (or input terminal) of the inverter 104 and the capacitor 108 so that the signal is or may not be transmitted. In order to satisfy such a selection, two types of masks for forming a path and a mask for not forming a path are provided, and one of them is selected and applied in the process.
이와 같은 종래의 우상 제어회로는 고속으로 동작하는 경우 클럭과 데이터의 셋업/홀드 시간을 정확히 일치시키는 것이 매우 어렵다. 따라서 칩이 완성된 이후에 셋업/홀드 시간을 미세 조정할 필요가 있는 경우에는 상술한 도 1의 회로도에서 퓨즈(또는 메탈 옵션을 사용)를 절단하여 전체 캐패시터의 크기를 조절함으로써 지연시간을 제어한다.Such a conventional right phase control circuit is very difficult to accurately match the setup / hold time of the clock and data when operating at high speed. Therefore, when it is necessary to fine tune the setup / hold time after the chip is completed, the delay time is controlled by cutting the fuse (or using the metal option) in the circuit diagram of FIG. 1 to adjust the size of the entire capacitor.
시제품에 대하여 이와 같은 셋업/홀드 시간의 미세조정을 실시한 다음, 그 값을 실제 양산 제품에 반영하게 되는데, 셋업/홀드 시간의 미스매치는 시제품의 테스트 시에 정상적인 테스트의 수행을 어렵게 만든다. 뿐만 아니라 퓨즈는 레이아웃 면적이 매우 크기 때문에 칩 사이즈가 증가하는 원인이 되며, 퓨즈의 절단에 많은 시간과 추가의 장비가 요구되기 때문에 생산원가를 높이는 원인이 되기도 한다.After fine-tuning the setup / hold time for the prototype, the value is reflected in the actual production product. Mismatches in setup / hold time make it difficult to perform normal tests when testing the prototype. In addition, the fuse has a large layout area, which increases the chip size, and also increases the production cost because the fuse is required for a lot of time and additional equipment.
따라서 본 발명은 기존의 퓨즈나 메탈 옵션 대신 프로그래밍이 가능한 기억소자를 이용하여 인버터와 캐패시터를 선택적으로 연결할 수 있도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to enable a selective connection between an inverter and a capacitor by using a programmable memory device instead of a conventional fuse or metal option.
이와 같은 목적의 본 발명은 지연부와 데이터 저장수단을 포함하여 이루어진다.The present invention for this purpose comprises a delay section and data storage means.
지연부는 버퍼와 제 1 스위치, 캐패시터를 갖고, 버퍼가 클럭신호를 입력받아 출력하며, 제 1 스위치가 버퍼의 출력단과 캐패시터 사이에 연결되어 이루어진다.The delay unit includes a buffer, a first switch, and a capacitor, and the buffer receives and outputs a clock signal, and the first switch is connected between the output terminal of the buffer and the capacitor.
데이터 저장수단은 제 1 논리레벨 또는 제 2 논리레벨을 초기값으로 갖고, 리셋신호와 데이터신호가 입력되며, 리셋신호가 제 1 논리레벨일 때 초기값을 제 1 스위치의 제어단자로 출력하고, 리셋신호가 제 2 논리레벨일 때 데이터신호의 논리레벨을 제 1 스위치의 제어단자로 출력한다.The data storage means has a first logic level or a second logic level as an initial value, a reset signal and a data signal are input, and outputs an initial value to the control terminal of the first switch when the reset signal is the first logic level, When the reset signal is the second logic level, the logic level of the data signal is output to the control terminal of the first switch.
도 1은 종래의 위상 제어회로를 나타낸 회로도.1 is a circuit diagram showing a conventional phase control circuit.
도 2는 본 발명에 따른 위상 제어회로를 나타낸 회로도.2 is a circuit diagram showing a phase control circuit according to the present invention.
도 3 및 도 4는 본 발명에 따른 위상 제어회로의 플립플롭을 나타낸 회로도.3 and 4 are circuit diagrams showing a flip-flop of the phase control circuit according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
102, 202 : DLL/PLL 106, 206 : 퓨즈102, 202: DLL / PLL 106, 206: Fuse
108, 208 : 캐패시터 212 : 플립플롭108,208: capacitor 212: flip-flop
320∼326 : 메탈 옵션320 to 326: metal option
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2 내지 도 4를 참조하여 설명하면 다음과 같다. 먼저 도 2는 본 발명에 따른 위상 제어회로를 나타낸 회로도이다. 위상동기루프회로에서 출력되는 클럭신호는 다수개의 인버터(204)가 직렬 연결된 인버터 체인을 통과하게 된다. 각각의 인버터(204)의 출력단에는 인버터(204)와 병렬로 캐패시터(208)가 연결된다. 앞단의 인버터(204)의 출력에 의해 캐패시터(208)가 충전 또는 방전되어야 비로소 다음 단의 인버터의 로직 임계전압(logic threshold voltage)을 극복할 수 있게된다. 이와 같은 캐패시터의 충방전에 소요되는 시간이 바로 지연시간으로 작용하여 클럭의 위상을 앞당기거나 늦출 수 있는 것이다.When explaining the preferred embodiment of the present invention made as described above with reference to Figures 2 to 4 as follows. 2 is a circuit diagram illustrating a phase control circuit according to the present invention. The clock signal output from the phase locked loop circuit passes through a chain of inverters in which a plurality of inverters 204 are connected in series. A capacitor 208 is connected to the output terminal of each inverter 204 in parallel with the inverter 204. The output of the previous inverter 204 allows the capacitor 208 to be charged or discharged to overcome the logic threshold voltage of the next inverter. The time required for charging and discharging such a capacitor can act as a delay time to advance or slow down the clock phase.
지연시간을 감소시키기 위해서는 도 2의 캐패시터(208) 가운데 일부를 인버터와 분리해야 한다. 이를 위하여 인버터(204)와 캐패시터(208) 사이에 엔모스 트랜지스터(206)를 연결하고 이를 별도의 제어신호를 이용하여 스위칭한다.In order to reduce the delay time, some of the capacitor 208 of FIG. 2 must be separated from the inverter. To this end, the NMOS transistor 206 is connected between the inverter 204 and the capacitor 208 and switched using a separate control signal.
엔모스 트랜지스터(206)를 제어하기 위하여 플립플롭(212)을 사용한다. 플립플롭(212)에 리셋신호와 데이터가 입력되도록 하고, 이 데이터를 출력시켜서 엔모스 트랜지스터(206)의 게이트를 제어하는 것이다. 이 플립플롭(212)에서 사용되는 클럭(CLK)은 위상동기루프회로(202)에 입력되는 외부클럭(CLK_EXT)과는 다른 것이다.Flip-flop 212 is used to control NMOS transistor 206. The reset signal and the data are input to the flip-flop 212, and the data is output to control the gate of the NMOS transistor 206. The clock CLK used in the flip-flop 212 is different from the external clock CLK_EXT input to the phase locked loop circuit 202.
각각의 플립플롭(212)은 리셋신호에 의해 초기화되는데, 각 플립플롭(212)마다 고유의 초기값을 가지며, 이 초기값에 따라 엔모스 트랜지스터(206)의 온/오프 상태가 결정된다. 도 3 및 도 4는 본 발명에 따른 위상 제어회로의 플립플롭을 나타낸 회로도이다. 먼저 도 3에 나타낸 플립플롭의 구성을 살펴보면 다음과 같다.Each flip-flop 212 is initialized by a reset signal, and each flip-flop 212 has a unique initial value, and the on / off state of the NMOS transistor 206 is determined according to the initial value. 3 and 4 are circuit diagrams showing flip-flops of the phase control circuit according to the present invention. First, the configuration of the flip-flop shown in FIG. 3 will be described.
입력신호(IN)는 마스터-슬레이브 래치에 입력된다. 이 마스터-슬레이브 래치는 트랜스미션 게이트 302와 인버터 304, 306이 마스터 래치를 형성하고, 트랜스미션 게이트 308과 인버터 310, 312가 슬레이브 래치를 형성한다. 마스터-슬레이브 래치의 출력신호(Q)는 시모스 인버터에 의해서도 그 논리값이 결정된다. 실제로 이 시모스 인버터는 리셋신호에 의해서 제어되기 때문에 출력신호(Q)의 논리값에 영향을 미칠 수 있는 것은 초기화될 때 뿐이다.The input signal IN is input to the master-slave latch. In this master-slave latch, the transmission gate 302 and inverters 304 and 306 form a master latch, and the transmission gate 308 and inverters 310 and 312 form a slave latch. The logic value of the output signal Q of the master-slave latch is also determined by the CMOS inverter. In practice, since the CMOS inverter is controlled by the reset signal, it is only at initialization that the logic value of the output signal Q can be affected.
시모스 인버터의 피모스 트랜지스터(314)의 게이트와 소스 사이에는 제 1 메탈 옵션(320)이 형성된다. 또 리셋신호를 반전시키는 인버터(318)의 출력단과 피모스 트랜지스터(314)의 게이트 사이에는 제 2 메탈 옵션(322)이 형성된다. 엔모스 트랜지스터(316)의 경우에도 게이트와 소스 사이에 제 3 메탈 옵션(324)이 형성되고, 리셋신호 입력단자와 게이트 사이에 제 4 메탈 옵션(326)이 형성된다.The first metal option 320 is formed between the gate and the source of the PMOS transistor 314 of the CMOS inverter. A second metal option 322 is formed between the output terminal of the inverter 318 which inverts the reset signal and the gate of the PMOS transistor 314. In the case of the NMOS transistor 316, a third metal option 324 is formed between the gate and the source, and a fourth metal option 326 is formed between the reset signal input terminal and the gate.
이 네 개의 메탈 옵션은 플립플롭의 초기값을 결정하기 위한 것이다. 도 3의 경우에는 로우레벨(LOW)의 초기값이 설정되어 있다. 피모스 트랜지스터(314)의 게이트와 소스가 단락되어 있으므로 피모스 트랜지스터(314)는 오프상태이며, 메탈옵션 322가 연결되어 있지 않기 때문에 게이트에는 리셋신호가 전달되지 않는다. 이때 엔모스 트랜지스터(316)의 게이트에는 리셋신호가 입력되므로, 리셋신호가 하이레벨로 천이하면 엔모스 트랜지스터(316)가 턴 온되어 출력신호(Q)의 초기값은 로우레벨이 된다.These four metal options are for determining the initial value of the flip-flop. In the case of FIG. 3, the initial value of the low level LOW is set. Since the PMOS transistor 314 is shorted because the gate and the source of the PMOS transistor 314 are short-circuited, the reset signal is not transmitted to the gate because the metal option 322 is not connected. At this time, since the reset signal is input to the gate of the NMOS transistor 316, when the reset signal transitions to a high level, the NMOS transistor 316 is turned on so that the initial value of the output signal Q becomes a low level.
도 4의 경우에는 하이레벨(HIGH)의 초기값이 설정되어 있다. 엔모스 트랜지스터(316)의 게이트와 소스가 단락되어 있으므로 엔모스 트랜지스터(316)는 오프상태이며, 메탈옵션 326이 연결되어 있지 않기 때문에 게이트에는 리셋신호가 전달되지 않는다. 이때 피모스 트랜지스터(314)의 게이트에는 리셋신호가 인버터(318)에 의해 반전되어 입력되므로, 리셋신호가 하이레벨로 천이하면 피모스 트랜지스터(314)가 턴 온되어 출력신호(Q)의 초기값은 하이레벨이 된다.In the case of Fig. 4, the initial value of the high level HIGH is set. Since the gate and the source of the NMOS transistor 316 are short-circuited, the NMOS transistor 316 is in an off state, and since the metal option 326 is not connected, the reset signal is not transmitted to the gate. At this time, since the reset signal is inputted to the gate of the PMOS transistor 314 by being inverted by the inverter 318, when the reset signal transitions to a high level, the PMOS transistor 314 is turned on to initialize the initial value of the output signal Q. Becomes the high level.
초기화가 이루어진 이후에는 플립플롭의 새로운 입력신호(IN)의 논리값에 의해 도 2의 인버터(204)와 캐패시터(208) 사이의 스위칭 소자인 엔모스 트랜지스터(206)가 제어된다. 즉, 프로그래밍 제어가 가능한 것이다.After the initialization is performed, the NMOS transistor 206, which is a switching element between the inverter 204 and the capacitor 208 of FIG. 2, is controlled by the logic value of the new input signal IN of the flip-flop. That is, programming control is possible.
이처럼 본 발명에 따른 위상 제어회로는 기존의 퓨즈나 메탈 옵션 대신 프로그래밍이 가능한 기억소자를 이용하여 인버터와 캐패시터를 선택적으로 연결할 수 있기 때문에, 보다 정확한 셋업/홀드 시간의 설정이 가능하고, 퓨즈를 사용하지 않기 때문에 칩 사이즈가 감소하며 양산 시에도 매우 융통성 있게 셋업/홀드 시간을 조절할 수 있도록 한다.As described above, the phase control circuit according to the present invention can selectively connect an inverter and a capacitor by using a programmable memory device instead of a conventional fuse or metal option, so that a more accurate setup / hold time can be set and a fuse is used. This reduces chip size and provides very flexible setup / hold time adjustments during production.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056444A KR20000040725A (en) | 1998-12-19 | 1998-12-19 | Phase control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056444A KR20000040725A (en) | 1998-12-19 | 1998-12-19 | Phase control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000040725A true KR20000040725A (en) | 2000-07-05 |
Family
ID=19563958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980056444A Ceased KR20000040725A (en) | 1998-12-19 | 1998-12-19 | Phase control circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000040725A (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981219 |
|
| PG1501 | Laying open of application | ||
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20020416 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20020520 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19981219 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040131 Patent event code: PE09021S01D |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20040507 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20040131 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |