KR20000021308A - Memory test apparatus for complex semiconductor device - Google Patents
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Abstract
본 발명은 복합 반도체 장치의 메모리 출력값을 일정수 단위로 동일하게 연결하여 출력 비트수를 줄이고, 테스트 모드에서 복합 반도체 장치의 메모리 출력값이 일정수 단위로 동시에 출력되도록 함으로써 많은 수의 복합 반도체 장치의 메모리 출력값을 적은수의 비트를 통해 테스트할 수 있도록 한 복합 반도체 장치의 메모리 테스트 장치에 관한 것으로, n비트의 어드레스를 입력받아 테스트 제어신호에 의해 n비트의 어드레스를 m비트의 어드레스로 변환하고 복합 반도체 장치(10)의 메모리셀이 2n-m단위로 동시에 작동되도록 하는 어드레스 입력부(70)와, 복합 반도체 장치(10)의 메모리 출력값을 전달하여 2n-m단위로 동일하게 연결하여 출력하는 입출력부(80)로 이루어진 것을 특징으로 한다.The present invention reduces the number of output bits by connecting the memory output values of the composite semiconductor device in the same unit by a certain number of units, and simultaneously outputs the memory output values of the complex semiconductor device in the unit of a certain number in the test mode by using a plurality of memory units. A memory test apparatus for a composite semiconductor device that allows an output value to be tested through a small number of bits. The memory test apparatus includes receiving an n-bit address and converting an n-bit address into an m-bit address by a test control signal. The address input unit 70 for simultaneously operating the memory cells of the device 10 in units of 2 nm , and the input / output unit 80 for transmitting the memory output values of the complex semiconductor device 10 and connecting the same in units of 2 nm . Characterized in that consisting of.
Description
본 발명은 복합 반도체 장치의 메모리 테스트 장치에 관한 것으로서, 보다 상세하게는 복합 반도체 장치의 메모리 출력값을 일정수 단위로 동일하게 연결하여 출력 비트수를 줄이고, 테스트 모드에서 복합 반도체 장치의 메모리 출력값이 일정수 단위로 동시에 출력되도록 함으로써 많은 수의 복합 반도체 장치의 메모리 출력값을 적은수의 비트를 통해 테스트할 수 있도록 한 복합 반도체 장치의 메모리 테스트 장치에 관한 것이다.The present invention relates to a memory test apparatus of a composite semiconductor device, and more particularly, to reduce the number of output bits by connecting the memory output values of the composite semiconductor device in the same unit, and in a test mode, the memory output value of the composite semiconductor device is constant. The present invention relates to a memory test apparatus for a composite semiconductor device that allows the memory output values of a large number of composite semiconductor devices to be tested through a small number of bits by simultaneously outputting a number of units.
최근에는 멀티미디어 기능을 향상하기 위해 메모리 셀과 로직회로가 함께 원칩화된 복합 반도체 장치(Memory Merged Logic)를 사용하고 있으며 또한 성능과 제조 원가를 희생하지 않고 메모리 셀의 고집적성과 로직 회로의 고속성을 유지할 수 있는 이상적인 원 칩의 개발이 계속 되고 있다.Recently, to improve multimedia functions, memory cells and logic circuits are used in combination with one-chip, memory-merged logic, which maintains high density of memory cells and high speed of logic circuits without sacrificing performance and manufacturing cost. Development of the ideal one chip which is possible continues.
위와 같은 복합 반도체 장치내 메모리의 단일 구성요소는 표준 패키지의 핀수에 제한을 받지 않기 때문에 입출력핀의 수를 증가시킴으로써 메모리와 로직회로간에 데이터의 대역폭을 획기적으로 향상시킬 수 있게 된다.Since the single component of the memory in the composite semiconductor device is not limited by the number of pins of the standard package, the number of input / output pins can be increased to significantly increase the bandwidth of data between the memory and the logic circuit.
그런데, 위와 같은 복합 반도체 장치의 메모리를 테스트하기 위해서는 넓은 대역폭으로 인해 테스트를 하기 위한 외부의 핀이 많이 필요하게 된다. 그러나 실제적으로 테스터의 핀이 복합 반도체 장치의 메모리와 로직간의 대역폭 수 많큼의 핀이 없기 때문에 이 데이터를 테스트할 수 있는 적은 수의 핀으로 변환하게 된다.However, in order to test the memory of the complex semiconductor device as described above, due to the wide bandwidth, a lot of external pins are required for the test. In practice, however, the tester's pins do not have as many pins as there are bandwidths between the memory and logic of the composite semiconductor device, which translates this data into fewer pins that can be tested.
도1은 종래의 복합 반도체 장치의 메모리 테스트 장치를 나타낸 블록구성도이다.1 is a block diagram illustrating a memory test apparatus of a conventional composite semiconductor device.
여기에서 보는 바와 같이 먹스(20)를 통해 메모리(12)와 로직회로(14)간에 128비트씩 데이터를 주고받을 수 있도록 하여 먹스(20)를 통해 입출력되는 128비트는 병직렬 변환기(30)를 통해 16비트신호로 변환하여 입출력부(50)를 통해 테스터(60)에 연결되고, 또한 테스터(60)에서 출력되는 16비트 데이터는 입출력부(50)를 통과한 후 직병렬 변환기(35)를 통해 128비트로 변환되어 먹스(20)를 통해 메모리(12)에 입력된다.As shown here, 128 bits are transmitted and received between the memory 12 and the logic circuit 14 through the mux 20 so that 128 bits inputted and outputted through the mux 20 are connected to the parallel-serial converter 30. The 16-bit data is converted into a 16-bit signal through the input / output unit 50 and connected to the tester 60, and the 16-bit data output from the tester 60 passes through the input / output unit 50 and then the serial-to-parallel converter 35. It is converted into 128 bits and input to the memory 12 through the mux 20.
그리고, 순서제어기(40)를 통해 병직렬 변환기(30)와, 직병렬 변환기(35)의 작동순서를 제어한다.Then, the sequence controller 40 controls the operation order of the parallel-to-parallel converter 30 and the serial-to-parallel converter 35.
위와 같이 이루어진 복합 반도체 장치(10)는 메모리(12)의 입출력 데이터를 병직렬 변환기(30)로 변환하여 비트수를 16비트로 줄여 테스터(60)로 측정하고, 테스터(60)의 출력은 직병렬 변환기(35)로 변환하여 메모리(12)의 작동 비트수인 128비트로 변환시켜 테스트하게 된다.The composite semiconductor device 10 configured as described above converts the input / output data of the memory 12 to the parallel-serial converter 30 to reduce the number of bits to 16 bits and to measure the tester 60, and the output of the tester 60 is directly parallel. The converter 35 converts it to 128 bits, which is the number of operating bits of the memory 12, and tests the result.
그러나 이와 같은 테스터는 실제 동작 모드에서 메모리의 동작을 테스트하기 어려울 뿐만아니라 이를 제어하는 병직렬 변환기(30)나 직병렬 변환기(35)의 구현이 어렵다는 문제점이 있다.However, such a tester is not only difficult to test the operation of the memory in the actual operation mode, but also has a problem in that it is difficult to implement the parallel-to-parallel converter 30 or the serial-to-parallel converter 35 that controls it.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 복합 반도체 장치내의 메모리를 테스트할 때 메모리의 출력값을 일정수 단위로 동일하게 연결하여 출력 비트수를 줄이고, 테스트 모드에서 복합 반도체 장치의 메모리 출력값이 일정수 단위로 동시에 출력되도록 함으로써 많은 수의 복합 반도체 장치의 메모리 출력값을 적은수의 비트를 통해 테스트할 수 있도록 한 복합 반도체 장치의 메모리 테스트 장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention was created to solve the above problems, and an object of the present invention is to reduce the number of output bits by equally connecting the output values of the memory in a predetermined unit when testing the memory in the composite semiconductor device, and in the test mode. The present invention provides a memory test apparatus for a composite semiconductor device in which a memory output value of a composite semiconductor device is simultaneously output in a predetermined number of units so that the memory output values of a large number of composite semiconductor devices can be tested through a small number of bits.
도1은 종래의 복합 반도체 장치의 메모리 테스트 장치를 나타낸 블록구성도이다.1 is a block diagram illustrating a memory test apparatus of a conventional composite semiconductor device.
도2는 본 발명에 의한 복합 반도체 장치의 메모리 테스트 장치를 나타낸 블록구성도이다.2 is a block diagram showing a memory test apparatus of the composite semiconductor device according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 복합 반도체 장치 20 : 먹스10: composite semiconductor device 20: mux
30 : 병직렬 변환기 35 : 직병렬 변환기30: Parallel to Serial Converter 35: Serial to Parallel Converter
40 : 순서제어기 70 : 어드레스 입력부40: sequence controller 70: address input unit
80 : 입출력부80: input / output unit
상기와 같은 목적을 실현하기 위한 본 발명은 n비트의 어드레스를 입력받아 테스트 제어신호에 의해 n비트의 어드레스를 m비트의 어드레스로 변환하고 복합 반도체 장치의 메모리셀이 2n-m단위로 동시에 작동되도록 하는 어드레스 입력부와, 복합 반도체 장치의 메모리 출력값을 전달하여 2n-m단위로 동일하게 연결하여 출력하는 입출력부로 이루어진 것을 특징으로 한다.The present invention for realizing the above object is to receive an n-bit address to convert the n-bit address to an m-bit address by the test control signal and to simultaneously operate the memory cell of the complex semiconductor device in units of 2 nm . And an input / output unit for transferring the address input unit and the memory output value of the composite semiconductor device and connecting the same in units of 2 nm .
위와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.Referring to the operation of the present invention made as described above are as follows.
테스트 모드에서 메모리의 출력값을 2n-m단위로 동일하게 연결된 입출력부에서 어드레스 입력부를 통해 n비트의 어드레스를 m비트의 어드레스로 변환하여 메모리를 2n-m단위로 동일하게 작동시켜 동시에 출력되는 데이터를 테스터로 전달하여 복합 반도체 장치의 넓은 대역폭을 갖는 메모리를 적은 수의 테스트 핀으로 측정할 수 있게 된다.In the test mode, an address of n bits through an address input from the input-output unit is connected in the same manner the output of the memory to 2 nm unit, the data tester is the same operation by the same time outputs the 2 nm unit of the memory is converted into the address of the m bits This allows the wide bandwidth memory of the composite semiconductor device to be measured with fewer test pins.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도2는 본 발명에 의한 복합 반도체 장치의 메모리 테스트 장치를 나타낸 블록구성도이다.2 is a block diagram showing a memory test apparatus of the composite semiconductor device according to the present invention.
여기에 도시된 바와 같이 n비트의 어드레스를 입력받아 테스트 제어신호(Test_ctl)에 의해 n비트의 어드레스를 n-3비트의 어드레스로 변환하고 복합 반도체 장치(10)의 메모리(12) 출력값이 23단위로 동시에 작동되도록 하는 어드레스 입력부(70)와, 복합 반도체 장치(10)의 메모리(12) 출력값을 전달하여 23단위로 동일하게 연결하여 출력하는 입출력부(80)로 이루어진다.As shown here, by receiving an n-bit address, the n-bit address is converted into an n-3 bit address by the test control signal Test_ctl, and the output value of the memory 12 of the composite semiconductor device 10 is 2 3. An address input unit 70 for simultaneously operating in units and an input / output unit 80 for transferring output values of the memory 12 of the complex semiconductor device 10 and connecting the same in units of 2 3 are output.
메모리(12)에서 출력되는 128비트의 데이터를 16비트씩 8개가 동시에 동일한 데이터를 출력하도록 작동됨으로써 입출력부(80)에서 16비트씩 8개를 동일하게 연결시켜 동일한 데이터가 하나의 라인에 실려 출력되는 값을 테스터(60)를 통해 측정하게 된다.The 8-bit data of the 128 bits output from the memory 12 is operated to output the same data at the same time, 16 bits at the same time, so that the same data is loaded on one line by connecting the same 8 bits by 16 bits in the input / output unit 80 The measured value is measured by the tester 60.
만약, 다른 데이터가 출력될 경우에는 해당 비트의 값이 변화하기 때문에 원래의 데이터와 차이가 발생하게 됨으로써 오류가 발생한 셀을 찾을 수 있다.If other data is outputted, since the value of the corresponding bit changes, a difference occurs with the original data, so that an error cell can be found.
또한, 본 실시예에서는 입출력부(80)의 입력이 128비트이고 출력이 16비트이기 때문에 23인 8 단위로 묶었으나 출력 비트가 적을 경우에는 더 많은 묶음을 형성하게 되고 출력 비트가 많을 경우에는 적은 묶음으로 형성할 수 있다.In addition, in the present embodiment, since the input of the input / output unit 80 is 128 bits and the output is 16 bits, the input / output unit 80 is bundled in 8 units of 2 3 . It can be formed in small bundles.
상기한 바와 같이 본 발명은 복합 반도체 장치의 메모리 출력값이 넓은 대역폭을 갖을 때 출력값을 일정한 단위로 동일하게 작동되도록 어드레스를 제어하고 각 단위를 동일한 라인으로 연결하여 테스트함으로써 적은 수의 출력으로 테스트할 수 있어 넓은 대역폭을 테스트하기 위한 회로 구성이 쉬어진다는 이점이 있다.As described above, when the memory output value of the composite semiconductor device has a wide bandwidth, the present invention can be tested with a small number of outputs by controlling the address so that the output value is operated equally in a predetermined unit and connecting each unit in the same line. This makes it easier to configure circuits for testing wide bandwidths.
또한, 쉬운 회로구성으로 회로 설계시간을 단축시킬 수 있을 뿐만아니라 테스트 수행시간도 단축시킬 수 있다는 이점이 있다.In addition, an easy circuit configuration can shorten the circuit design time and the test execution time.
그리고, 테스트 수행시간의 단축으로 테스트 비용을 절감할 수 있다는 이점이 있다.In addition, the test cost can be reduced by reducing the test execution time.
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| KR1019980040324A KR20000021308A (en) | 1998-09-28 | 1998-09-28 | Memory test apparatus for complex semiconductor device |
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| KR1019980040324A KR20000021308A (en) | 1998-09-28 | 1998-09-28 | Memory test apparatus for complex semiconductor device |
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| KR (1) | KR20000021308A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030080988A (en) * | 2002-04-08 | 2003-10-17 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device for memory test with changing address information |
| US8965686B2 (en) | 2013-05-07 | 2015-02-24 | Agency For Defense Development | Apparatus and method for computing vehicle path by considering satellite communication channel states |
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1998
- 1998-09-28 KR KR1019980040324A patent/KR20000021308A/en not_active Withdrawn
Cited By (2)
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Legal Events
| Date | Code | Title | Description |
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19980928 |
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