KR19990081383A - How to Form a Metal Wiring Layer - Google Patents
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Abstract
본 발명은 금속 배선층 형성 방법에 관한 것으로서, 하부 도전층이 형성된 기판 상에 층간절연막을 형성하고 상기 층간절연막의 소정 부분을 소정 깊이로 패터닝하여 트렌치를 형성하는 공정과, 상기 층간절연막의 트랜치에 금속 측벽을 형성하고 상기 금속 측벽이 형성된 트렌치의 상기 하부 도전층과 대응하는 하부 바닥면의 소정 부분을 노출시키는 마스크층을 형성하고 상기 마스크층을 마스크로 사용하여 상기 하부 도전층의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 트렌치 및 접촉홀의 내부에 금속 물질을 증착하고 에치백하여 상기 접촉홀을 통해 상기 하부 도전층과 전기적으로 연결되는 금속 측벽을 포함한 금속 배선층을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 금속 배선층의 형성 방법은 금속 측벽으로 인해 하부 도전층과 전기적으로 연결하기 위한 접촉홀의 형성이 용이하고 접촉홀과 금속 배선과의 정렬 여유도를 증가시키는 한편, 하프 톤 마스크를 사용하지 않고도 미세한 접촉홀의 형성이 가능한 이점이 있다. 또한, 상기 금속 배선층 및 층간절연막에 단차를 방지하여 이후 공정이 용이해지는 이점이 있다.The present invention relates to a method for forming a metal wiring layer, the method comprising: forming a trench by forming an interlayer insulating film on a substrate on which a lower conductive layer is formed, patterning a predetermined portion of the interlayer insulating film to a predetermined depth, and forming a trench in the trench of the interlayer insulating film. Forming a sidewall and forming a mask layer exposing a predetermined portion of the lower bottom surface corresponding to the lower conductive layer of the trench in which the metal sidewall is formed, and exposing a predetermined portion of the lower conductive layer using the mask layer as a mask. Forming a contact hole, and depositing and etching back a metal material in the trench and the contact hole to form a metal wiring layer including a metal sidewall electrically connected to the lower conductive layer through the contact hole. . Therefore, the method for forming the metal wiring layer according to the present invention facilitates the formation of contact holes for electrically connecting the lower conductive layer due to the metal sidewalls, increases the alignment margin between the contact holes and the metal wiring, and provides a halftone mask. There is an advantage that it is possible to form a fine contact hole without using. In addition, the step of preventing the step in the metal wiring layer and the interlayer insulating film has the advantage that the subsequent process is easy.
Description
본 발명은 금속 배선층 형성 방법에 관한 것으로서, 특히, 하부의 금속 배선층과 접촉홀의 정렬 여유도를 향상시키고 미세 접촉홀의 형성을 용이하게할 수 있는 금속 배선층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring layer, and more particularly, to a method for forming a metal wiring layer that can improve the alignment margin of a lower metal wiring layer and contact holes and facilitate formation of fine contact holes.
반도체소자가 고집적화됨에 따라 도체와 절연체를 교대로 적층하여 복수의 도체층을 갖도록 하는 다층배선(Multilayer Interconnection) 형성이 요구되었다.As semiconductor devices have been highly integrated, it has been required to form multilayer interconnections in which conductors and insulators are alternately stacked to have a plurality of conductor layers.
이러한 다층 배선을 형성하기 위해서는 층간절연막에 접촉홀(Contact hole)을 형성하여 이러한 접촉홀을 통해 하부의 도전층과 상부의 도전층을 전기적으로 연결하게 되었다.In order to form such a multi-layered wiring, contact holes are formed in the interlayer insulating film to electrically connect the lower conductive layer and the upper conductive layer through the contact holes.
도 1a 내지 도 1c는 종래 기술에 따른 금속 배선층 형성 방법을 도시하는 공정도이다.1A to 1C are process diagrams showing a metal wiring layer forming method according to the prior art.
종래에는 도 1a에 나타낸 바와 같이 하부 도전층(12)이 형성된 기판(11) 상에 유리질실리콘에 불순물을 도핑하여 점성을 감소시킨 인 실리케이트 유리(Phospho-Silicate Glass : 이하, PSG라 칭함)막, 휘발성 용제에 용융된 SOG(Spin On Glass)막, 또는, TEOS(Tetra Ethyl Ortho Silicate : Si(OC2H5)4/O3)막 등을 사용하여 평탄한 층간절연막(13)을 형성하고, 상기 층간절연막(13)을 패터닝하여 상기 하부 도전층(12)의 소정 부분을 노출시키는 접촉홀(14)을 형성한다. 상기에서 기판(11)은 불순물영역 및 게이트를 포함하는 트랜지스터가 형성된 기판(11)이고, 상기 하부 도전층(12)은 상기 반도체기판에 형성된 불순물영역 및 하부의 배선층을 포함한다.In the related art, as shown in FIG. 1A, a phosphorous-silicate glass (hereinafter referred to as PSG) film having reduced viscosity by doping impurities with glassy silicon on a substrate 11 having a lower conductive layer 12 formed thereon, A flat interlayer insulating film 13 is formed using a SOG (Spin On Glass) film or a TEOS (Tetra Ethyl Ortho Silicate: Si (OC 2 H 5 ) 4 / O 3 ) film melted in a volatile solvent. The interlayer insulating layer 13 is patterned to form contact holes 14 exposing predetermined portions of the lower conductive layer 12. The substrate 11 is a substrate 11 on which a transistor including an impurity region and a gate is formed, and the lower conductive layer 12 includes an impurity region formed on the semiconductor substrate and a lower wiring layer.
그리고, 도 1b에 나타낸 바와 같이 상기 층간절연막(13) 상에 상기 접촉홀(14)을 채우도록 물질적 기상 증착(Physical Vapor Deposition : 이하, PVD라 칭함) 방법으로 텅스텐(W), 또는, 알루미늄(Al) 등을 증착하여 금속물질층(15)을 형성한다.In addition, as shown in FIG. 1B, tungsten (W) or aluminum (Physical Vapor Deposition: hereinafter referred to as PVD) method is used to fill the contact hole 14 on the interlayer insulating layer 13. Al) and the like are deposited to form the metal material layer 15.
그런 후에, 도 1c와 같이 상기 금속물질층(15) 상에 포토레지스트(photoresist : 16)를 도포하고, 노광 및 현상하여 상기 하부 도전층(12)과 대응하는 부분에 상기 포토레지스트(16)가 잔류하도록 포토레지스트(16) 패턴을 형성하고 상기 포토레지스트(16) 패턴을 마스크로 사용하여 상기 금속물질층(15)을 식각하고 상기 잔류하는 포토레지스트(16) 패턴을 제거한다. 상기의 패터닝으로 상기 접촉홀(14)을 통해 상기 하부 도전층(12)과 전기적으로 연결되는 금속 배선층(17)이 형성된다.Thereafter, as shown in FIG. 1C, a photoresist 16 is applied on the metal material layer 15, exposed and developed to expose the photoresist 16 to a portion corresponding to the lower conductive layer 12. The photoresist 16 pattern is formed to remain, and the metal material layer 15 is etched using the photoresist 16 pattern as a mask to remove the remaining photoresist 16 pattern. The patterning forms a metal wiring layer 17 electrically connected to the lower conductive layer 12 through the contact hole 14.
상술한 바와 같이 종래에는 하부 도전층이 형성된 기판 상에 층간절연막을 형성하고 상기 층간절연막을 패터닝하여 상기 하부 도전층의 소정 부분을 노출시키는 접촉홀을 형성한다. 그리고, 상기 층간절연막 상에 상기 접촉홀을 채우는 금속물질층을 형성하고 상기 금속물질을 포토리쏘그래피 방법으로 패터닝하여 상기 접촉홀을 통해 하부 도전층과 전기적으로 연결되는 상부 배선층을 형성하였다.As described above, in the related art, an interlayer insulating layer is formed on a substrate on which a lower conductive layer is formed, and the interlayer insulating layer is patterned to form contact holes for exposing a predetermined portion of the lower conductive layer. A metal material layer filling the contact hole was formed on the interlayer insulating layer, and the metal material was patterned by a photolithography method to form an upper wiring layer electrically connected to the lower conductive layer through the contact hole.
그러나, 상기에서 접촉홀을 채우는 금속물질층을 형성하고 상기 금속물질층을 패터닝할 때, 정렬 여유도가 부족하여 접촉홀의 형성시에 오버 에치 하게되면 상기 하부 도전층이 노출되고, 미세한 접촉홀을 형성하기 위해 하프 톤 마스크(Half-tone mask)를 사용하게면 사이드 로브(side lobe)가 발생하여 미세한 접촉홀의 형성이 난이한 문제가 있다. 또한, 상기의 방법으로 금속 배선층을 형성하면 층간절연막과 금속 배선층과의 단차가 발생하는 문제가 있다.However, when the metal material layer filling the contact hole is formed and the metal material layer is patterned, the lower conductive layer is exposed when the etching hole is overetched due to insufficient alignment margin, thereby exposing the fine contact hole. When the half-tone mask is used to form, a side lobe is generated, which makes it difficult to form fine contact holes. In addition, when the metal wiring layer is formed by the above method, there is a problem that a step between the interlayer insulating film and the metal wiring layer occurs.
따라서, 본 발명의 목적은 금속 배선층과 접촉홀의 정렬 여유도를 증가시키고 미세 접촉홀의 형성을 용이하게 하며, 층간절연막과 금속 배선층과의 단차를 개선할 수 있는 금속 배선층 형성 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring layer that increases the degree of alignment between the metal wiring layer and the contact hole, facilitates the formation of fine contact holes, and can improve the level difference between the interlayer insulating film and the metal wiring layer.
상기 목적을 달성하기 위한 본 발명에 따른 금속 배선층 형성 방법은 하부 도전층이 형성된 기판 상에 층간절연막을 형성하고 상기 층간절연막의 소정 부분을 소정 깊이로 패터닝하여 트렌치를 형성하는 공정과, 상기 층간절연막의 트랜치에 금속 측벽을 형성하고 상기 금속 측벽이 형성된 트렌치의 상기 하부 도전층과 대응하는 하부 바닥면의 소정 부분을 노출시키는 마스크층을 형성하고 상기 마스크층을 마스크로 사용하여 상기 하부 도전층의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 트렌치 및 접촉홀의 내부에 금속 물질을 증착하고 에치백하여 상기 접촉홀을 통해 상기 하부 도전층과 전기적으로 연결되는 금속 측벽을 포함한 금속 배선층을 형성하는 공정을 구비한다.The metal wiring layer forming method according to the present invention for achieving the above object is a step of forming a trench by forming an interlayer insulating film on a substrate on which a lower conductive layer is formed and patterning a predetermined portion of the interlayer insulating film to a predetermined depth, and the interlayer insulating film Forming a metal sidewall in a trench in the trench and forming a mask layer exposing a predetermined portion of the lower bottom surface corresponding to the lower conductive layer of the trench in which the metal sidewall is formed, and using the mask layer as a mask, Forming a contact hole exposing the portion, and depositing and etching back a metal material in the trench and the contact hole to form a metal wiring layer including a metal sidewall electrically connected to the lower conductive layer through the contact hole. Process.
도 1a 내지 도 1c는 종래 기술에 따른 금속 배선층 형성 방법을 도시하는 공정도.1A to 1C are process drawings showing a metal wiring layer forming method according to the prior art.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 금속 배선층 형성 방법을 도시하는 공정도.2A to 2C are process diagrams illustrating a metal wiring layer forming method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>
21 : 기판 22 : 하부 도전층21 substrate 22 lower conductive layer
23 : 층간절연막 25 : 금속 측벽23: interlayer insulating film 25: metal sidewall
28 : 금속 배선층28: metal wiring layer
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 금속 배선층 형성 방법을 도시하는 공정도이다.2A to 2C are process diagrams illustrating a metal wiring layer forming method according to an exemplary embodiment of the present invention.
본 방법은 도 2a에 나타낸 바와 같이 하부 도전층(22)이 형성된 기판(21) 상에 유리질실리콘에 불순물을 도핑하여 점성을 감소시킨 PSG, 휘발성 용제에 용융된 SOG, 또는, TEOS 등을 두껍게 증착 또는 도포하여 평탄한 층간절연막(23)을 형성하고, 상기 하부 도전층(22)과 대응하는 넓은 부분에 상기 층간절연막(23)을 소정 깊이로 패터닝하여 트렌치(24)를 형성한다. 상기에서 기판(21)은 불순물영역 및 게이트를 포함하는 트랜지스터가 형성된 기판(21)이고, 상기 하부 도전층(22)은 상기 반도체기판에 형성된 불순물영역 및 하부의 배선층을 포함한다.In this method, as shown in FIG. 2A, a thick film of PSG, a SOG melted in a volatile solvent, a TEOS, etc. is thickly deposited by doping impurities with glassy silicon on a substrate 21 having a lower conductive layer 22 formed thereon. Alternatively, the planar interlayer insulating film 23 is formed by coating, and the trench 24 is formed by patterning the interlayer insulating film 23 to a predetermined depth in a wide portion corresponding to the lower conductive layer 22. The substrate 21 is a substrate 21 on which a transistor including an impurity region and a gate is formed, and the lower conductive layer 22 includes an impurity region formed on the semiconductor substrate and a lower wiring layer.
그리고, 도 2b에 나타낸 바와 같이 상기 층간절연막(23) 상에 상기 트렌치(24)를 덮도록 PVD 방법으로 텅스텐(W), 또는, 알루미늄(Al) 등을 증착한 후, 에치백(etch-back)하여 상기 트렌치(24)의 측면에 금속 측벽(25)을 형성한다. 그런 다음 상기 층간절연막(23) 상에 포토레지스트(Photoresist : PR)를 도포하고, 노광 및 현상하여 상기 트렌치(24)의 하부 바닥면의 소정 부분, 즉, 상기 하부 도전층(22)과 대응하는 소정 부분을 노출시키는 포토레지스트(PR) 패턴을 형성하고 상기 포토레지스트(PR) 패턴을 마스크로 사용하여 상기 트렌치(24)의 상기 하부 도전층(22)과 대응하는 부분을 식각하여 상기 하부 도전층(22)의 소정 부분을 노출시키는 접촉홀(26)을 형성한다. 상기에서 금속 측벽(25)은 층간절연막(23)과 식각선택비가 다르기 때문에 상기 접촉홀(26)을 형성하기 위한 포토레지스트(PR) 패턴은 정렬 여유도를 갖게된다.As shown in FIG. 2B, tungsten (W), aluminum (Al), or the like is deposited by PVD to cover the trench 24 on the interlayer insulating layer 23, and then etch-back. ) To form a metal sidewall 25 on the side of the trench 24. Then, a photoresist (PR) is applied on the interlayer insulating layer 23, and exposed and developed to correspond to a predetermined portion of the lower bottom surface of the trench 24, that is, the lower conductive layer 22. Forming a photoresist (PR) pattern to expose a predetermined portion and using the photoresist (PR) pattern as a mask to etch the portion corresponding to the lower conductive layer 22 of the trench 24 to the lower conductive layer A contact hole 26 exposing a predetermined portion of 22 is formed. Since the metal sidewall 25 has an etching selectivity different from that of the interlayer insulating layer 23, the photoresist PR pattern for forming the contact hole 26 has an alignment margin.
그런 후에, 도 2c와 같이 상기 마스크로 사용한 포토레지스트(PR) 패턴을 제거하고 상기 층간절연막(23) 상에 상기 트렌치(24) 및 접촉홀(26)을 채우도록 상기 금속 측벽(25)을 형성한 텅스텐(W), 또는, 알루미늄(Al) 등을 증착하고 상기 금속 물질을 상기 트렌치(24) 및 접촉홀(26)의 내부에만 잔류하도록 화학적 기계 연마(Chemical Mechanical Polishing : 이하, CMP라 칭함), 또는, 에치백하여 상기 접촉홀(26)을 통해 하부 도전층(22)과 전기적으로 연결되는 금속물질층(27)을 형성한다. 상기에서 금속 측벽(25) 및 금속물질층(27)이 금속 배선층(28)이 된다. 상기에서 금속 배선층(28)은 트렌치 및 접촉홀(24)(26)에 자동정렬(self-align)되므로 에러가 발생되지 않고 상기 층간절연막과 에치백에 의해 단차가 발생하지 않는다.Thereafter, as shown in FIG. 2C, the photoresist (PR) pattern used as the mask is removed, and the metal sidewall 25 is formed to fill the trench 24 and the contact hole 26 on the interlayer insulating layer 23. Chemical mechanical polishing (hereinafter referred to as CMP) to deposit one tungsten (W), aluminum (Al), etc. and to leave the metal material only inside the trench 24 and the contact hole 26. Alternatively, the metal material layer 27 is etched back to be electrically connected to the lower conductive layer 22 through the contact hole 26. In the above, the metal sidewall 25 and the metal material layer 27 become the metal wiring layer 28. Since the metal wiring layer 28 is self-aligned in the trenches and the contact holes 24 and 26, no error occurs and a step is not generated by the interlayer insulating film and the etch back.
상술한 바와 같이 본 발명에서는 하부도전층이 형성된 기판 상에 층간절연막을 형성하고 상기 층간절연막에 트렌치를 형성한 후, 상기 트렌치의 측면에 금속 배선을 형성하는 물질로 측벽을 형성하고 상기 측벽이 형성된 트렌치의 바닥면의 소정 부분, 즉, 상기 하부 도전층과 대응하는 부분을 포토리쏘그래피 방법으로 패터닝하여 접촉홀을 형성하였다. 그리고, 상기 접촉홀 및 트렌치에 상기 측벽을 형성한 금속 물질을 채워서 상기 측벽을 포함하는 금속 배선층을 형성하였다.As described above, in the present invention, after forming an interlayer insulating film on the substrate on which the lower conductive layer is formed and forming a trench in the interlayer insulating film, a sidewall is formed of a material forming a metal wiring on the side of the trench and the sidewall is formed. A predetermined portion of the bottom surface of the trench, that is, a portion corresponding to the lower conductive layer, is patterned by photolithography to form a contact hole. The metal wiring layer including the sidewall is formed by filling the contact hole and the trench with the metal material forming the sidewall.
따라서, 본 발명에 따른 금속 배선층의 형성 방법은 금속 측벽으로 인해 하부 도전층과 전기적으로 연결하기 위한 접촉홀의 형성이 용이하고 접촉홀과 금속 배선과의 정렬 여유도를 증가시키는 한편, 하프 톤 마스크를 사용하지 않고도 미세한 접촉홀의 형성이 가능한 이점이 있다. 또한, 상기 금속 배선층 및 층간절연막에 단차를 방지하여 이후 공정이 용이해지는 이점이 있다.Therefore, the method for forming the metal wiring layer according to the present invention facilitates the formation of contact holes for electrically connecting the lower conductive layer due to the metal sidewalls, increases the alignment margin between the contact holes and the metal wiring, and provides a halftone mask. There is an advantage that it is possible to form a fine contact hole without using. In addition, the step of preventing the step in the metal wiring layer and the interlayer insulating film has the advantage that the subsequent process is easy.
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Cited By (1)
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| KR20030052815A (en) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | Method For Manufacturing Semiconductor Devices |
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1998
- 1998-04-29 KR KR1019980015285A patent/KR19990081383A/en not_active Withdrawn
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