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KR19990080741A - 반도체 메모리 장치의 전압 발생 회로 - Google Patents

반도체 메모리 장치의 전압 발생 회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 전압 발생 회로에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
전압 발생 회로를 구성하는 전압 분배 회로에서의 누설 전류를 줄여 반도체 메모리 장치의 동작 특성을 향상시킨다.
3. 발명의 해결 방법의 요지
전압 발생 회로를 구성하는 전압 분배 회로를 다수의 캐패시터가 병렬로 연결된 캐패시터 블록과 하나의 캐패시터를 직렬로 연결하며, 캐패시터 블록의 각각의 캐패시터를 스위치를 통해 접속되도록 하여 출력 전압을 조정한다.

Description

반도체 메모리 장치의 전압 발생 회로
본 발명은 반도체 메모리 장치의 전압 발생 회로에 관한 것으로, 특히 누설 전류(leakage current)를 감소시켜 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 전압 발생 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 전압 발생 회로는 플래쉬 메모리 장치를 예로 하면 플래쉬 메모리 장치의 프로그램(program), 소거(erase) 및 검증(verify) 동작에 필요한 전압을 인가하기 위한 것이다.
종래의 반도체 메모리 장치의 전압 발생 회로의 구동 방법을 설명하면 다음과 같다. 차지 펌프(charge pump) 회로가 전원 전압을 펌핑하여 반도체 메모리 장치의 구동에 필요한 전압을 출력시킨다. 차지 펌프 회로의 출력 전압은 스위치의 상태에 따라 다수의 저항(resistor)이 직렬 접속된 전압 분배 회로(voltage divide circuit)에 인가된다. 전압 분배 회로에서 출력된 전압과 기준 전압(reference voltage; VREF)이 차동 증폭기(differential amplifier)에서 비교되고, 그 결과에 따라 차지 펌프 회로의 펌핑 동작이 제어된다.
그런데, 전압 분배 회로를 구성하는 다수의 저항을 통해 누설 전류가 발생되고, 이로 인해 차지 펌프 회로에서 전압을 펌핑할 때 반도체 메모리 장치를 구동시키는 전압이 리플(ripple)될 수 있어 반도체 메모리 장치의 동작 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 다수의 캐패시터와 스위치로 전압 분배 회로를 구성하여 누설 전류의 발생을 억제하므로써 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 전압 발생 회로를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 플래쉬 메모리 장치의 동작에 필요한 전압을 공급하기 위해 인가된 전압을 펌핑하는 차지 펌프 회로와, 다수의 캐패시터로 이루어지며 상기 차지 펌프 회로의 출력 전압을 분배하기 위한 전압 분배 회로와, 상기 전압 분배 회로에 의해 분배된 전압 및 기준 전압을 비교하여 그 결과에 따라 상기 차지 펌프 회로를 제어하는 차동 증폭기를 포함하여 이루어진 것을 특징으로 한다.
도 1은 스택 게이트형 플래쉬 EEPROM 셀의 단면도.
도 2는 본 발명에 따른 반도체 메모리 장치의 전압 발생 회로의 블록도.
도 3은 본 발명에 따른 반도체 메모리 장치의 전압 발생 회로의 전압 분배 회로의 일 예를 도시한 회로도.
도 4는 본 발명에 따른 반도체 메모리 장치의 전압 발생 회로의 시뮬레이션 결과를 도시한 그래프.
<도면의 주요 부분에 대한 부호 설명>
1 : 차지 펌프 회로 2 : 전압 분배 회로
3 : 차동 증폭기 4 : 캐패시터 블록
K : 노드
C0 내지 C11 : 캐패시터 S1 내지 S10 : 스위치
N1 내지 N21 : NMOS 트랜지스터 P : PMOS 트랜지스터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 스택 게이트형 플래쉬 EEPROM 셀의 단면도로서, 이 셀의 동작에 따른 전압 조건을 [표 1]에 표시하였다.
도 1 및 표 1에서 볼 수 있는 바와 같이 프로그램 동작이 수행될 경우에는 게이트에 9V, 드레인에 5V, 소오스에 0V, 트리플 P-웰에 0V의 전압이 인가된다. 소거 동작이 수행될 경우에는 게이트에 -8V, 드레인 및 소오스가 플로팅 상태로 유지되고 트리플 P-웰에 3.5V에서 8V까지 0.5V 간격으로 전압이 인가된다. 또한, 독출 동작이 수행될 경우에는 게이트에 전원 전압(Vcc), 드레인에 1V, 소오스 및 트리플 P-웰에 0V의 전압이 인가된다. 프로그램 검증 동작이 수행될 경우에는 게이트에 6V, 드레인에 1V, 소오스 및 트리플 P-웰에 0V의 전압이 인가된다. 한편, 트리플 N-웰에 인가되는 전압은 트리플 P-웰에 인가되는 전압과 동일하다.
VG VD VS VTPW
프로그램 9V 5V 0V 0V
소거 -8V 플로팅 플로팅 ramp
독출 Vcc 1V 0V 0V
프로그램 검증 6V 1V 0V 0V
이러한 전압을 인가하기 위해 본 발명에서 제안하는 전압 발생 회로의 블록도를 도 2에 도시한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 전압 발생 회로의 블록도로서, 차지 펌프 회로(1), 전압 분배 회로(2) 및 차동 증폭기(3)로 구성된다. 차지 펌프 회로(1)는 인가된 전압을 펌핑하여 반도체 메모리 장치의 동작에 필요한 전압을 공급한다. 전압 분배 회로(2)는 다수의 캐패시터 및 스위치로 이루어지며, 차지 펌프 회로(1)의 출력 전압이 인가되어 스위치에 의해 접속된 캐패시터의 수에 따라 출력 전압이 조절된다. 차동 증폭기(3)는 전압 분배 회로(2)의 출력 전압과 기준 전압을 비교하여 차지 펌프 회로(1)의 구동을 제어한다.
전압 분배 회로(2)는 차지 펌프 회로(1)의 출력단과 연결된 하나의 캐패시터(C0)와 캐패시터 블록(4)이 직렬로 연결된다. 캐패시터 블록(4)은 각각의 캐패시터 사이에 형성된 스위치(S1 내지 S10)의 상태에 따라 다수의 캐패시터(C1 내지 C11)가 병렬로 접속되도록 구성된다.
이렇게 구성된 반도체 메모리 장치의 전압 발생 회로의 구동 방법을 설명하면 다음과 같다.
차지 펌프 회로(1)에서 전압을 펌핑하여 플래쉬 메모리 장치를 구동하기 위해 필요한 전원 전압(VPP)을 출력한다. 차지 펌프 회로(1)에서 출력된 전원 전압(VPP)은 플래쉬 메모리 장치로 인가되면서 전압 분배 회로(2)에 인가된다. 차지 펌프 회로(1)의 출력 전압은 전압 분배 회로(2)의 캐패시터(C0)를 통해 노드(K)로 공급된다. 이 노드(K)의 전압은 캐패시터(C0)와 캐패시터 블록(4)의 용량에 따라 결정된다. 즉, 캐패시터 블록(4)의 용량은 스위치(S1 내지 S10)의 접속 상태에 따라 병렬 접속되는 캐패시터(C1 내지 C11)의 수에 따라 결정된다. 이렇게 결정된 전압 분배 회로(2)의 출력 전압(V1)과 기준 전압(VREF)을 차동 증폭기(3)에서 비교하여 차지 펌프 회로(1)를 제어하는 신호를 출력한다. 차동 증폭기(3)는 전압 분배 회로(2)의 출력 전압(V1)이 기준 전압(VREF)보다 크거나 같을 경우 차지 펌프 회로(1)의 펌핑 동작을 정지시킨다. 따라서, 캐패시터 블록(4)의 스위치(S1 내지 S10)를 조합하여 연결된 캐패시터의 수를 증가시키므로써 출력 전압(V1)을 조절한다.
예로써, 스위치 S1, S2가 동시에 접속되었을 경우 캐패시터 C1, C2 및 C3가 노드(K)에 병렬 접속되므로, 캐패시터 C0와 캐패시터 블록(4)의 캐패시터 C1, C2 및 C3에 의해 [수학식 1]과 같은 전압(V1)이 출력된다.
한편, 스위치 S1, S2가 동시에 접속되었을 경우 차지 펌프 회로에서 출력된 전원 전압은 상기 [수학식 1]을 [수학식 2]와 같이 변형하면 된다.
기준 전압(VREF)이 2V, 캐패시터 C0가 2.0㎊, C1이 1.5㎊, C2 내지 C10이 0.5㎊, C11이 1.0㎊의 용량을 가진다고 가정한다. 또한, 기준 전압(VREF)과 전압 분배 회로(2)의 출력 전압(V1)이 2V로 같아질 때 차동 증폭기(3)에서 차지 펌프 회로(1)를 제어하는 신호가 출력되므로, 전압 분배 회로의 출력 전압(V1)과 기준 전압(VREF)이 같은 전위를 갖는다고 가정한다. 이러한 가정하에 상술한 플래쉬 메모리 장치의 동작중 프로그램, 소거 및 프로그램 검증 동작에 대해 설명한다.
상술한 플래쉬 메모리 장치의 동작중에서 프로그램 동작을 수행하기 위해 게이트에 9V의 전압을 인가하기 위해서는 모든 스위치(S1 내지 S10)를 접속시킨다. 그러면 캐패시터 블록(4)의 모든 캐패시터(C1 내지 C11)가 노드(K)에 병렬로 접속되므로, 상기 [수학식 2]와 같은 방법에 의해 9V의 전원 전압(VPP)이 구해지며, 이것이 게이트로 인가된다.
그리고, 상술한 플래쉬 메모리 장치의 동작중 소거 동작을 수행하기 위해 트리플 P-웰에 인가하는 3.5V에서 8V까지 0.5V 간격으로 인가하는 전압을 구하기 위한 방법을 설명한다. 캐패시터 블록(4)의 모든 스위치(S1 내지 S10)을 개방시켜 캐패시터 C1만이 노드(K)에 접속되도록 한다. 그러면, 캐패시터 C0와 캐패시터 C1에 의해 상기 [수학식 2]와 같은 방법으로 3.5V의 전압을 구할 수 있다. 이후 스위치 S1에서 S9까지 순차적으로 접속시키면 8V까지 0.5V의 간격으로 전압을 구할 수 있다.
또한, 상술한 플래쉬 메모리 장치의 동작중 프로그램 검증 동작을 수행하기 위해 게이트에 인가하는 6V의 전압은 캐패시터 블록(4)의 스위치 S1 내지 S5를 동시에 접속시켜 캐패시터 C1 내지 C6을 노드(K)에 병렬 접속되도록 하여 구할 수 있다. 그러면, 캐패시터 C0와 캐패시터 C1 내지 C6에 의해 상기 [수학식 2]와 같은 방법으로 6V의 전압을 구할 수 있다.
한편, 캐패시터 및 스위치의 수와 캐패시터의 용량, 그리고 기준 접압을 조절하면 플래쉬 메모리 장치에 인가하는 다양한 전압을 구할 수 있다.
도 3은 본 발명에 따른 반도체 메모리 장치의 전압 발생 회로의 전압 분배 회로를 구현한 일 예를 도시한 회로도이다.
반도체 메모리 장치의 전압 발생 회로의 인에이블(ISP_EN) 신호에 의해 전압 발생 회로를 구성하는 차지 펌프 회로, 전압 분배 회로 및 차동 증폭기가 동작된다. 차지 펌프 회로에서 펌핑된 전원 전압(VPP)이 전압 분배 회로에 인가된다. PMOS 트랜지스터(P)는 반전된 인에이블 신호(ISP_ENb)에 의해 턴온되어 전원 전압이 전압 분배 회로에 인가되도록 한다. 하이 상태의 리셋(RESET) 신호에 의해 제 1 내지 제 11 NMOS 트랜지스터(N1 내지 N11)가 턴온되어 모든 캐패시터(여기서는 12개)를 초기화시킨다. 캐패시터 블록을 구성하는 캐패시터(C1 내지 C11)를 각각 노드(K)에 연결시키기 위한 스위칭 신호(ISP1 내지 ISP10)에 의해 제 12 내지 제 21 NMOS 트랜지스터(N12 내지 N21)가 턴온되어 캐패시터 블록의 캐패시터들이 노드(K)에 연결되도록 한다.
즉, 하이 상태의 제 1 스위칭 신호(ISP1)에 의해 제 12 NMOS 트랜지스터(N12)가 턴온되어 캐패시터 C1 및 C2가 노드(K)에 연결되므로 캐패시터 C0와 캐패시터 C1, C2에 의해 출력 전압이 조절된다. 도 2에서 설명된 바와 같이 원하는 전압에 따라 입력되는 스위칭 신호를 조절하여 노드(K)에 병렬 접속되는 캐패시터의 수를 조절한다.
도 4는 도 3의 회로를 이용하여 전압 발생 회로를 구현하고, 이를 시뮬레이션한 결과를 도시한 그래프로서, 제 1 스위칭 신호(ISP1)부터 제 9 스위칭 신호(ISP9)까지 순차적으로 하이 상태로 입력한 결과를 도시한 것으로, 스위칭 신호에 의해 연결된 캐패시터의 수가 증가할수록 출력 전압이 리플의 영향없이 증가됨을 볼 수 있다.
상술한 바와 같이 본 발명에 의하면 전압 분배 회로에서 누설 전류가 없는 전압을 출력할 수 있어 차지 펌프 회로에서의 리플 가능성을 없앨 수 있고, 이로 인해 신뢰성있는 반도체 메모리 장치의 구동을 실현할 수 있다.

Claims (2)

  1. 반도체 메모리 장치의 동작에 필요한 전압을 공급하기 위해 인가된 전압을 펌핑하는 차지 펌프 회로와,
    다수의 캐패시터로 이루어지며 상기 차지 펌프 회로의 출력 전압을 분배하기 위한 전압 분배 회로와,
    상기 전압 분배 회로에 의해 분배된 전압 및 기준 전압을 비교하여 그 결과에 따라 상기 차지 펌프 회로를 제어하는 차동 증폭기를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 전압 분배 회로는 상기 차지 펌프 회로로부터 접속된 제 1 캐패시터와,
    상기 제 1 캐패시터와 접지간에 접속된 제 2 캐패시터와,
    상기 제 2 캐패시터 양단에 각각의 스위치를 통해 병렬 접속되는 다수의 캐패시터를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 전압 발생 회로.
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