KR19990068961A - EM test pattern formation structure of semiconductor wafer - Google Patents
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Abstract
본 발명은 반도체 웨이퍼의 이엠 테스트 패턴 형성구조에 관한 것으로, 종래에는 핫척을 이용하여 웨이퍼 전체를 가열하는 상태에서 샘플들을 차례로 테스트하기 때문에 초기 검사되는 샘플과 마지막 검사되는 샘플의 서멀 스트레스의 조건은 동일하지 않게 되어 정확한 메탈라인의 수명 산출이 되지 못하는 문제점이 있었다. 본 발명 반도체 웨이퍼의 이엠 테스트 패턴 형성구조는 테스트 패턴(11)들을 개별적으로 히팅할 수 있도록 히팅수단(12)을 설치하여, 각 샘플에 동일조건의 써멀 스트레스가 가해지는 상태에서 이엠 테스트가 진행되도록 함으로서, 종래보다 정확하게 메탈라인의 수명을 산출하게 되는 효과가 있다.The present invention relates to an EMS test pattern forming structure of a semiconductor wafer. In the related art, since the samples are sequentially tested while the entire wafer is heated by using a hot chuck, the thermal stress conditions of the initial sample and the final sample are the same. There was a problem that can not be calculated the exact life of the metal line. EM test pattern formation structure of the semiconductor wafer of the present invention is provided with a heating means 12 to heat the test patterns 11, so that the em test is carried out under the condition that the thermal stress of the same conditions applied to each sample By doing so, there is an effect of calculating the life of the metal line more accurately than before.
Description
본 발명은 반도체 웨이퍼의 이엠 테스트 패턴(EM TEST PATTERN) 형성구조에 관한 것으로, 특히 각 샘플에 동일조건의 서멀 스트레스가 가해지도록 하여 정확한 메탈라인의 수명을 산출할 수 있도록 하는데 적합한 반도체 웨이퍼의 이엠 테스트 패턴 형성구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a structure for forming an EM TEST PATTERN of a semiconductor wafer. In particular, an em-test of a semiconductor wafer suitable for enabling accurate calculation of the life of a metal line by applying a thermal stress to each sample under the same condition It relates to a pattern forming structure.
반도체 웨이퍼의 제조시 실시하는 검사 중 메탈라인의 신뢰성을 테스트 하기 위한 이엠 테스트(ELECTRO MIGRATION TEST)를 실시하게 되는데, 이와 같은 이엠 테스트는 별도로 만들어진 테스트 패턴에 볼테이지를 가하면 전자의 흐름에 의하여 메탈라인의 자체에서 알루미늄 입자가 이동하게 되고, 그 이동한 부분에 보이드(VOID)가 발생되면서 단락(FAIL)이 발생되는데, 그 단락되는 시간을 참조로 메탈라인의 수명을 산출하게 된다.During the inspection of semiconductor wafers, an ELMTRO test is performed to test the reliability of the metalline. In this EM test, when a voltage is applied to a test pattern that is made separately, the metalline is caused by the flow of electrons. In itself, the aluminum particles are moved, and a short circuit (FAIL) occurs as a void (VOID) is generated in the moved portion, the lifetime of the metal line is calculated based on the time of the short circuit.
도 1은 종래 핫척의 상면에 웨이퍼가 얹혀진 상태를 보인 평면도이고, 도 2는 종래 핫척의 상면에 웨이퍼가 얹혀진 상태를 보인 단면도로서, 도시된 바와 같이, 핫척(HOT CHUCK)(1)의 상면에 웨이퍼(2)를 얹어 놓고, 웨이퍼(2)를 가열하여 웨이퍼(2)에 서멀 스트레스(THERMAL STRESS)를 가하는 상태에서, 상기 웨이퍼(2)에 형성되어 있는 각각의 샘플(SAMPLE)(3)들에 형성된 테스트 패턴(4)들에 차례로 단락될때까지 커런트 스트레스(CURRENT STRESS)를 가한다.1 is a plan view showing a state where a wafer is placed on an upper surface of a conventional hot chuck, and FIG. 2 is a cross-sectional view showing a state where a wafer is placed on an upper surface of a conventional hot chuck, and as shown in the upper surface of a hot chuck (HOT CHUCK) 1. The samples 2 formed on the wafer 2 are placed on the wafer 2 while the wafer 2 is heated to apply a thermal stress to the wafer 2. CURRENT STRESS is applied until the test patterns 4 formed in the circuit are shorted in sequence.
그리고, 상기와 같은 동작을 반복하여 모든 샘플(3)들의 단락되는 평균시간을 산출하여 실제사용조건에서 수명을 산출하게 된다.Then, the above operation is repeated to calculate the average time of shorting of all the samples 3 to calculate the life under actual use conditions.
그러나, 상기와 같은 종래 반도체 웨이퍼의 이엠 테스트 패턴(4) 형성구조에서는 핫척(1)을 이용하여 웨이퍼(2) 전체를 가열하는 상태에서 샘플(3)들을 차례로 테스트하기 때문에 초기 검사되는 샘플(3)과 마지막 검사되는 샘플(3)의 서멀 스트레스의 조건은 동일하지 않게 되어 정확한 메탈라인의 수명 산출이 되지 못하는 문제점이 있었다.However, in the structure of forming the EMS test pattern 4 of the conventional semiconductor wafer as described above, since the samples 3 are sequentially tested while the entire wafer 2 is heated using the hot chuck 1, the sample 3 to be inspected initially is ) And the final stress condition of the sample (3) to be inspected was not the same, there was a problem that can not accurately calculate the life of the metal line.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 각각의 샘플에 동일조건의 서멀스트레스를 인가하여 정확한 메탈라인의 수명산출이 이루어지도록 하는데 적합한 반도체 웨이퍼의 이엠 테스트 패턴 형성구조를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention devised in view of the above problems is to provide an em test pattern forming structure of a semiconductor wafer suitable for applying the thermal stress of the same conditions to each sample so as to accurately calculate the life of the metal line.
도 1은 종래 핫척의 상면에 웨이퍼가 얹혀진 상태를 보인 평면도.1 is a plan view showing a state where the wafer is placed on the upper surface of the conventional hot chuck.
도 2는 종래 핫척의 상면에 웨이퍼가 얹혀진 상태를 보인 단면도.Figure 2 is a cross-sectional view showing a state where the wafer is placed on the upper surface of the conventional hot chuck.
도 3은 본 발명 반도체 웨이퍼의 이엠 테스트 패턴 형성구조를 보인 평면도.Figure 3 is a plan view showing an EM test pattern formation structure of the semiconductor wafer of the present invention.
도 4는 도3의 A-A'를 절취하여 보인 단면도.4 is a cross-sectional view taken along the line AA ′ of FIG. 3;
* * 도면의 주요 부분에 대한 부호의 설명 * ** * Explanation of symbols for the main parts of the drawing * *
11 : 테스트 패턴 12 : 히팅수단11: test pattern 12: heating means
13 : 서브 히터 14 : 콘택트13: sub heater 14: contact
15 : 퍼싱 패드15: Pershing Pad
상기와 같은 본 발명의 목적을 달성하기 위하여 테스트 패턴이 형성되어 있는 다수개의 샘플들이 형성되어 있는 웨이퍼에 있어서, 상기 테스트 패턴들에 개별적으로 서멀 스트레스를 인가할 수 있도록 히팅수단을 설치하여서 구성되는 것을 특징으로 하는 반도체 웨이퍼의 이엠 테스트 패턴 형성구조가 제공된다.In order to achieve the object of the present invention as described above, a wafer having a plurality of samples in which a test pattern is formed is formed by installing heating means to apply thermal stress to the test patterns individually. An EM test pattern forming structure of a semiconductor wafer is provided.
이하, 상기와 같이 구성되는 본 발명 반도체 웨이퍼의 이엠 테스트 패턴 형성구조를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the EM test pattern forming structure of the semiconductor wafer according to the present invention configured as described above will be described in more detail with reference to embodiments of the accompanying drawings.
도 3은 본 발명 반도체 웨이퍼의 이엠 테스트 패턴 형성구조를 보인 평면도이고, 도 4는 도3의 A-A'를 절취하여 보인 단면도로서, 도시된 바와 같이, 본 발명 반도체 웨이퍼의 이엠 테스트 패턴 형성구조는 다수개의 샘플들이 웨이퍼에 형성되어 있고, 그 샘플들에 형성된 테스트 패턴(11)의 외측에는 테스트 패턴(11)에 서멀 스트레스를 개별적으로 가하기 위한 히팅수단(12)이 각각 형성되어 있다.3 is a plan view showing an EM test pattern forming structure of the semiconductor wafer of the present invention, Figure 4 is a cross-sectional view taken along the line AA 'of Figure 3, as shown, EM test pattern forming structure of the semiconductor wafer of the present invention A plurality of samples are formed on the wafer, and heating means 12 for individually applying thermal stress to the test pattern 11 are formed outside the test pattern 11 formed on the samples.
상기 히팅수단(12)은 상기 테스트 패턴(11)의 하측에 형성되는 서브 히터(SUB HEATER)(13)와, 그 서브 히터(13)의 상면 가장자리에 상측방향으로 일정높이 연장형성되는 콘택트(CONTACT)(14)와, 그 콘택트(14)의 상면에 형성되는 퍼싱 패드(FORCING PAD)(15)로 구성되어 있다.The heating means 12 is a sub heater (SUB HEATER) 13 formed on the lower side of the test pattern 11 and the contact (CONTACT) is formed to extend a predetermined height in the upper direction on the upper edge of the sub heater (13) 14 and a perforating pad 15 formed on the upper surface of the contact 14.
상기 서브 히터(13), 콘택트(14), 퍼싱 패드(15)의 재질은 큰 저항값을 가지는 폴리(POLY)로 형성하는 것이 바람직하다.The material of the sub heater 13, the contact 14, and the pershing pad 15 is preferably formed of poly (POLY) having a large resistance value.
도면중 미설명 부호 16은 평탄화 막(IMD)이고, 17,18은 절연막(DIELECTRIC FILM)이다.In the figure, reference numeral 16 denotes a planarization film IMD, and 17 and 18 refer to an insulating film DIELECTRIC FILM.
상기와 같이 구성되는 본 발명 반도체 웨이퍼의 이엠 테스트 패턴 형성구조에서는 상기 퍼싱 패드(15)에 커런트를 인가하여 그 퍼싱 패드(15)에 연결되어 있는 콘택트(14)와 서브 히터(13)를 통하여 줄 히팅(JOULE HEATING)을 발생시킨다.In the EM test pattern forming structure of the semiconductor wafer of the present invention configured as described above, the current is applied to the pershing pad 15 and the cord is connected through the contact 14 and the sub heater 13 connected to the pershing pad 15. Generates heating.
그런 다음, 상기와 같이 줄 히팅이 발생되는 상태에서 테스트 패턴(11)에 커런트 스트레스를 인가하여 테스트 패턴(11)의 단락되는 시간을 체크하는 동작을 반복하며 각각의 샘플에 형성되어 있는 테스트 패턴(11)들의 수명을 체크하게 된다.Then, in the state where the line heating is generated as described above, the current pattern is applied to the test pattern 11 to check the short-circuit time of the test pattern 11 to repeat the test pattern formed on each sample ( 11) Check the life of these.
부연하여 설명하면 도체의 인가온도와 저항을 T0R0라 하면 아래와 같이In other words, if the applied temperature and resistance of the conductor are T 0 R 0 ,
T = T0+ C(R-R0) C:TCR(TEMPERATURE COEFFICIENT RESISTANCE)T = T 0 + C (RR 0 ) C: TCR (TEMPERATURE COEFFICIENT RESISTANCE)
로 나타낼 수 있고, 이를 기준으로 메탈의 이엠 평가시 메탈라인의 실제온도(T)를 계산하게 되고, 일반적인 알루미늄 메탈라인의 온도(T)는 0.004이다.Based on this, the actual temperature (T) of the metal line is calculated during the evaluation of the em of the metal, and the temperature (T) of the general aluminum metal line is 0.004.
상기에서와 같이 메탈라인에 온도(T)를 가해주기 위한 히터에 커런트를 인가시 줄 히팅되는 에너지는As described above, the energy that is heated when the current is applied to the heater for applying the temperature T to the metal line is
EJ= I2RE J = I 2 R
로 나타낼 수 있고, 여기서 커런트가 흐르는 재질의 저항이 증가되면 발생되는 줄 히팅도 많아진다. 그러므로 저항이 큰 재질을 사용해 히터를 만들고, 여기서 히트-업(HEAT-UT)을 다시 풀어쓰면In this case, when the resistance of the current flowing material increases, Joule heating also increases. So if you make a heater using a material with a high resistance, and you re-heat the heat-up here
ΔT · C ·M = I2R C : SPECIFIC HEAT CAPACITYΔT ・ C ・ M = I 2 RC: SPECIFIC HEAT CAPACITY
M : MASS OF MATERIALM: MASS OF MATERIAL
T : TEMPERATURET: TEMPERATURE
ΔT = I2R/CM A : CROSS SECTIONAL AREA OF MATERIALΔT = I 2 R / CM A: CROSS SECTIONAL AREA OF MATERIAL
= I2ρ/A2gC g : density= I 2 ρ / A 2 gC g: density
= J2ρ/gC ρ: RESISTITY= J 2 ρ / gC ρ: RESISTITY
J : CURRENT DENSITYJ: CURRENT DENSITY
로 쓸수 있다. 여기서 나머지는 재질에 대한 상수이고, J만을 변수로 둘 때 J를 조절하여 히터의 온도를 높일 수 있다. 그리고, 히터의 초기온도까지 고려시 다음과 같은 식으로 표현할 수 있다.Can be used as Here, the rest is a constant for the material, and when only J is a variable, the temperature of the heater can be increased by adjusting J. And, considering the initial temperature of the heater can be expressed as follows.
T = T0+ b × J b : CONSTANTT = T 0 + b × J b: CONSTANT
J : CURRENT DENSITYJ: CURRENT DENSITY
이상에서 상세히 설명한 바와 같이, 본 발명 반도체 웨이퍼의 이엠 테스트 패턴 형성구조는 테스트 패턴들을 개별적으로 히팅할 수 있도록 히팅수단을 설치하여, 각 샘플에 동일조건의 써멀 스트레스가 가해지는 상태에서 이엠 테스트가 진행되도록 함으로서, 종래보다 정확하게 메탈라인의 수명을 산출하게 되는 효과가 있다.As described in detail above, in the em test pattern forming structure of the semiconductor wafer of the present invention, the em testing is performed in a state in which a heating means is provided to heat the test patterns separately, and the thermal stress of the same condition is applied to each sample. By doing so, there is an effect of calculating the life of the metal line more accurately than conventional.
Claims (3)
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| KR1019980002909A KR19990068961A (en) | 1998-02-03 | 1998-02-03 | EM test pattern formation structure of semiconductor wafer |
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| KR1019980002909A KR19990068961A (en) | 1998-02-03 | 1998-02-03 | EM test pattern formation structure of semiconductor wafer |
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| KR19990068961A true KR19990068961A (en) | 1999-09-06 |
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| KR (1) | KR19990068961A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526754B1 (en) * | 2002-10-14 | 2005-11-08 | 주식회사 오킨스전자 | Socket for Quad Flat Type Package |
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1998
- 1998-02-03 KR KR1019980002909A patent/KR19990068961A/en not_active Ceased
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