KR19990025421A - Manufacturing method of nonvolatile memory device - Google Patents
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Abstract
플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 메모리 셀 어레이와, 단일 게이트 전극으로 구성된 모스 트랜지스터가 형성되는 주변 회로부를 구비하는 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 액티브 영역 및 필드 영역이 구분되어진 반도체 기판의 메모리 셀 어레이에 셀 트랜지스터의 터널 산화막을 형성한다. 상기 결과물의 상부에 플로팅 게이트용 제1 도전층을 형성한다. 상기 결과물의 상부에 제1 산화막 및 질화막을 연속적으로 형성한다. 상기 주변 회로부의 질화막, 제1 산화막 및 제1 도전층을 식각한다. 상기 주변 회로부에 게이트 산화막을 형성함과 동시에 상기 질화막을 산화시켜 제2 산화막을 형성한다. 상기 결과물의 상부에 컨트롤 게이트용 제2 도전층을 형성한다. 주변 회로부의 게이트 산화막을 질을 향상시키고 공정 단순화를 이룰 수 있다.A method of manufacturing a nonvolatile memory device having a memory cell array having a cell transistor composed of a floating gate and a control gate and a peripheral circuit portion on which a MOS transistor composed of a single gate electrode is formed is disclosed. A tunnel oxide film of a cell transistor is formed in a memory cell array of a semiconductor substrate in which an active region and a field region are divided. A first conductive layer for floating gate is formed on the resultant. A first oxide film and a nitride film are continuously formed on the resultant. The nitride film, the first oxide film, and the first conductive layer of the peripheral circuit portion are etched. A gate oxide film is formed on the peripheral circuit portion, and the nitride film is oxidized to form a second oxide film. The second conductive layer for the control gate is formed on the resultant. The gate oxide film of the peripheral circuit portion can improve the quality and simplify the process.
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 터널 산화막 및 주변 회로부의 게이트 산화막의 질을 향상시킬 수 있고 공정을 단순화할 수 있는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device capable of improving the quality of a tunnel oxide film and a gate oxide film of a peripheral circuit portion and simplifying a process.
데이터 처리 시스템에 있어서 정보를 저장하기 위한 기억 장치는 대단한 중요성을 가지고 있다. 반도체 메모리 장치는 전원 공급이 중단되면 메모리 내용을 손실하는 휘발성 메모리 장치와 메모리 내용을 계속 저장하는 비휘발성 메모리 장치가 있다. 상기 비휘발성 메모리 장치는 입력된 데이터를 읽기만 할 수 있는 ROM(Read Only Memory)과 입력된 데이터를 전기적 방법을 이용하여 수정할수 있는 EEPROM(Electrically Erasable Programmable ROM)으로 크게 분류할 수 있다. 또한, 상기 EEPROM으로는 일괄적인 소거기능을 가진 플래쉬 메모리 장치가 있다.Storage devices for storing information are of great importance in data processing systems. The semiconductor memory device includes a volatile memory device that loses memory contents when a power supply is interrupted and a nonvolatile memory device that continuously stores memory contents. The nonvolatile memory device may be classified into a read only memory (ROM) capable of reading only input data and an electrically erasable programmable ROM (EEPROM) capable of modifying the input data using an electrical method. In addition, the EEPROM includes a flash memory device having a batch erase function.
플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은 반도체 기판의 상부에 F-N 터널링을 위한 터널 산화막을 개재하여 형성된 플로팅 게이트(floating gate)와, 상기 플로팅 게이트의 상부에 층간 절연막을 개재하여 형성된 컨트롤 게이트(control gate)의 스택형 게이트 구조로 형성된다. 상기 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다.In the flash memory device, a memory cell storing data includes a floating gate formed through a tunnel oxide layer for FN tunneling on a semiconductor substrate and a control gate formed through an interlayer insulating layer on the floating gate. gate) is formed as a stacked gate structure. Data storage in the flash memory cell is accomplished by applying an appropriate voltage to the control gate and the substrate to insert or withdraw electrons into the floating gate.
상기한 구조의 메모리 셀에서는 가능한 한 컨트롤 게이트에 인가한 전압을 플로팅 게이트에 많이 유도하기 위하여 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수(coupling ratio)를 구비하도록 하고 있다. 커플링 계수를 높이기 위해서는 플로팅 게이트와 컨트롤 게이트 사이를 절연시키고 있는 층간 유전막의 정전용량(capacity)을 증가시켜야 하므로, 상기 층간 유전막의 두께를 보다 얇게 형성하여야 한다. 그러나, 폴리실리콘막으로 이루어진 플로팅 게이트의 상부에 얇은 산화막을 형성하는 것은 현실적으로 매우 어려울 뿐만 아니라 누설 전류가 증가한다는 문제가 있다. 따라서, 일반적인 플래쉬 셀 트랜지스터에서는 산화막보다 유전 상수가 큰 산화막과 질화막의 복합막인 ONO (oxide-nitride-oxide)막을 채용하고 있다. 그러나, 게이트 절연막으로 열 산화막을 사용하면서 단층 게이트 전극 구조를 채용하고 있는 주변 회로부의 모스 트랜지스터에서는 셀 트랜지스터의 플로팅 게이트나 컨트롤 게이트 중의 어느 한 전극을 이용하여 게이트 전극을 형성하기 때문에, 제조 공정 중에서 주변 회로부 영역의 ONO막을 반드시 제거하여야 한다.In the memory cell having the above-described structure, a high coupling ratio is provided between the floating gate and the control gate in order to induce as much of the voltage applied to the control gate to the floating gate as possible. In order to increase the coupling coefficient, the capacitance of the interlayer dielectric layer insulating between the floating gate and the control gate must be increased, so that the thickness of the interlayer dielectric layer must be made thinner. However, forming a thin oxide film on top of the floating gate made of a polysilicon film is not only very difficult in practice, but also has a problem in that leakage current increases. Therefore, the general flash cell transistor adopts an oxide-nitride-oxide (ONO) film which is a composite film of an oxide film and a nitride film having a larger dielectric constant than the oxide film. However, in the MOS transistor of the peripheral circuit portion employing the single layer gate electrode structure while using the thermal oxide film as the gate insulating film, the gate electrode is formed by using either the floating gate or the control gate of the cell transistor. The ONO film in the circuit area must be removed.
종래 방법에 의한 플래쉬 메모리 장치의 제조 방법을 살펴 보면, 플로팅 게이트인 제1 폴리실리콘막을 증착하고 그 위에 ONO막을 형성한 다음, 사진식각 공정을 이용하여 셀 영역의 플로팅 게이트를 형성한다. 따라서, 주변 회로부의 게이트 산화막을 형성할 때 셀 영역의 플로팅 게이트의 측면쪽 폴리실리콘이 소모되는 문제가 발생한다. 이러한 문제점을 해결하기 위하여 현재 주로 사용되고 있는 플래쉬 메모리 장치의 제조 방법에 의하면, 셀 영역의 플로팅 게이트를 사진식각 공정을 통해 패터닝한 후 산화막/질화막/산화막을 순차적으로 수행한다.Referring to a method of manufacturing a flash memory device according to the related art, a first polysilicon film, which is a floating gate, is deposited, an ONO film is formed thereon, and a floating gate of a cell region is formed using a photolithography process. Therefore, when forming the gate oxide film of the peripheral circuit portion, a problem occurs that polysilicon on the side of the floating gate in the cell region is consumed. In order to solve this problem, according to a method of manufacturing a flash memory device, which is currently mainly used, an oxide film / nitride film / oxide film is sequentially performed after patterning a floating gate of a cell region through a photolithography process.
도 1a 내지 도 3b는 상기한 방법에 의한 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 메모리 셀 영역을 나타내고, 각 b도는 주변 회로부를 나타낸다.1A to 3B are cross-sectional views illustrating a method of manufacturing a NAND flash memory device by the above method. Here, each a diagram represents a memory cell region, and each b diagram represents a peripheral circuit portion.
도 1a 및 도 1b를 참조하면, p형 반도체 기판(10)의 통상의 소자분리 공정을 통해 필드 산화막(12)을 형성함으로써 상기 기판(10)을 활성 영역과 소자분리 영역으로 구분한 후, 결과물의 상부에 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(14)을 90∼100Å 정도의 두께로 성장시킨다. 이어서, 상기 결과물의 상부에 셀 트랜지스터의 플로팅 게이트(16)로서, 불순물이 도핑된 제1 폴리실리콘막을 형성한다. 다음에, 상기 플로팅 게이트(16)를 인접한 셀과 분리하기 위하여 사진식각 공정을 통해 셀 영역의 필드 산화막(12)의 상부에 있는 플로팅 게이트(16)를 식각해 낸다.1A and 1B, after forming a field oxide film 12 through a conventional device isolation process of a p-type semiconductor substrate 10, the substrate 10 is divided into an active region and a device isolation region, and then a resultant product is formed. The tunnel oxide film 14 used as the gate insulating film of the cell transistor is grown to a thickness of about 90 to 100 Å on the top of the. Next, as the floating gate 16 of the cell transistor, a first polysilicon layer doped with impurities is formed on the resultant. Next, in order to separate the floating gate 16 from the adjacent cells, the floating gate 16 on the field oxide layer 12 in the cell region is etched through a photolithography process.
다음에, 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간 유전막(20)으로서 ONO막을 결과물의 전면에 형성한다. 즉, 커플링 계수를 높이기 위하여 산화 공정을 통해 상기 제1 폴리실리콘막(16)을 산화시켜 제1 산화막(17)을 형성한 후, 그 상부에 유전율이 높은 질화막(18)을 증착하고, 상기 질화막(18)과 컨트롤 게이트용 폴리실리콘막과의 접착력을 향상시키고 유전막의 특성을 개선하기 위하여 1000℃ 이상의 고온에서 상기 질화막(18)을 습식(wet) 산화하여 제2 산화막(19)을 형성한다. 이때, 상기 제2 산화막(19)은 약 4nm 정도의 두께로 형성된다.Next, an ONO film is formed on the entire surface of the resultant as an interlayer dielectric film 20 for increasing capacitance while insulating the floating gate and the control gate of the cell transistor. That is, in order to increase the coupling coefficient, the first polysilicon film 16 is oxidized through an oxidation process to form the first oxide film 17, and then a nitride film 18 having a high dielectric constant is deposited thereon. In order to improve adhesion between the nitride film 18 and the polysilicon film for the control gate and to improve the characteristics of the dielectric film, the nitride film 18 is wet oxidized at a high temperature of 1000 ° C. or higher to form a second oxide film 19. . In this case, the second oxide film 19 is formed to a thickness of about 4nm.
이어서, 사진 공정을 통해 셀 영역을 감광막 패턴(21)으로 피복한 후, 오픈된 주변 회로부의 ONO막(20) 및 플로팅 게이트(16)를 순차적으로 건식 및 습식 식각함으로써 기판(10)을 노출시킨다. 이어서, 남아있는 산화막을 습식 식각 방법으로 제거한다.Subsequently, after covering the cell region with the photoresist pattern 21 through a photolithography process, the substrate 10 is exposed by sequentially dry and wet etching the ONO film 20 and the floating gate 16 of the open peripheral circuit portion. . Subsequently, the remaining oxide film is removed by a wet etching method.
도 2a 및 도 2b를 참조하면, 상기 감광막 패턴(21)을 제거한 후, 셀 영역의 ONO막(20)이 노출된 상태에서 주변 회로부의 게이트 산화막(22)을 건식 산화 방법으로 형성한다.2A and 2B, after the photoresist layer pattern 21 is removed, the gate oxide layer 22 of the peripheral circuit portion is formed by a dry oxidation method while the ONO layer 20 in the cell region is exposed.
도 3a 및 도 3b를 참조하면, 주변 회로부에 두께가 다른 또다른 게이트 산화막을 형성하기 위하여 셀 영역은 감광막 패턴(도시하지 않음)으로 피복하고 주변 회로는 부분적으로 오픈시킨다. 이어서, 노출된 주변 회로부의 게이트 산화막(22)을 습식 식각하고, 셀 영역의 ONO막(20)이 노출된 상태에서 주변 회로부의 또다른 게이트 산화막을 건식 산화 방법으로 형성한다. 다음에, 상기 결과물의 상부에 불순물이 도핑된 폴리실리콘막(24)과 금속 실리사이드막(25)을 순차적으로 증착함으로써 컨트롤 게이트(26)를 형성한다.3A and 3B, the cell region is covered with a photoresist pattern (not shown) and the peripheral circuit is partially opened to form another gate oxide film having a different thickness in the peripheral circuit portion. Subsequently, the gate oxide film 22 of the exposed peripheral circuit portion is wet etched, and another gate oxide film of the peripheral circuit portion is formed by a dry oxidation method while the ONO film 20 in the cell region is exposed. Next, the control gate 26 is formed by sequentially depositing the polysilicon film 24 and the metal silicide film 25 doped with impurities on the resultant.
상술한 종래 방법에 의하면, ONO막(20)의 형성 방법 중에서 제2 산화막(19)을 1000℃의 고온에서 습식 산화 방법으로 형성하기 때문에 셀 영역의 터널 산화막(14)과 맞닿아 있는 플로팅 게이트(16)의 폴리실리콘 그레인이 크게 성장하여 상기 터널 산화막(14)에 스트레스를 가하게 된다. 또한, 터널 산화막(14)이 비스코스 플로우(Viscous flow)되어 플로팅 게이트(16)와 터널 산화막(14)의 경계 지역에 돌출된 이물질이 발생함으로써 터널 산화막(14)을 열화시킨다.According to the above-described conventional method, in the method of forming the ONO film 20, the second oxide film 19 is formed by a wet oxidation method at a high temperature of 1000 ° C., so that the floating gate in contact with the tunnel oxide film 14 in the cell region ( The polysilicon grains of 16) grow significantly to stress the tunnel oxide layer 14. In addition, the tunnel oxide film 14 is viscous flow, and foreign matter protruding from the boundary region between the floating gate 16 and the tunnel oxide film 14 is generated, thereby deteriorating the tunnel oxide film 14.
한편, 주변 회로부의 트랜지스터는 게이트 산화막(22)과 컨트롤 게이트(26)로 구성되는데, 상기 게이트 산화막(22)을 형성하기 전에 주변 회로부의 기판(10)을 노출시키는 건식 및 습식 식각 공정을 순차적으로 행하게 된다. 이때, 노출된 기판에 이물질들이 남게 되는데, 셀 영역의 ONO막을 구성하는 제2 산화막(19)이 습식 식각되는 것을 방지하기 위하여 상기 게이트 산화막(22)을 형성하기 전에 HF 용액에 침전(dip)시키거나 NH4OH : H2O2: H2O가 1 : 1 : 5의 비율로 혼합되어 있는 표준 세정액(SC-1)을 이용한 세정 공정을 실시할 수 없게 된다. 따라서, 이물질이 있는 상태에서 주변 회로부의 게이트 산화막(22)을 성장시키게 되므로, 상기 게이트 산화막(22)의 파괴 전압이 낮아지게 되어 제품 특성에 나쁜 영향을 끼친다.On the other hand, the transistor of the peripheral circuit portion is composed of a gate oxide film 22 and the control gate 26, before the formation of the gate oxide film 22, the dry and wet etching process of exposing the substrate 10 of the peripheral circuit portion sequentially. Will be done. At this time, foreign substances remain on the exposed substrate, and in order to prevent wet etching of the second oxide film 19 constituting the ONO film in the cell region, it is precipitated in the HF solution before the gate oxide film 22 is formed. In addition, the cleaning process using the standard cleaning liquid (SC-1) in which NH 4 OH: H 2 O 2 : H 2 O is mixed at a ratio of 1: 1: 1 cannot be performed. Therefore, since the gate oxide film 22 of the peripheral circuit portion is grown in the presence of foreign matter, the breakdown voltage of the gate oxide film 22 is lowered, which adversely affects product characteristics.
본 발명의 목적은 터널 산화막 및 주변 회로부의 게이트 산화막의 질을 향상시킬 수 있고 공정을 단순화할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of improving the quality of the tunnel oxide film and the gate oxide film of the peripheral circuit portion and simplifying the process.
도 1a 내지 도 3b는 종래 방법에 의한 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 3B are cross-sectional views illustrating a method of manufacturing a NAND flash memory device by a conventional method.
도 4a 내지 도 6b는 본 발명에 의한 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.4A through 6B are cross-sectional views illustrating a method of manufacturing a NAND type flash memory device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100 : 반도체 기판 102 : 필드 산화막100 semiconductor substrate 102 field oxide film
104 : 터널 산화막 106 : 플로팅 게이트104 tunnel oxide film 106 floating gate
110 : 게이트 산화막 112 : 층간 유전막110: gate oxide film 112: interlayer dielectric film
116 : 컨트롤 게이트116: control gate
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 메모리 셀 어레이와, 단일 게이트 전극으로 구성된 모스 트랜지스터가 형성되는 주변 회로부를 구비하는 비휘발성 메모리 장치의 제조 방법에 있어서, 액티브 영역 및 필드 영역이 구분되어진 반도체 기판의 메모리 셀 어레이에 셀 트랜지스터의 터널 산화막을 형성하는 단계; 상기 결과물의 상부에 플로팅 게이트용 제1 도전층을 형성하는 단계; 상기 결과물의 상부에 제1 산화막 및 질화막을 연속적으로 형성하는 단계; 상기 주변 회로부의 질화막, 제1 산화막 및 제1 도전층을 식각하는 단계; 상기 주변 회로부에 게이트 산화막을 형성함과 동시에 상기 질화막을 산화시켜 제2 산화막을 형성하는 단계; 및 상기 결과물의 상부에 컨트롤 게이트용 제2 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a nonvolatile memory device comprising a memory cell array having a cell transistor composed of a floating gate and a control gate, and a peripheral circuit portion on which a MOS transistor composed of a single gate electrode is formed. Forming a tunnel oxide film of a cell transistor in a memory cell array of a semiconductor substrate, in which an active region and a field region are divided; Forming a first conductive layer for floating gate on top of the resultant product; Continuously forming a first oxide film and a nitride film on the resultant product; Etching the nitride film, the first oxide film, and the first conductive layer of the peripheral circuit portion; Forming a second oxide film by oxidizing the nitride film while forming a gate oxide film on the peripheral circuit portion; And forming a second conductive layer for the control gate on the resultant.
바람직하게는, 상기 게이트 산화막을 형성하는 단계 전에 세정 공정을 실시하는 단계를 더 구비한다.Preferably, the method further includes performing a cleaning process before forming the gate oxide film.
바람직하게는, 상기 주변 회로부의 게이트 산화막은 850℃ 이하의 온도에서 습식 산화한 후 950℃의 온도에서 어닐링함으로써 형성한다.Preferably, the gate oxide film of the peripheral circuit portion is formed by wet oxidation at a temperature of 850 ° C. or lower and then annealed at a temperature of 950 ° C.
상술한 바와 같이 본 발명은 플로팅 게이트 위에 형성되는 ONO막 중에서 질화막을 산화시켜 제2 산화막을 형성하는 공정을 생략하고 후속 공정인 주변 회로부의 게이트 산화막을 형성할 때 상기 제2 산화막을 동시에 형성한다. 따라서, 주변 회로부의 층간 유전막 및 제1 도전층을 식각하여 기판을 노출시킬 때 셀 영역에서는 제2 산화막이 존재하지 않으므로, 주변 회로부의 게이트 산화막을 형성하기 전에 플루오르화 수소(HF) 용액에 침전시키거나 SC-1을 이용한 세정 공정을 실시할 수 있어 상기 게이트 산화막의 질을 높일 수 있다. 또한, 상기 제2 산화막이 주변 회로부의 게이트 산화막을 형성할 때 약 2nm 정도의 두께로 형성되므로, 종래 방법에 비해 커플링 계수를 증가시킬 뿐만 아니라 공정 단순화를 이룰 수 있다.As described above, the present invention omits the step of oxidizing the nitride film to form the second oxide film in the ONO film formed on the floating gate, and simultaneously forms the second oxide film when the gate oxide film of the peripheral circuit portion is formed. Therefore, when the interlayer dielectric film and the first conductive layer of the peripheral circuit portion are etched to expose the substrate, the second oxide film does not exist in the cell region. In addition, the cleaning process using SC-1 can be performed to improve the quality of the gate oxide film. In addition, since the second oxide film is formed to a thickness of about 2 nm when forming the gate oxide film of the peripheral circuit portion, it is possible not only to increase the coupling coefficient but also to simplify the process compared to the conventional method.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 6b는 본 발명에 의한 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 메모리 셀 영역을 나타내고, 각 b도는 주변 회로부를 나타낸다.4A through 6B are cross-sectional views illustrating a method of manufacturing a NAND type flash memory device according to the present invention. Here, each a diagram represents a memory cell region, and each b diagram represents a peripheral circuit portion.
도 4a 및 도 4b를 참조하면, p형 반도체 기판(100)의 통상의 소자분리 공정을 통해 필드 산화막(102)을 형성함으로써 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한 후, 결과물의 상부에 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(104)을 90∼100Å 정도의 두께로 성장시킨다. 이어서, 상기 결과물의 상부에 셀 트랜지스터의 플로팅 게이트(106)로서, 불순물이 도핑된 제1 폴리실리콘막을 형성한다. 다음에, 상기 플로팅 게이트(106)를 인접한 셀과 분리하기 위하여 사진식각 공정을 통해 셀 영역의 필드 산화막(102)의 상부에 있는 플로팅 게이트(106)를 식각해 낸다.4A and 4B, after forming the field oxide film 102 through a conventional device isolation process of the p-type semiconductor substrate 100, the substrate 100 is divided into an active region and a device isolation region, and then a resultant product is formed. The tunnel oxide film 104, which is used as the gate insulating film of the cell transistors, is grown to a thickness of about 90 to 100 에 on the top. Subsequently, as a floating gate 106 of the cell transistor, an impurity doped first polysilicon film is formed on the resultant. Next, in order to separate the floating gate 106 from adjacent cells, the floating gate 106 on the field oxide layer 102 in the cell region is etched through a photolithography process.
다음에, 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간 유전막을 형성하는데, 이때 ONO막 중에서 ON막까지만 형성한다. 즉, 커플링 계수를 높이기 위하여 산화 공정을 통해 상기 제1 폴리실리콘막(106)을 산화시켜 제1 산화막(107)을 형성한 후, 그 상부에 유전율이 높은 질화막(108)을 증착한다.Next, an interlayer dielectric film for increasing the capacitance is formed while insulating the floating gate and the control gate of the cell transistor, wherein only the ON film is formed from the ONO film. That is, in order to increase the coupling coefficient, the first polysilicon film 106 is oxidized through an oxidation process to form the first oxide film 107, and then a nitride film 108 having a high dielectric constant is deposited thereon.
이어서, 사진 공정을 통해 셀 영역을 피복하고 주변 회로부를 오픈시키는 감광막 패턴(109)을 형성한 후, 오픈된 주변 회로부의 질화막(108), 제1 산화막(107) 및 제1 도전층(106)을 순차적으로 식각하여 기판(100)을 노출시킨다. 이때, 상기 셀 영역에는 아직까지 제2 산화막이 형성되지 않았으므로, 웨이퍼를 플루오르화 수소(HF) 용액에 침전시키거나 SC-1 용액으로 세정함으로써 주변 회로부의 노출된 기판 표면에 생겼던 입자나 오염 물질을 제거할 수 있다.Subsequently, after forming a photoresist pattern 109 covering the cell region and opening the peripheral circuit portion through a photolithography process, the nitride film 108, the first oxide film 107, and the first conductive layer 106 of the open peripheral circuit portion are formed. Sequentially etch to expose the substrate 100. At this time, since the second oxide film is not formed in the cell region, particles or contaminants formed on the exposed substrate surface of the peripheral circuit part by precipitation of the wafer in hydrogen fluoride (HF) solution or cleaning with SC-1 solution. Can be removed.
도 5a 및 도 5b를 참조하면, 상기 감광막 패턴(109)을 제거한 후, 주변 회로부의 게이트 산화막(110)을 습식 산화 방법으로 형성한다. 즉, 상기 게이트 산화막(110)은 800℃의 온도에서 습식 산화한 후 950℃의 온도에서 어닐링함으로써 형성되며, 이때 셀 영역의 질화막(108)이 산화되어 제2 산화막(111)이 형성된다.5A and 5B, after removing the photoresist pattern 109, the gate oxide layer 110 of the peripheral circuit portion is formed by a wet oxidation method. That is, the gate oxide film 110 is formed by wet oxidation at a temperature of 800 ° C. and then annealed at a temperature of 950 ° C. At this time, the nitride film 108 in the cell region is oxidized to form a second oxide film 111.
도 6a 및 도 6b를 참조하면, 주변 회로부에 두께가 다른 또다른 게이트 산화막을 형성하기 위하여 셀 영역은 감광막 패턴(도시하지 않음)으로 피복하고 주변 회로는 부분적으로 오픈시킨다. 이어서, 노출된 주변 회로부의 게이트 산화막(110)을 습식 식각하고, 주변 회로부의 또다른 게이트 산화막을 습식 산화 방법으로 형성한다. 이때, 상기 제2 산화막(111)이 최종적으로 약 2nm 정도의 두께를 갖게 되며, 제1 산화막(107), 질화막(108) 및 제2 산화막(111)으로 구성된 층간 유전막(112)이 완성된다.6A and 6B, in order to form another gate oxide film having a different thickness in the peripheral circuit portion, the cell region is covered with a photoresist pattern (not shown) and the peripheral circuit is partially opened. Subsequently, the gate oxide film 110 of the exposed peripheral circuit portion is wet etched, and another gate oxide film of the peripheral circuit portion is formed by a wet oxidation method. In this case, the second oxide film 111 finally has a thickness of about 2 nm, and the interlayer dielectric film 112 including the first oxide film 107, the nitride film 108, and the second oxide film 111 is completed.
다음에, 상기 결과물의 상부에 불순물이 도핑된 폴리실리콘막(114)과 금속 실리사이드막(115)을 순차적으로 증착함으로써 컨트롤 게이트(116)를 형성한다.Next, the control gate 116 is formed by sequentially depositing the polysilicon layer 114 and the metal silicide layer 115 doped with impurities on the resultant.
상술한 바와 같이 본 발명은 플로팅 게이트 위에 형성되는 ONO막 중에서 질화막을 산화시켜 제2 산화막을 형성하는 공정을 생략하고 후속 공정인 주변 회로부의 게이트 산화막을 형성할 때 상기 제2 산화막을 동시에 형성한다. 따라서, 주변 회로부의 층간 유전막 및 제1 도전층을 식각하여 기판을 노출시킬 때 셀 영역에서는 제2 산화막이 존재하지 않으므로, 주변 회로부의 게이트 산화막을 형성하기 전에 플루오르화 수소(HF) 용액에 침전시키거나 SC-1을 이용한 세정 공정을 실시할 수 있어 상기 게이트 산화막의 질을 높일 수 있다. 또한, 상기 제2 산화막이 주변 회로부의 게이트 산화막을 형성할 때 약 2nm 정도의 두께로 형성되므로, 종래 방법에 비해 커플링 계수를 증가시킬 뿐만 아니라 공정 단순화를 이룰 수 있다.As described above, the present invention omits the step of oxidizing the nitride film to form the second oxide film in the ONO film formed on the floating gate, and simultaneously forms the second oxide film when the gate oxide film of the peripheral circuit portion is formed. Therefore, when the interlayer dielectric film and the first conductive layer of the peripheral circuit portion are etched to expose the substrate, the second oxide film does not exist in the cell region. Therefore, the interlayer dielectric layer and the first conductive layer are exposed in the cell region. In addition, the cleaning process using SC-1 can be performed to improve the quality of the gate oxide film. In addition, since the second oxide film is formed to a thickness of about 2 nm when forming the gate oxide film of the peripheral circuit portion, it is possible not only to increase the coupling coefficient but also to simplify the process compared to the conventional method.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970047030A KR19990025421A (en) | 1997-09-12 | 1997-09-12 | Manufacturing method of nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970047030A KR19990025421A (en) | 1997-09-12 | 1997-09-12 | Manufacturing method of nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990025421A true KR19990025421A (en) | 1999-04-06 |
Family
ID=66043924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970047030A Withdrawn KR19990025421A (en) | 1997-09-12 | 1997-09-12 | Manufacturing method of nonvolatile memory device |
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| Country | Link |
|---|---|
| KR (1) | KR19990025421A (en) |
-
1997
- 1997-09-12 KR KR1019970047030A patent/KR19990025421A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19970912 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |