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KR19980064000A - 액정표시장치 및 그 제조 방법 - Google Patents

액정표시장치 및 그 제조 방법 Download PDF

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KR19980064000A KR1019970067406A KR19970067406A KR19980064000A KR 19980064000 A KR19980064000 A KR 19980064000A KR 1019970067406 A KR1019970067406 A KR 1019970067406A KR 19970067406 A KR19970067406 A KR 19970067406A KR 19980064000 A KR19980064000 A KR 19980064000A
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모리타께이조
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나까자와미쓰하루
무라까미히로시
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Abstract

드레인 버스라인과 동시에 컨덴서 전극을 형성한다. 이 컨덴서 전극은, 접촉 홀을 거쳐 2개의 TFT의 접속점에 전기적으로 접속된다. 그 후, 전면에 층간 절연막을 형성한 후, 이 층간 절연막 상에 Ti 등의 차광성 금속막으로 이루어지는 블랙 매트릭스를 형성하여, TFT의 채널부 및 그것들의 상호 접속점 및 컨덴서 전극 위를 이 블랙 매트릭스로 덮는다. 컨덴서 전극과 그 위의 층간 절연막 및 블랙 매트릭스에 의해 컨덴서가 구성된다.

Description

액정표시장치 및 그 제조 방법
본 발명은, 다중 게이트 TFT (Multi-gate Thin Film Transistor) 구조를 갖는 액정표시장치 및 그 제조방법에 관한 것이다.
액티브 매트릭스(active matrix) 방식의 액정표시장치는, 비선택시에 오프(off) 상태가 되어 신호를 차단하는 스위치를 각 화소(pixel)에 마련함으로써 크로스 토크(cross talk)를 방지하는 것이고, 단순 매트릭스 방식의 액정표시장치에 비하여 우수한 표시특성을 나타낸다. 특히, 스위치로서 TFT를 사용한 액정표시장치(이하, TFT 액정표시장치라 함)는, TFT의 구동 능력이 높기 때문에, 지극히 우수한 표시 성능이 얻어진다.
일반적으로, 액정표시장치는 2매의 기판간에 액정을 봉입한 구조를 갖고 있다. 그들 기판의 서로 대향하는 2개의 면(대향면)중, 한쪽면 측에는 대향 전극, 컬러 필터 및 배향막 등이 형성되고, 또한 다른 쪽의 면측에는 액티브 매트릭스 회로, 화소 전극 및 배향막(alignment layer) 등이 형성되어 있다. 더욱이, 각 기판의 대향면과 반대측 면에는, 각각 편광판(polarizer)이 붙어 있다. 이들 2매의 편광판은, 예컨대 편광판의 편광축이 서로 직교하도록 배치되어, 이것에 의하면, 전계를 걸지 않은 상태에서는 광을 투과하여, 전계를 인가한 상태로서는 차광 모드, 즉 표준 백 모드(normally white mode)가 된다. 그 반대로, 2매의 편광판의 편광축(direction of polarization)이 평행한 경우에는, 표준 흑 모드(normally black mode)가 된다. 이하, TFT가 형성되어 있는 쪽의 기판을 TFT 기판, 대향전극이 형성되어 있는 쪽의 기판을 대향 기판이라고 한다.
도 1은 종래의 액정표시장치를 나타내는 모식도이다. 이 도 1에 나타낸 바와 같이, 액정표시장치의 한쪽 기판에는, 복수개의 게이트 버스라인(54)및 복수개의 드레인 버스라인(56)이 서로 직각으로 교차하도록 형성되어 있다. 이들 게이트 버스라인(54)및 드레인 버스라인(56)에 의해 구획된 복수의 직사각형의 영역에는, 각각 TFT(51)과 화소 전극(50)이 배치되어 있다. TFT(51)의 게이트는 게이트 버스라인(54)에 접속되고, 드레인은 드레인 버스라인(56)에 접속되며, 소스는 화소 전극(50)에 접속되어 있다.
도 2는, 게이트 버스라인(54) 및 드레인 버스라인(56)에 인가되는 전압 파형을 나타내는 도면이다. 게이트 버스라인(54)에는 화소를 리프레쉬(refresh)하는 타이밍으로 온－ 오프하는 신호가 공급된다. 예컨대 개인용 컴퓨터의 VGA(Video Graphics array) 표시(640×480 dot 표시)의 경우, 어느 1개의 화소에 주목하면, 그 화소의 TFT(51)는, 약 16msec 간의 오프 상태와, 30μsec 간의 온 상태를 교대로 되풀이하는 타이밍으로 온－ 오프한다.
TFT(51)이 온 상태 사이에, 드레인 버스라인(56)에 인가되는 전압에 의해 화소 전극(50)에 전하가 축적되어, 이 화소 전극(50)으로부터 발생하는 전계에 의해 액정분자의 경사가 변화하여 화소를 투과하는 광량이 변화하여, 화상을 표시할 수 있게 된다. 여기서, TFT(51)의 온－ 오프는 전류－전압특성(I － V 특성)에 의해 결정된다.
도 3은, 횡축에 게이트전압(Vg)을 나타내고, 종축에 드레인－ 소스간 전류량(Id)을 나타내어, 액정표시장치의 TFT의 I－V 특성의 일 예를 나타내는 도면이다. 도면 중 부호 a의 영역은 TFT가 온 상태이고, 부호 b의 영역에서는 오프 상태가 된다. 이 도 3에 나타내는 바와 같이, TFT가 오프 상태에서도, TFT에는 수 pA ∼수십 pA의 전류(오프 전류)가 흘러, 화소 전극에 축적된 전하가 누설하여, 화소 전극의 전압이 저하한다. 이 전압 저하량(ΔV)은, TFT의 오프 전류를 Ioff , TFT의 오프 시간(상기 예에서는 16msec 간)을 ΔT, 화소 전극과 대향 전극 사이의 용량 성분의 용량치를 C로 하면, 수학식 1에 나타내는 관계가 있다.
ΔV = Ioff ·ΔT/C
전압 저하량(ΔV)이 크면, 화면의 상하 방향에 표시얼룩이라든지 크로스 토크가 발생하여, 표시품질이 저하한다. 이것 때문에, ΔV를 작게 하는 방법이 여러 가지 제안되어 있다.
예컨대, 도 4에 나타낸 바와 같이, 화소 전극과 대향전극으로 구성되는 용량성분(C11)에 병렬로 컨덴서(C12)를 접속하는 부가용량 방식 또는 축적용량 방식으로 되는 액정표시장치가 제안되어 있다. 이 경우는, 컨덴서(C12)의 용량을 크게 하지 않으면 전하의 누설을 절감하는 효과가 얻어지지 않는다. 컨덴서(C12)의 용량을 크게 하면, 필연적으로 개구율(open area ratio)이 절감되어 버린다. 특히, 화소 피치(pitch)가 작은 소형의 액정표시장치에서는, 부가 컨덴서의 용량치를 크게 하면 개구율이 현저하게 작게 되어 실용적이 아니다.
또한, 드레인 버스라인과 화소 전극과 사이에 복수의 TFT를 직렬 접속하여 오프 전류를 절감한, 소위 다중 게이트 TFT 구조의 액정표시장치가 제안되어 있다.
도 5는 종래의 다중 게이트 TFT 구조의 액정표시장치를 나타내는 평면도이다.
유리판(도시하지 않음) 상에는 복수개의 게이트 버스라인(64)과, 복수개의 드레인 버스라인(66)이 위에서 봐서 직각으로 교차하도록 배치되어 있고, 이들 게이트 버스라인(64)과 드레인 버스라인(66)에 의해 구획된 직사각형의 각 영역에는 ITO(인듐 주석 산소: Indium Tin Oxide)로 이루어지는 화소 전극(60)이 형성되어 있다. 그리고, 각 화소의 사이, 즉 게이트 버스라인(64)및 드레인 버스라인(66) 위에는 차광성 금속막으로 이루어지는 블랙 매트릭스(68)(도면 중, 사선으로 나타냄)가 형성되어 있다.
유리판 위에는 폴리 실리콘막(62)이 선택적으로 형성되어 있고, 이 폴리 실리콘막(62)과 그 위를 교차하는 게이트 버스라인(64)에 의해, 1화소당 2개의 TFT(61a ,61b)가 형성되어 있다. 이들 TFT(61a,61b)는, 화소 전극(60)과 드레인 버스라인(66)의 사이에 직렬 접속되어 있다.
이 액정표시장치는, 상술한 바와 같이, 화소 전극(60)과 드레인 버스라인(66)의 사이에 2개의 TFT(61a,61b)가 직렬로 접속되어 있기 때문에, 오프 전류가 지극히 작다.
또한, 도 5에 나타내는 액정표시장치에 비하여 TFT의 오프 전류를 더욱 절감시킨 액정표시장치로서, 1화소당 복수의 TFT를 마련하여, 이들 TFT의 소스·드레인에 부가 용량을 접속한 액정표시장치가 제안되어 있다(일본 특개평 5－88644호, M. Itoh et. al. High－Resolution Low－Temperature Poly－Si TFT－LCDs Using a Novel Structure with TFT Capacitors, SID INTERNATIONAL SYMPOSIUM DIGEST of TECHNICAL PAPERS p17 ∼ p20 1996).
도 6은, 상술한 액정표시장치를 나타내는 평면도, 도 7는 그 회로도이다. 이 액정표시장치는, 유리판(도시하지 않음) 상에 복수개의 게이트 버스라인(74)과 복수개의 드레인 버스라인(76)이 직각으로 교차하도록 형성되어 있다. 또한, 인접하는 2개의 게이트 버스라인(74) 사이에는 전원 라인(75)이 배치되어 있고, 이 전원 라인(75)은 일정한 전위로 유지되게 되어 있다. 또한, 유리판 위에는 폴리 실리콘막(72)이 지그재그 형태로 형성되어 있고, 이 폴리 실리콘막(72)과 그 위의 게이트 버스라인(74)에 의해, 1화소당 3개의 TFT(71a,71b,71c)가 형성되어 있다. 또한, 폴리 실리콘막(72)과 전원 라인(75)에 의해 TFT(73)가 형성되어 있다.
이들 TFT(71a∼71c) 및 TFT(73)는, 드레인 버스라인(76)과 화소 전극(70) 사이에 직렬로 접속되어 있다. TFT(73)은 컨덴서로서 동작한다. 요컨대, TFT(73)의 폴리 실리콘막이 컨덴서의 한쪽 전극으로서 기능 하여, 게이트 전극이 다른 쪽의 전극으로서 기능 한다.
이와 같이 구성된 액정표시장치는, TFT의 오프 전류를 지극히 작게 할 수 있다.
본 발명의 목적은, 단락 결함이나 용량의 편차가 방지되어, 큰 광량의 광원을 쓰더라도 오프 전류 특성의 저하를 방지할 수 있는 액정표시장치 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은, 제조공정을 증가시킴이 없이, 안정된 컨덴서를 갖고 표시성능이 우수한 액정표시장치를 제공하는 것이다.
도 1은, 종래의 액정표시장치의 일 예를 나타내는 모식도.
도 2는, 도 1의 액정표시장치의 게이트 버스라인 및 드레인 버스라인에 인가되는 전압 파형을 나타내는 도면.
도 3은, 액정표시장치의 TFT의 I － V 특성의 일 예를 나타내는 도면.
도 4는, 부가용량방식의 액정표시장치의 화소 부분의 등가 회로도.
도 5는, 종래의 다중 게이트 TFT 구조의 액정표시장치를 나타내는 평면도.
도 6은, 다중 게이트 TFT 구조의 액정표시장치의 다른 예를 나타내는 평면도.
도 7은, 그 화소 부분의 등가회로도.
도 8은, 본 발명의 제1 실시 형태의 액정표시장치를 나타내는 단면도.
도 9는, 제1 실시 형태의 액정표시장치의 대향 기판의 단면도.
도 10은, 제1 실시 형태의 액정표시장치의 TFT 기판의 평면도.
도 11은, 도 10의 Ⅰ-Ⅰ선에 의한 단면도.
도 12는, 제1 실시 형태의 액정표시장치의 화소 부분의 등가 회로도.
도 13은, 제1 실시 형태의 액정표시장치에 있어서, TFT의 오프 전류가 100pA, 50pA 및 10pA의 경우에서의 컨덴서 용량과 전압 저하의 관계를 나타내는 도면.
도 14는, 제1 실시 형태의 액정표시장치의 제조방법을 나타내는 모식적 단면도.
도 15는, 본 발명의 제2 실시 형태의 액정표시장치의 TFT 기판을 나타내는 평면도.
도 16은, 본 발명의 제3 실시 형태의 액정표시장치를 나타내는 평면도.
도 17은, 본 발명의 제4 실시 형태의 액정표시장치의 TFT 기판을 나타내는 평면도.
도 18은, 도 17의 Ⅱ-Ⅱ 선에 의한 모식적 단면도.
도 19는, 제4 실시 형태의 액정표시장치의 화소 부분의 등가 회로도.
도 20은, 제4 실시 형태의 액정표시장치를 컬러 액정표시장치에 적용한 예를 나타내는 평면도.
도 21은, 컬러 액정표시장치의 게이트 버스라인에 인가되는 전압 파형을 나타내는 도면.
도 22a는, 블랙 매트릭스가 대향 기판 측에 형성되어 있는 경우의 층구조를 나타내는 도면.
도 22b는, 블랙 매트릭스가 TFT 기판 측에 형성되어 있는 경우의 층구조를 나타내는 도면.
도 22c는, 블랙 매트릭스가 TFT 기판측 및 대향 기판 측의 양쪽에 형성되어 있는 경우의 층구조를 나타내는 도면.
도 23은, 본 발명의 제5 실시 형태의 액정표시장치의 TFT 기판을 나타내는 평면도.
도 24는, 도 23의 Ⅲ-Ⅲ 선에 의한 단면도.
도 25는, 컨덴서 전극과 게이트 버스라인이 완전히 겹치는 경우의 단면도.
도 26a는, 컨덴서 전극의 폭이 게이트 버스라인의 폭보다도 큰 경우를 나타내는 평면도.
도 26b는, 컨덴서 전극의 폭이 게이트 버스라인의 폭보다도 작은 경우의 평면도.
도 26c는, 컨덴서 전극이 게이트 버스라인의 한 쪽으로 튀어나온 경우의 평면도.
도 26d는, 컨덴서 전극이 게이트 버스라인의 다른 쪽으로 튀어나온 경우의 평면도.
도 27은 본 발명의 제6 실시 형태의 액정표시장치를 나타내는 평면도.
도 28은, 도 27의 Ⅳ-Ⅳ 선에 의한 단면도.
도 29는, 화소 전극과 폴리 실리콘막의 접촉 부분의 확대도.
도 30은, 게이트층, 드레인층 및 블랙 매트릭스층의 순으로 형성된 층구조를 나타내는 단면도.
도 31은, 게이트층, 블랙 매트릭스층 및 드레인층의 순으로 형성된 층구조를 나타내는 단면도.
도 32는, 블랙 매트릭스층, 게이트층 및 드레인층의 순으로 형성된 층구조를 나타내는 단면도.
도 33은, 드레인층, 게이트층 및 블랙 매트릭스층의 순으로 형성된 층구조를 나타내는 단면도.
도 34는, 드레인층, 블랙 매트릭스층 및 게이트층의 순으로 형성된 층구조를 나타내는 단면도.
도 35는, 블랙 매트릭스층, 드레인층 및 게이트층의 순으로 형성된 층구조를 나타내는 단면도.
본 발명에 있어서는, 드레인 버스라인과 화소 전극 사이에 접속된 복수의 박막 트랜지스터의 적어도 1개에 제1 전극이 접속되어 있고, 이 제1 전극은 층간 절연막 및 그 위의 차광성 금속막과 함께 컨덴서를 구성한다. 일반적으로, 층간 절연막은 게이트 절연막에 비하여 충분히 두텁게 형성한다. 따라서, TFT의 게이트 절연막을 컨덴서의 유전체로서 사용하는 경우와 비교하여, 단락 결함이나 용량의 편차가 억제된다. 또한, 본 발명에 있어서는, 상기 복수의 박막 트랜지스터의 채널부 및 상호 접속점의 위쪽이 블랙 매트릭스로 덮여 있기 때문에, 큰 광량의 광원을 쓰더라도, 오프 전류 특성의 저하를 방지할 수 있다.
또한, 본 발명의 다른 액정표시장치에 있어서는, 금속막으로 이루어지는 제1 전극과, 이 제1 전극의 위쪽 또는 아래쪽으로 배치된 금속막으로 이루어지는 제2 전극에 의해 컨덴서를 형성한다. 그리고, 이 컨덴서를, 직렬 접속된 복수의 박막 트랜지스터의 1개의 소스에 접속한다. 이 경우, 제1 전극을 게이트 버스라인이 형성된 층 또는 드레인 버스라인이 형성된 층의 어느 한쪽에 형성하여, 제2 전극을 다른 쪽의 층에 형성할 수 있다. 이에 의해, 제조공정의 증가가 회피된다.
또한, 한쪽 기판 측에 TFT와 차광성 금속막(블랙 매트릭스)을 형성하는 종류의 액정표시장치의 경우는, 제1 전극을 게이트 버스라인이 형성된 층, 드레인 버스라인이 형성된 층 및 차광성 금속막이 형성된 층의 어느 1개의 층으로 형성하여, 제2 전극을 나머지의 2개의 층 중의 한쪽에 형성할 수 있다.
화소 전극을 게이트 버스라인 및 드레인 버스라인보다도 위층에 형성하는 경우, 화소 전극과 트랜지스터를 직접 접속하고자 하면, 양자간에 복수층의 절연막이 존재하기 때문에, 접촉 홀의 깊이가 깊게 되어, 단선이 발생하기 쉽게 된다. 따라서, 화소 전극과 트랜지스터 사이의 층에 중간 전극을 형성하여, 이 중간 전극을 거쳐 화소 전극과 트랜지스터를 접속함이 바람직하다. 중간전극은, 드레인 버스라인과 같은 층, 게이트 버스라인과 같은 층 또는 차광성 금속막과 같은 층에 형성할 수 있다.
게이트 버스라인과 동일의 층에 형성된 중간전극을 거쳐 화소 전극과 트랜지스터를 접속하는 경우, 중간 전극을 제1 전극으로 하여, 차광성 금속막과 같은 층에 제2 전극을 형성하면, 이들 제1 및 제2 전극에 의해 컨덴서가 구성된다.
화소 영역 내에 컨덴서를 구성한 경우, 컨덴서의 전극을 일정한 전위로 유지하기 위한 배선을 형성할 필요가 있지만, 개구율을 크게 하기 위해서는 배선의 길이는 짧은 쪽이 좋다. 배선을 게이트 버스라인측으로 끌어내는 경우, 개구율을 크게 하기 위해서는, 화소 영역의 크기를, 게이트 버스라인의 길이방향(수평방향)을 길게 하고, 드레인 버스라인의 길이방향(수직방향)을 짧게 함이 바람직하다. 이 경우, 수직방향으로 늘어서는 3개의 화소 영역을 컬러 표시시에서의 1개의 도트(dot)로 하여, 각 도트에 빨강(R)·초록(G)·파랑(B)의 컬러 필터를 배치하면, 1 도트가 정방형에 가까운 형상으로 된다.
또한, 본 발명의 액정표시장치의 제조방법에 있어서는, 드레인 버스라인과 제1 전극을 동시에 형성하여, 게이트 버스라인 및 드레인 버스라인의 위를 덮는 블랙 매트릭스와 상기 제1 전극의 위를 덮는 제2 전극을 동시에 형성한다. 따라서, 공정의 증가를 회피할 수 있고, 부가용량을 갖는 다중 게이트 TFT 구조의 액정표시장치를 용이하게 제조할 수 있다.
도 5에 나타내는 종래의 액정표시장치에서는, 도 6에 나타내는 액정표시장치에 비하여 오프 전류의 절감이 충분하지 않을 뿐만 아니라, 투사형 액정표시장치에 적용한 경우에, 이하에 나타내는 문제점이 있다. 즉, 투사형 액정표시장치에서는 큰 광량(∼ 수백만 lx)의 광원을 써 화상을 투사한다. TFT는, 광에 대하여 그 전류 특성, 특히 오프 전류 특성이 나쁘게 되는 성질이 있기 때문에, 채널부를 차광할 필요가 있다. 도 5의 액정표시장치에서는, 부호 B로 나타내는 부분은 채널부가 아니지만, 이와 같이 실리콘을 쓴 TFT의 접속 부분에 수백만 룩스(lx)의 광이 조사되면, TFT의 오프 전류 특성이 나쁘게 된다.
한편, 도 6에 나타내는 종래의 액정표시장치에서는, 이하에 나타내는 문제점이 있다. 즉, 통상, 배선(게이트, 드레인, 블랙 매트릭스등) 층간 절연막의 두께는 3000Å전후이지만, TFT의 게이트 산화막은, TFT로서 필요한 특성을 얻기 위해서, 1200∼ 1500Å정도로 얇게 형성되어 있다. 도 6에 나타내는 액정표시장치에서는, 이 게이트 절연막을 컨덴서 전극간의 유전체로서 사용하기 때문에, 상하의 전극간에서 단락 결함이 발생하기 쉽다. 또한, 유리판의 면적이 큰 경우, 막의 균일성을 유지하기 어렵게 되어, 용량값의 격차가 크게 된다는 결점도 있다. 또한, 전원 라인(75)을 게이트 버스라인(74)과 같은 층에 같은 재료로 형성하기 때문에, 게이트 버스라인(74)과 전원 라인(75)이 단락 한다. 가령, 게이트 버스라인(74)과 전원 라인(75)이 단락 하면, 1라인 분의 화소가 모두 표시되지 않게 된다.
이하, 본 발명의 실시의 형태에 관해서, 첨부 도면을 참조하여 설명한다.
(제1 실시 형태)
도 8은 본 발명의 제1 실시 형태의 액정표시장치를 나타내는 단면도, 도 9는 동일한 그 액정표시장치의 대향기판의 단면도, 도 10은 그 TFT 기판의 평면도, 도 11은 도 10의 Ⅰ-Ⅰ선에 의한 단면도이다.
본 실시 형태의 액정표시장치는, TFT 기판(1)과 대향 기판(2)을 대향시켜 배치하여, 이들 기판(1,2)의 테두리부를 실링재(4)로 접합하여, 기판(1,2) 사이에 액정(3)을 봉입하여 구성되어 있다.
대향 기판(2)은, 도 9에 나타낸 바와 같이, 유리판(6)과, 유리판(6)상에 형성된 ITO로 이루어지는 대향전극(7)과, 이 대향전극(7) 위를 덮는 배향막(8)에 의해 구성되어 있다. 그리고, 배향막(8)이 형성된 면을 TFT 기판(1)을 향하여 배치한다.
한편, TFT 기판(1)은, 도 10에 나타낸 바와 같이 구성되어 있다. 유리판(11) 위에는 복수개의 게이트 버스라인(14)이 서로 평행하게 배치되어 있고, 또 이들 게이트 버스라인(14)에 직각으로 입체 교차하는 복수개의 드레인 버스라인(16)이 형성되어 있다. 이들 게이트 버스라인(14)및 드레인 버스라인(16)에 의해 구획된 각 직사각형의 영역이 각각 화소 영역으로 되어있다. 각 화소 영역에는, ITO 등의 투명 금속막으로 이루어지는 화소 전극(20)과, 컨덴서 전극(제1 전극)(16a)이 형성되어 있다. 이 컨덴서 전극(16a)은, 그 위에 층간 절연막을 사이에 두고 형성된 차광성 금속막으로 이루어지는 블랙 매트릭스(18)와 함께 컨덴서를 구성하고 있다. 또한, 게이트 버스라인(14)과 드레인 버스라인(16)이 교차하는 부분의 근처에는, 1화소당 2개의 TFT(21a,21b)가 형성되어 있다.
즉, 도 11의 단면도에 나타낸 바와 같이, 유리판(11) 위에는 TFT(21a,21b)의 소스·드레인이 되는 폴리 실리콘막(12)이 선택적으로 형성되어 있고, 이 폴리 실리콘막(12) 위에는 게이트 절연막(13)을 거쳐 게이트 버스라인(14)이 선택적으로 형성되어 있다. 또한, 유리판(11) 위에는, 이들 폴리 실리콘막(12) 및 게이트 버스라인(14)을 덮도록 하여 제1 층간 절연막(15)이 형성되어 있다.
이 제1 층간 절연막(15) 위에는, 드레인 버스라인(16), 컨덴서 전극(16a) 및 패드(중간전극)(16b)가 선택적으로 형성되어 있다. 드레인 버스라인(16)은, 층간 절연막(15)의 접촉 홀(15a)을 거쳐 TFT(21a)의 드레인에 전기적으로 접속되어 있다. 또한, 컨덴서 전극(16a)은, 접촉 홀(15b)을 거쳐 TFT(21a)의 소스와 TFT(21b)의 드레인의 접속부에 전기적으로 접속되어 있다. 또한, 패드(16b)는 접촉 홀(15c)을 거쳐 TFT(21b)의 소스에 전기적으로 접속되어 있다.
제1 층간 절연막(15) 위에는, 이들 드레인 버스라인(16), 컨덴서 전극(16a) 및 패드(16b)를 덮도록 하여, 제2 층간 절연막(17)이 형성되어 있다. 이 제2 층간 절연막(17) 위에는, 게이트 버스라인(14), 드레인 버스라인(16)및 컨덴서 전극(16a)의 위쪽을 덮는 블랙 매트릭스(18)가 형성되어 있다. 또, 블랙 매트릭스(18)중, 컨덴서 전극(16a)과 대향하는 부분이 제2 전극으로 되어, 컨덴서 전극(16a)및 층간 절연막(17)과 함께 컨덴서(부가용량)를 구성한다.
제2 층간 절연막(17)상의 전면에는 제3 층간 절연막(19)이 형성되어 있고, 이 제3 층간 절연막(19) 위에는 화소 전극(20)이 형성되어 있다. 이 화소 전극(20)은, 접촉 홀(17a)을 거쳐 패드(16b)에 접속되어 있고, 또한 이 패드(16b)를 거쳐 TFT(21b)의 소스에 전기적으로 접속되어 있다.
제3 층간 절연막(19)상의 전면에는 배향막(도시하지 않음)이 형성되어 있다. 이와 같이 구성된 TFT 기판(1)은, 배향막이 형성된 면을 대향기판(2)을 향하여 배치한다.
또, 본 실시 형태에서는, 블랙 매트릭스(18)는 표시영역의 밖에서 대향 전극에 전기적으로 접속되어, 대향전극과 동일의 전위로 유지된다. 블랙 매트릭스(18)는, 대향 전극의 전위와 다른 전위로 유지되고 있어도 좋다.
도 12는 본 실시 형태의 액정표시장치의 화소 부분의 등가회로도이다. 도면 중 C1는 전극(16a)과 블랙 매트릭스(18)로 구성되는 컨덴서이고, C2는 화소 전극(20)과 대향 전극 사이의 용량성분이다. 본 실시 형태에서는, TFT(21a)와 TFT(21b)의 사이에 컨덴서(C1)가 접속되어 있기 때문에, TFT(21a,21b)가 오프시는, TFT(21b)의 소스와 드레인 사이의 전위가 거의 같게 되어, TFT(21b)의 오프 전류가 지극히 적게 된다. 또한, TFT(21a,21b)의 채널 영역 및 TFT(21a)와 TFT(21b)와의 접속부를 구성하는 부분의 폴리 실리콘막(12)이 블랙 매트릭스(18)에 의해 덮여 있기 때문에, 본 실시 형태의 액정표시장치를 투사형 액정표시장치에 적용한 경우에, 강한 광으로 조사되더라도 TFT(21a,21b)의 오프 전류 증가를 회피할 수 있어, 양호한 표시 특성을 얻는다.
도 13은 TFT의 오프 전류가 100pA, 50pA 및 10pA인 경우의 컨덴서 용량과 전압 저하의 관계를 나타내는 도면이고, 횡축은 컨덴서(C1)의 용량값(CR)과 화소 전극(20)과 대향 전극 사이의 용량 성분(C2)의 용량값(CL)의 비를 나타내고, 종축은 전압 저하량을 나타낸다. TFT의 오프 전류가 수십 pA 정도인 경우는, CR= m×CL (단, 0m1)로 하면 좋다. m을 1이상으로 하면, 개구율이 현저히 저하한다. 이 도면을 이용하여, 예컨대 전압 저하량을 어떤 값 이하로 하는 경우에, 컨덴서(C1) 의 용량값을 어느 정도로 하면 좋은지를 알 수 있다.
도 14a ∼ 도 14d는 상술한 액정표시장치의 제조방법을 공정 순서로 나타내는 모식적 단면도이다.
우선, 도 14a에 나타낸 바와 같이, 플라즈마 CVD법을 사용하여, 유리판(11) 위에 비결정질(amorphous) 실리콘막을 500Å의 두께로 형성한다. 그리고, 이 비결정질 실리콘막에 레이저광을 조사함으로써 비결정질 실리콘막을 폴리 실리콘막(12)으로 바꾼다. 그 후, 드라이 에칭(dry etching)법에 의해 폴리 실리콘막(12)을 선택적으로 에칭하여, 소정 영역에만 지그재그 형태로 폴리 실리콘막(12)을 잔존시킨다.
다음에, 플라즈마 CVD법을 사용하여, 유리판(11) 위의 전면에 SiO2막(33)을 1200Å의 두께로 형성한다. 그 후, 스퍼터링(sputtering)법에 의해, SiO2막(33) 위에 알루미늄 등의 금속막(34)을 3000Å의 두께로 형성한다.
다음에, 도 14b에 나타낸 바와 같이, 포토리소그래피법을 사용하여, 금속막(34)을 소정 형상으로 패터닝(patterning)하여, 게이트 버스라인(14)을 형성한다. 그 후, 포토리소그래피법을 사용하여 SiO2막(33)을 패터닝하여, 게이트 버스라인(14)의 근처에만 SiO2막(33)을 잔존시키고, 다른 영역의 SiO2막(33)을 제거한다. 이에 의해, 게이트 버스라인(14)의 아래쪽에 잔존한 SiO2막(33)이 게이트 절연막(14)으로 된다. 그 후, 폴리 실리콘막(12)이 노출하도록 개구부가 마련된 마스크(35)를 형성하고, 폴리 실리콘막(12)에 n형 불순물을 이온주입하고, 레이저로 폴리 실리콘막(12)을 조사하여 활성화시켜, TFT(21a,21b)의 소스·드레인이 되는 불순물 확산영역을 형성한다. 그 후, 마스크(35)를 제거한다.
다음에, 도 14c에 나타낸 바와 같이, 전면에 제1 층간절연막(15)을 4000Å의 두께로 형성한다. 이 제1 층간절연막(15)은, 예컨대 SiO2막과 SiN막의 2층 구조로 한다. 그 후, 이 제1 층간절연막(15)에 접촉 홀(15a,15b,15c)을 선택적으로 형성한다.
다음에, 이들 접촉 홀(15a,15b,15c)을 매립하도록 하여, 제1 층간절연막(15) 위에 티타늄(Ti)막/알루미늄(Al)막/티타늄막의 3층 구조의 도전막을 4000∼ 5000Å의 두께로 형성한다. 그리고, 이 도전막을 소정의 형상으로 패터닝함으로써, 드레인 버스라인(16), 컨덴서 전극(16a)및 패드(16b)를 형성한다.
다음에, 도 14d에 나타낸 바와 같이, 제1 층간 절연막(15) 위에, 드레인 버스라인(16), 컨덴서 전극(16a)및 패드(16b)를 덮도록 하여, SiN으로 이루어지는 제2 층간 절연막(17)을 4000Å의 두께로 형성한다. 그 후, 이 제2 층간 절연막(17 )위에 Ti막을 2000Å의 두께로 형성하여, 이 Ti막을 소정 패턴으로 에칭함으로써, 블랙 매트릭스(18)를 형성한다. 또, 블랙 매트릭스(18)의 재료로서는, 상술한 Ti 대신 크롬(Cr) 등을 사용하여도 좋다.
이어서, 도 11에 나타낸 바와 같이, 전면에 제3 층간 절연막(19)으로서, SiN 막을 3000Å의 두께로 형성한다. 그리고, 포토리소그래피법을 사용하여, 이 제3 층간 절연막(19)의 표면에서 패드(16b)에 도달하는 접촉 홀(17a)을 형성한다. 그 후, 접촉 홀(17a)을 매립하도록 하여 제3 층간 절연막(19)상의 전면에 ITO막을 1000Å의 두께로 형성하고, 이 ITO막을 에칭하여 소정 형상의 화소 전극(20)을 얻는다.
그리고, 전면에 배향막(도시하지 않음)을 형성한다. 이에 의해, TFT 기판(1)이 완성된다. 이 TFT 기판(1)에 대향하여, 대향 전극(7) 및 배향막(8)이 형성된 대향 기판(2)을 배치하고, TFT 기판(1)과 대향 기판(2)을 실링재(4)로 접합하여, 양 기판(1,2) 사이에 액정(3)을 봉입한다. 이렇게 하여, 본 실시 형태의 액정표시장치를 완성한다.
상술한 제조방법에서는, 드레인 버스라인(16)과 동시에 컨덴서 전극(16a)을 형성하여, 이 컨덴서 전극(16a)과 층간 절연막(17)및 블랙 매트릭스(18)에 의해 컨덴서를 구성하므로, 제조 공정의 증가를 회피할 수 있어, 도 10, 도 11에 나타내는 구조의 TFT 기판(1)을 갖는 액정표시장치를 용이하게 제조할 수 있다.
또한, 상술한 방법에 의해 형성된 액정표시장치에서는, 가령 컨덴서 전극(16a)과 드레인 버스라인(16)이 단락하였다고 해도, 단락이 발생한 화소의 표시 결함으로 되기는 하지만, 종래와 같이 1라인의 화소 전체가 표시결함이 되는 것은 아니다. 또한, 상술한 제조방법에 의하면, 제2 층간 절연막(17)을 컨덴서의 전극 사이의 유전체로서 사용하므로, 도 6, 도 7에 나타내는 종래의 액정표시장치와 같이 TFT의 게이트 절연막을 컨덴서의 유전체로서 사용하는 경우에 비하여, 단락 결함의 발생을 보다 확실하게 회피할 수 있다.
또, 상술한 제조방법에서는, 드레인 버스라인(16)과 컨덴서 전극(16a)를 동시에 형성하였지만, 이들은 개별로 형성하여도 좋다. 또한, 상술한 제조방법에서는, 블랙 매트릭스의 일부를 컨덴서의 전극으로서 사용하였지만, 컨덴서의 전극과 블랙 매트릭스를 별개로 형성하여도 좋다. 또한, 상술한 실시의 형태에서는 TFT의 소스·드레인이 되는 반도체층이 폴리실리콘에 의해 형성되어 있는 경우에 관해서 설명하였지만, 비결정성 실리콘에 의해 형성되어 있어도 좋다.
(제2 실시 형태)
도 15는 본 발명의 제2 실시 형태의 액정표시장치의 TFT 기판을 나타내는 평면도이다. 본 실시의 형태에서, 대향 기판의 구조는 제1 실시 형태와 같기 때문에, 대향 기판의 도시를 생략한다. 또한, 도 15에 있어서, 도 10와 동일한 것에는 동일부호를 붙이고, 그 자세한 설명은 생략한다.
본 실시 형태에서는, 1화소당 3개의 TFT(41a,41b,41c)가 마련되어 있고, 이들 TFT(41a,41b,41c)는 드레인 버스라인(16)과 화소 전극(20) 사이에 직렬로 접속되어 있다. 그리고, 제1 실시 형태와 같이, 컨덴서 전극(16a)과 블랙 매트릭스(18)로 컨덴서가 구성되어 있고, 이 컨덴서는 TFT(41b)와 TFT(41c)의 접속부에 접속되어 있다.
본 실시 형태에 있어서는, 드레인 버스라인(16)과 화소 전극(20) 사이에 3개의 TFT가 직렬 접속되어 있기 때문에, 제1 실시 형태에 비하여, 오프 전류가 보다 일층 절감되는 효과를 얻는다.
또, 드레인 버스라인과 화소 전극 사이에는 TFT가 4개 이상 접속되어 있어도 좋다. 또한, 컨덴서는, TFT(41a)와 TFT(41b)의 접속부에 접속되어 있어도 좋고, 또 TFT(41a)와 TFT(41b)의 접속부 및 TFT(41b)와 TFT(41c)의 접속부의 양 쪽에 각각 컨덴서가 접속되어 있어도 좋다.
(제3 실시 형태)
도 16은 본 발명의 제3 실시 형태의 액정표시장치의 TFT 기판을 나타내는 평면도이다. 본 실시 형태에서도, 대향 기판의 구조는 제1 실시 형태와 같기 때문에, 대향 기판의 도시를 생략한다. 또한, 도 16에 있어서, 도 10과 동일한 것에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
본 실시예에서는, 1화소당 3개의 TFT(42a,42b,42c)가 마련되어 있고, 이들 TFT(42a,42b,42c)는 드레인 버스라인(16)과 화소 전극(20) 사이에 직렬 접속되어 있다. 그리고, 제1 실시 형태와 같이, 컨덴서 전극(16a)과 블랙 매트릭스(18)로 컨덴서가 구성되어 있고, 이 컨덴서는 TFT(41b)와 TFT(41c)의 접속부에 접속되어 있다. 또한, 본 실시 형태에서는, 블랙 매트릭스(48)가 1열마다 분리되어 있다.
본 실시 형태에서도, 드레인 버스라인(16)과 화소 전극(20) 사이에 3개의 TFT가 직렬 접속되어 있기 때문에, 제2 실시 형태와 같이, 제1 실시 형태보다도 오프 전류가 보다 일층 절감된다.
(제4 실시 형태)
도 17은 본 발명의 제4 실시 형태의 액정표시장치의 TFT 기판을 나타내는 평면도, 도 18는 도 17의 Ⅱ-Ⅱ 선에 의한 모식적 단면도이다. 본 실시 형태에서도, 대향 기판의 구성은 제1 실시 형태와 같기 때문에, 대향 기판의 도시를 생략한다.
유리판(101) 위에는 폴리 실리콘막(102)이 지그재그 형태로 형성되어 있다. 또한, 유리판(101) 위에는, 복수개의 게이트 버스라인(104)이 형성되어 있다. 이들 게이트 버스라인(104)은 서로 평행하게 배치되어 있다. 게이트 버스라인(104)과 실리콘막(102) 사이에는 게이트 절연막(103)이 형성되어 있다. 이 실시의 형태로서는, 폴리 실리콘막(102)과 게이트 버스라인(104)에 의해, 4개의 TFT(111a ∼ 111d)가 형성되어 있고, 이들 TFT(111a ∼ 111d)는 직렬로 접속되어 있다.
유리판(101) 위에는 폴리 실리콘막(102) 및 게이트 버스라인(104)을 덮는 층간 절연막(105)이 형성되어 있다. 이 절연막(105) 위에는, 복수개의 드레인 버스라인(106)과, 컨덴서 전극(106a)과, 배선(106b)과, 패드(106c)가 형성되어 있다. 드레인 버스라인(106)은 게이트 버스라인(104)과 직각으로 입체 교차하여 배치되고, 드레인 버스라인(106)과 게이트 버스라인(104)에 의해 구획된 각 직사각형의 영역이 각각 화소 영역으로 되어 있다. 드레인 버스라인(106)은, 접촉 홀(105a)을 거쳐 폴리 실리콘막(102)의 단부에 접속되어 있다. 컨덴서 전극(106a)은 인접한 게이트 버스라인(104)의 윗쪽에 배치되어 있다. 그리고, 컨덴서 전극(106a)과 그 아랫쪽의 게이트 버스라인(104)으로 컨덴서를 구성하고 있다. 패드(106c)는 절연막(105)에 개공(開孔) 된 접촉 홀(105b)을 거쳐 실리콘막(102)의 단부에 전기적으로 접속되어 있다. 배선(106b)은 패드(106c)와 컨덴서 전극(106a)을 전기적으로 접속하고 있다.
또, 배선(106b)은 될 수 있는 한 짧게 함이 바람직하다. 이는 실리콘막(102)이 광을 투과하는데 대하여, 배선(106b)은 광을 차단하기 때문에, 배선(106b)의 길이가 길면 개구율이 저하하기 때문이다.
절연막(105) 위에는 층간 절연막(107)이 형성되어 있고, 이 절연막(107)에 의해 드레인 버스라인(106), 컨덴서 전극(106a), 배선(106b) 및 패드(106c)가 덮여져 있다. 이 절연막(107) 위에는 티타늄(Ti) 또는 크롬(Cr)으로 이루어지는 블랙 매트릭스(108)(도 17에는 도시를 생략)이 형성되어 있다. 이 블랙 매트릭스(108)는, 게이트 버스라인(104)및 드레인 버스라인(106)의 윗쪽을 덮고있다.
절연막(107)상에는, 블랙 매트릭스(108)를 덮는 층간절연막(109)이 형성되어 있다. 이 절연막(109) 위에는, ITO로 이루어지는 화소 전극(110)(도 17에는 도시를 생략)이 형성되어 있다. 화소 전극(110)은, 절연막(107,109)에 개공된 접촉 홀(109a)을 거쳐 배선(106a)에 접속되어 있다.
절연막(107)상에는, 폴리이미드로 이루어지는 배향막(도시하지 않음)이 형성되어 있고, 화소 전극(110)은 이 배향막으로 덮여 있다.
이와 같이 구성된 TFT 기판은, 도 8에 나타낸 바와 같이 대향 기판과 대향시켜 배치되고, 이들 기판 간에 액정(도시하지 않음)이 봉입되어 액정표시장치가 구성되어 있다.
도 19는 본실시의 형태의 액정표시장치의 화소부분의 등가회로도이다. 도면 중 C3는 컨덴서 전극(106a)와 게이트 버스라인(104)으로 구성되는 컨덴서이고, C2는 화소 전극(110)과 대향 전극 사이의 용량 성분이다. 본 실시 형태에서는 화소 전극(110)과 대향 전극의 용량 성분(C2)에 컨덴서(C3)가 부가되기 때문에, 표시 품질이 향상한다. 또한, 게이트 버스라인(104)의 윗쪽에 배치된 컨덴서 전극(106a)으로 컨덴서를 구성하므로, 컨덴서 전극(106a)에서 화소 영역을 덮지 않고, 개구율을 크게 할 수 있다. 이에 의해, 밝은 화상을 얻는다.
이하, 본 실시 형태의 액정표시장치의 제조방법에 관해서 설명한다.
우선, 플라즈마 CVD 법을 사용하여, 유리판(101)상에 비결정성 실리콘막을 500Å의 두께로 형성한다. 그리고, 이 비결정성 실리콘막에 레이저광을 조사함으로써, 비결정성 실리콘막을 폴리 실리콘막(102)으로 바꾼다. 그 후, 드라이 에칭법에 의해 폴리 실리콘막(102)을 선택적으로 에칭하여, 소정영역에만 폴리실리콘막(102)을 잔존시킨다.
다음에, 플라즈마 CVD 법을 사용하여, 기판(101) 위의 전면에, 게이트 절연막(103)으로 되는 SiO2막을 1200Å의 두께로 퇴적시킨다. 그 후, 스퍼터링법에 의해, 유리판(101) 위의 전면에 알루미늄(Al)막을 형성하여, 상기 알루미늄막을 소정 형상으로 패터닝하여, 게이트 버스라인(104)을 형성한다. 그 후, 포토리소그래피법을 사용하여 SiO2막을 패터닝하여, 게이트 버스라인(104)의 근처에만 SiO2막을 잔존시키고, 다른 영역의 SiO2막을 제거한다. 이에 의해, 게이트 버스라인(104)의 아래쪽에 잔존한 SiO2막이 게이트 절연막(103)으로 된다.
그 후, 게이트 버스라인(104)의 양측의 폴리 실리콘막(102)에 불순물 이온을 주입하여, TFT(111a ∼ 111d)의 소스·드레인으로 되는 불순물 확산영역을 형성한다.
다음에, 유리판(101) 위의 전면에 절연막(105)을 4000Å의 두께로 형성한다. 절연막(105)은, SiO2또는 SiN으로 형성한다. 그 후, 절연막(105)에 접촉 홀(105a,105b)을 개공한다. 이들 접촉 홀(105a,105b)은, 실리콘막(102)의 양단부 위에 개공한다.
다음에, 절연막(105) 위의 전면에 금속막을 4000∼ 5000Å의 두께로 형성한다. 이 금속막은, 예컨대 Ti(티타늄)/Al(알루미늄)/Ti(티타늄)의 3층구조로 한다. 그리고, 이 금속막을 소정의 형상으로 패터닝함으로써, 드레인 버스라인(106), 컨덴서 전극(106a), 배선(106b) 및 패드(106c)를 형성한다. 드레인 버스라인(106)은 접촉 홀(105a)을 거쳐 실리콘막(102)의 일단측에 전기적으로 접속되고, 패드(106c)는 접촉 홀(105b)을 거쳐 실리콘막(102)의 타단측에 전기적으로 접속된다.
다음에, 절연막(105) 위에 예컨대 SiN으로 이루어지는 절연막(107)을 4000Å의 두께로 형성하여, 상기 절연막(107)에 의해 드레인 버스라인(106), 컨덴서 전극(106a), 배선(106b) 및 패드(106c)를 덮는다. 그 후, 절연막(107) 위에 Ti막을 형성하여, 상기 Ti막을 패터닝함으로써 블랙 매트릭스(108)를 형성한다. 블랙 매트릭스(108)는 게이트 버스라인(104) 및 드레인 버스라인(106)의 위를 덮도록 형성한다.
다음에, 절연막(107) 위에 예컨대 SiN으로 이루어지는 절연막(109)을 3000Å의 두께로 형성하여, 블랙 매트릭스(108)를 덮는다. 그 후, 절연막(107,109)을 선택적으로 에칭하여 접촉 홀(109a)을 개공한다. 다음에, 전면에 ITO막을 1000Å의 두께로 형성하고, 이 ITO 막을 에칭하여 소정 형상의 화소 전극(110)을 얻는다. 이 화소 전극(110)은, 접촉 홀(109a)을 거쳐 패드(106c)에 전기적으로 접속되어 있다.
그리고, 절연막(109) 위에 배향막을 형성하여 화소 전극(110)을 배향막으로 덮는다. 그 후, 기판(101)에 대향하여, 대향 전극 및 배향막이 형성된 대향 기판을 배치하여, 기판(101)과 대향 기판 사이에 액정을 봉입한다. 이렇게하여, 본 실시 형태의 액정표시장치를 완성한다.
상술한 제조방법에 의하면, 드레인 버스라인(106)과 동시에 컨덴서 전극(106a), 배선(106b) 및 패드(106c)를 형성하기 때문에, 공정수의 증가를 피할 수 있다. 따라서, 도 17, 도 18에 나타내는 구조의 액정표시장치를 저비용으로 제조할 수 있다.
도 20은 본실시의 형태의 액정표시장치를 컬러 액정표시장치에 적용한 예를 나타내는 평면도이다. 도 17, 도 18에 나타내는 구조의 액정표시장치에서는, 화소 영역의 일부가 금속으로 이루어지는 배선(106b)으로 덮인다. 이 때문에, 개구율을 크게 하기 위해서는, 1화소의 형상을 게이트 버스라인(104)의 길이방향(수평방향)으로 길게, 드레인 버스라인(106)의 길이방향(수직방향)으로 짧게 함이 바람직하다. 1화소의 형상을 수평방향으로 길게, 수직방향으로 짧은 장방형으로 한 경우, 도 20에 나타낸 바와 같이, 수직방향에 나란한 3개의 화소 영역을 컬러표시시의 1개의 도트(dot)로 한다. 그리고, 이들 3개의 화소 영역 중의 1개에 R(빨강) 컬러 필터를 배치하고, 다른 2개의 화소중의 1개에 G(초록) 컬러 필터를 배치하고, 나머지 1개의 화소 영역에 B(파랑) 컬러 필터를 배치한다. 이에 의해, 1 도트의 크기가 거의 정방형으로 된다.
VGA 액정표시장치의 경우, 드레인 버스라인의 개수는 640개, 게이트 버스라인의 개수는 480×3개로 된다. 따라서, 도 21에 나타낸 바와 같이, 컬러 액정표시장치에서는, 1 프레임 기간 중 1개의 게이트 버스라인(104)에 전압이 인가되는 시간은, 흑백 액정표시장치의 경우에 비하여 1/3로 된다.
또, 상기 제4 실시 형태에 있어서는 블랙 매트릭스(108)가 드레인 버스라인(106)과 화소 전극(110) 사이의 층에 형성되어 있는 경우에 관해서 설명하였지만, 블랙 매트릭스(108)의 위치는 이것에 한정되는 것이 아니다. 도 22는 액정표시장치의 층구조를 나타내는 모식도이다. 도 22a에 나타낸 바와 같이, 블랙 매트릭스는 대향 기판 측에 형성되어 있어도 좋고, 도 22b에 나타낸 바와 같이 TFT 기판 측에 형성되어 있어도 좋다. 또한, 도 22c에 나타낸 바와 같이, 블랙 매트릭스는, TFT 기판 측 및 대향 기판 측의 양쪽에 형성되어 있어도 좋다. 블랙 매트릭스를 TFT 기판 측에 형성하는 경우는, 예컨대, 유리판(104) 위에 블랙 매트릭스 및 절연막을 형성하고, 그 위에 실리콘막(102) 등을 형성하여도 좋다.
또한, 상기 제4 실시 형태에 있어서는, 컨덴서 전극(106a)과 게이트 버스라인(104)으로 구성되는 컨덴서가 화소 전극(110)에 접속되는 구조로 하였지만, 제1 실시 형태와 같이, TFT 간에 컨덴서를 접속하는 구조로 하여도 좋다.
또한, 상기 제4 실시 형태에 있어서는, 실리콘막(102)이 게이트 버스라인(104)의 아래 측에 있는 스태거(stagger)형 TFT을 갖는 액정표시장치의 경우에 관해서 설명하였지만, 본 발명은 역스태거형 TFT 또는 코플래너(coplanar)형 TFT를 갖는 액정표시장치에 적용할 수도 있다. 즉, 게이트 버스라인의 위 또는 아래에 컨덴서 전극을 배치하여, 상기 컨덴서 전극을 드레인 버스라인과 동시에 형성함으로써 상기 제4 실시 형태와 같은 효과를 얻는다.
(제5 실시 형태)
도 23은 본 발명의 제5 실시 형태의 액정표시장치의 TFT 기판을 나타내는 평면도, 도 24는 도 23의 Ⅲ-Ⅲ 선에 의한 단면도이다. 도 23에 있어서, 도 17과 동일물에는 동일부호를 붙이고 그 자세한 설명은 생략한다.
본 실시 형태에 있어서는, 컨덴서 전극(106d)이 게이트 버스라인(104)으로부터 옆쪽으로 튀어 나와 있다. 도 17에 나타낸 바와 같이, 컨덴서 전극(106d)과 게이트 전극(104)이 겹쳐 있을 때는, 도 25에 단면도를 나타낸 바와 같이, 절연막(107)에 큰 단차가 형성된다. 그러나, 본 실시의 형태와 같이, 컨덴서 전극(106d)이 게이트 버스라인(104)의 옆쪽으로 약간 튀어 나간 것 같이 배치하면, 도 24에 나타낸 바와 같이, 절연막(107)에 큰 단차가 형성되는 것을 회피할 수 있다. 따라서, 화소 전극의 단선 등의 불편함의 발생이 방지된다.
도 26a ∼ 도 26d는 각각 컨덴서 전극(106d)과 게이트 버스라인(104)의 겹친 상태를 나타내는 평면도이다. 겹침 보증 최소거리(포토리소그래피의 정밀도)를 Dmin로 하면, 도 26a에 나타낸 바와 같이, 컨덴서 전극(106d)의 폭을 게이트 버스라인(104)의 폭보다도 2×Dmin 이상 크게 하지만, 도 26b에 나타낸 바와 같이, 컨덴서 전극(106d)의 폭을 게이트 버스라인(104)의 폭보다도 2×Dmin 이상 작게 함이 바람직하다. 또한, 도 26c, 도 26d에 나타낸 바와 같이, 컨덴서 전극(106d)이 게이트 버스라인(104)의 측부의 어느 한쪽으로 튀어 나와 형성되어 있어도 좋다. 이 경우는, 게이트 버스라인(104)의 모서리와 컨덴서 전극(106d)의 모서리의 간격을 Dmin 이상으로 함이 바람직하다.
(제6 실시의 형태)
도 27은 본 발명의 제6 실시 형태의 액정표시장치를 나타내는 평면도, 도 28은 도 27의 Ⅳ-Ⅳ 선에 의한 단면도, 도 29는 화소 전극(110)과 폴리 실리콘막(102)의 접촉 부분의 확대도이다. 도 27에 해칭한 부분은 블랙 매트릭스(108)를 나타낸다.
유리판(101) 위에는 폴리 실리콘막(102)과 게이트 버스라인(104)이 형성되어 있다. 게이트 버스라인(104)은 서로 평행하게 배치되어 있고, 게이트 버스라인(104)과 폴리 실리콘막(102) 사이에는 게이트 절연막(103)이 마련되어 있다.
폴리 실리콘막(102) 및 게이트 버스라인(104)은 SiO2로 이루어지는 절연막(105)으로 덮여져 있고, 절연막(105) 위에는 드레인 버스라인(106)과 제1 컨덴서 전극(106d)이 형성되어 있다. 드레인 버스라인(106)은 게이트 버스라인(104)과 직각으로 교차하고 있다. 제1 컨덴서 전극(106d)은 드레인 버스라인(106)과 같은 재료에 의해 동시에 형성된 것이다. 이 제1 컨덴서 전극(106d)은 팔각형이고, 폴리 실리콘막(102) 단부의 윗쪽에 배치되어 있다. 또한, 제1 컨덴서 전극(106d)은, 접촉 홀(105b)을 거쳐 폴리 실리콘막(102)에 전기적으로 접속되어 있다.
절연막(105) 위에는 절연막(107)이 형성되어 있고, 드레인 버스라인(106) 및 컨덴서 전극(106d)은 절연막(107)으로 덮여져 있다. 절연막(107) 위에는 블랙 매트릭스(108)와, 제2 컨덴서 전극(108a)과, 배선(108b)이 형성되어 있다. 블랙 매트릭스(108)는 게이트 버스라인(104) 및 드레인 버스라인(106) 위를 덮는다. 제2 컨덴서 전극(108a)은 블랙 매트릭스(108)와 같은 재료(Ti)에 의해 동시에 형성된 것이고, 중앙에 개구부(108d)를 갖고, 안쪽 부분이 제1 컨덴서 전극(106d)에 겹쳐 있다. 제1 컨덴서 전극(106d) 및 제2 컨덴서 전극(108a)과 양자 사이의 절연막(107)으로 컨덴서가 구성된다.
절연막(107) 위에는 절연막(109)이 형성되어 있고, 블랙 매트릭스(108), 제2 컨덴서 전극(108a) 및 배선(108b)은 절연막(109)으로 덮여져 있다. 또한, 절연막(109) 위에는 ITO로 이루어지는 화소 전극(110)이 형성되어 있다. 이 화소 전극(110)은, 절연막(107,109)에 개공된 접촉 홀(109a)을 거쳐 제1 컨덴서 전극(106d)에 전기적으로 접속되어 있다.
접촉 홀(109a)의 폭(a1)은 약 4㎛, 접촉 홀(109a)과 제2 컨덴서 전극(108a)의 간격(a2)는 약 3㎛, 제1 컨덴서 전극(106d)과 제2 컨덴서 전극(109a)의 겹쳐진 폭(a3)은 약 2㎛, 제1 컨덴서 전극(106d)의 바깥 테두리와 제2 컨덴서 전극(109a)의 바깥 테두리의 간격(a4)은 약 2㎛이다.
절연막(109) 위에는 배향막(도시하지 않음)이 형성되어 있고, 이 배향막에 의해 화소 전극(110)이 덮여 있다.
본 실시 형태에 있어서는, 화소 전극(110)이 제1 컨덴서 전극(106d)을 거쳐 실리콘층(102)에 접속되어 있고, 제1 컨덴서 전극(106d)은 패드의 기능을 갖는다. 가령, 제1 컨덴서 전극(106d)이 없다고 하면, 화소 전극(110)과 폴리 실리콘막(102) 사이의 접촉 홀 깊이가 깊게 되어, 화소 전극(110)과 폴리 실리콘막(102) 사이에 단선이 발생할 우려가 있다. 그러나, 본실시의 형태에 있어서는, 화소 전극(110)과 폴리실리콘막(102) 사이에 제1 컨덴서 전극(106d)이 마련되어 있으므로, 접촉 홀의 깊이가 얕게 되어, 단선이 회피된다. 또한, 제1 컨덴서 전극(106d)은 드레인 버스라인(106)과 동일 재료에 의해 동시에 형성되기 때문에, 공정수의 증가가 회피된다. 더욱, 본 실시의 형태에 있어서는, 제1 및 제2 컨덴서 전극(106d,108a)에 의해 컨덴서를 구성하기 때문에, 화소 전극(110)과 대향 전극 사이의 용량성분이 증대하여, 양호한 표시특성을 얻는다.
본 실시 형태에 있어서는, 제1 컨덴서 전극(106d)에 비하여 제2 컨덴서 전극(108a) 쪽이 사이즈가 크기 때문에, 제조시에 위치 어긋남이 발생하더라도, 화소 전극(110)과 폴리 실리콘막(102)의 접촉 부분을 제2 컨덴서 전극(108a)에 의해 확실히 차광할 수 있다. 블랙 매트릭스가 없이 게이트 버스라인 및 드레인 버스라인으로 차광하는 형태 의 투사형 컬러 액정표시장치의 경우, 게이트 버스라인 및 드레인 버스라인이 다른 층에 형성되어 있기 때문에, 광 회절의 영향에 의해, 화소의 모서리 부분에 색어긋남이 발생하기 쉽다. 그렇지만, 본 실시 형태의 액정표시장치의 경우는, 단일층(블랙 매트릭스(108) 및 제2 용량전극(108a))으로 차광하기 때문에, 색어긋남의 발생을 억제할 수 있다.
도 29에 나타낸 바와 같이, 디자인 규칙으로 결정되는 접촉 홀(109a)의 최소폭의 1/2을 D0로 하고, 상기 접촉 홀(109a)에서 제2 컨덴서 전극(108a)의 테두리부까지의 최소 거리를 D1로 하고, 제2 컨덴서 전극(108a)의 안쪽 모서리로부터 외측의 모서리까지의 최소 거리를 D3로 한 때에, 제1 컨덴서 전극(106d)을, 반경이 D0+D1+D2의 원 또는 그 원에 외접하는 다각형으로 하는 것이 바람직하다. 이에 의해, 패턴의 위치 어긋남이 발생하여도, 폴리 실리콘층(102)과 화소 전극(110)의 접속부를 확실히 차광할 수 있어 개구형상이 균일화된다.
(그 밖의 실시의 형태)
도 30∼도 35는 그 밖의 실시 형태를 나타내는 도면이다. 이들 도 30∼ 도 35는, 게이트 버스라인 등이 형성되는 게이트층(114), 드레인 버스라인 등이 형성되는 드레인층(116) 및 블랙 매트릭스 등이 형성되는 블랙 매트릭스층(118)의 적층 순서를 나타낸다. 이들 도면에 있어서, 도 18과 동일물에는 동일부호를 붙이고 그 자세한 설명은 생략한다.
도 30에 나타내는 구조로서는, 게이트층(114), 드레인층(116) 및 블랙 매트릭스층(118)의 순으로 형성한다.
이 예에 있어서는, 화소 전극(110)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량 성분, 드레인층(116)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량 성분 및 게이트층(114)과 드레인층(116)의 겹친 부분에 의해 구성되는 용량 성분을, 화소 전극(110)과 대향 전극에 의해 구성되는 용량 성분에 부가하는 축적 용량으로 할 수 있다.
도 31은, 게이트층(114), 블랙 매트릭스층(118) 및 드레인층(116) 순으로 형성한다. 이 예에서는, 드레인층(116)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량 성분, 실리콘막(102)과 블랙 매트릭스층의 겹친 부분에 의해 구성되는 용량 성분을 축적용량으로 할 수 있다.
도 32는, 블랙 매트릭스층(118), 게이트층(114) 및 드레인층(116)의 순으로 형성한다. 이 예에서는, 실리콘막(102)과 블랙 매트릭스(118)의 겹친 부분에 의해 구성되는 용량 성분 및 게이트층(114)과 드레인층(116)의 겹친 부분에 의해 구성되는 용량 성분을 축적용량으로 할 수 있다.
이들의 도 30∼ 도 32에 나타내는 구조는, 코플래너형 및 역스태거형 TFT를 갖는 액정표시장치에 적용할 수 있다.
도 33은, 드레인층(116), 게이트층(114) 및 블랙 매트릭스층(118)의 순으로 형성한다. 이 예에서는, 화소 전극(110)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량 성분, 게이트층(114)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량 성분 및 게이트층(114)과 드레인층(116)의 겹친 부분에 의해 구성되는 용량 성분을 축적용량으로 할 수 있다.
도 34는, 드레인층(116), 블랙 매트릭스층(118) 및 게이트층(114)의 순으로 형성한다. 이 예에서는, 게이트층(114)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량 성분 및 실리콘층(102)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량성분을 축적용량으로 할 수 있다.
도 35는, 블랙 매트릭스층(118), 드레인층(116) 및 게이트층(114)의 순서로 형성한다. 이 예에서는, 실리콘막(102)과 블랙 매트릭스층(118)의 겹친 부분에 의해 구성되는 용량 성분 및 게이트층(114)과 드레인층(116) 사이의 용량 성분을 축적용량으로 할 수 있다.
따라서, 본 발명에 의해, 단락 결함이나 용량의 편차가 방지되어, 큰 광량의 광원을 쓰더라도 오프 전류 특성의 저하를 방지할 수 있는 액정표시장치 및 그 제조방법을 제공할 수 있다. 또한, 본발명에 의해, 제조 공정을 증가시키지 않고도, 안정된 컨덴서를 갖고 표시성능이 우수한 액정표시장치를 제공할 수 있다.

Claims (24)

  1. 제1 기판과, 상기 제1 기판에 대향하여 배치된 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이에 봉입된 액정을 갖고,
    상기 제1 기판은,
    제1 투명판과,
    상기 제1 투명판 위에 서로 평행하게 배치된 복수개의 게이트 버스라인과,
    상기 제1 투명판 위에 형성되어, 상기 게이트 버스라인에 입체 교차하는 복수개의 드레인 버스라인과,
    상기 게이트 버스라인 및 상기 드레인 버스라인에 의해 구획된 상기 제1 투명판 위의 각 영역마다 배치된 화소 전극과,
    상기 게이트 버스라인을 게이트전극으로 하여, 상기 화소 전극과 상기 드레인 버스라인 사이에 직렬 접속된 복수의 박막 트랜지스터와,
    상기 복수의 박막 트랜지스터의 소스와 드레인과의 접속부의 어느 1개에 전기적으로 접속된 제1 전극과,
    상기 박막 트랜지스터및 상기 제1 전극 위를 덮는 층간절연막과,
    상기 층간절연막 위에 상기 제1 전극에 대향하여 배치된 차광성 금속막으로 이루어지는 제2 전극과,
    적어도 상기 복수의 박막 트랜지스터의 채널부 및 소스와 드레인의 접속부의 윗쪽에 형성된 블랙 매트릭스를 구비하고,
    상기 제2 기판은,
    제2 투명판과,
    상기 제2 투명판 위에 형성된 투명 도전체로 이루어지는 대향 전극을 구비하는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 제1 전극은 상기 복수의 박막 트랜지스터의 소스와 드레인의 접속부에 접속되어 있는 것을 특징으로 하는 액정표시장치.
  3. 제 1항에 있어서,
    상기 제1 전극은, 상기 화소 전극에 접속되어 있는 박막 트랜지스터의 드레인 측에 접속되어 있는 것을 특징으로 하는 액정표시장치.
  4. 제 1항에 있어서,
    상기 제2 전극은 액정 인가 전압에 대하여 일정한 전위로 유지되는 것을 특징으로 하는 액정표시장치.
  5. 제1 기판과, 상기 제1 기판에 대향하여 배치된 제2 기판과, 상기 제1 기판과 상기 제2 기판과의 간에 봉입된 액정을 갖고,
    상기 제1 기판은,
    제1 투명판과,
    상기 제1 투명판 위에 서로 평행하게 배치된 복수개의 게이트 버스라인과,
    상기 제1 투명판 위에 형성되어, 상기 게이트 버스라인과 입체 교차하는 복수개의 드레인 버스라인과,
    상기 게이트 버스라인 및 상기 드레인 버스라인에 의해 구획되는 상기 투명판 위의 각 영역마다 배치된 화소 전극과,
    상기 게이트 버스라인을 게이트 전극으로 하여, 상기 화소 전극과 상기 드레인 버스라인 사이에 직렬 접속된 복수의 박막트랜지스터와,
    상기 복수의 박막 트랜지스터의 소스의 어느 1개에 전기적으로 접속된 금속으로 이루어지는 제1 전극과,
    상기 제1 전극의 위쪽 또는 아래쪽에 절연막을 사이에 두고 배치된 금속막으로 이루어지는 제2 전극을 구비하며,
    상기 제2 기판은,
    제2 투명판과,
    상기 제2 투명판 위에 형성되고, 상기 제1 기판의 상기 게이트 버스라인 및 상기 드레인 버스라인을 덮는 차광성 금속막과,
    상기 차광성 금속막의 위 또는 아래에 절연막을 사이에 두고 배치된 투명 도전체로 이루어지는 대향전극을 구비한 것을 특징으로 하는 액정표시장치.
  6. 제 5항에 있어서,
    상기 드레인 버스라인과 같은 층에 형성된 중간전극을 갖고, 상기 화소 전극은 상기 중간 전극을 거쳐 상기 박막트랜지스터에 접속되어 있는 것을 특징으로 하는 액정표시장치.
  7. 제 5항에 있어서,
    상기 제1 전극은, 상기 게이트 버스라인이 형성된 층 및 상기 드레인 버스라인이 형성된 층의 2개의 층 중의 어느 한쪽 층에 형성되고, 상기 제2 전극은 다른 쪽의 층에 형성되어 있는 것을 특징으로 하는 액정표시장치.
  8. 제 5항에 있어서,
    상기 게이트 버스라인과 상기 드레인 버스라인에 의해 구획된 영역을 화소 영역으로 하고, 이 화소 영역의 상기 게이트 버스라인의 길이방향의 길이를 x, 상기 드레인 버스라인의 길이방향의 길이를 y 로 한 경우에, x y인 것을 특징으로 하는 액정표시장치.
  9. 제 8항에 있어서,
    상기 드레인 버스라인의 길이방향에 나란한 3개의 화소 영역을 컬러 표시시의 1개의 도트로 하고, 이들 3개의 화소 영역의 1개에 빨강(R) 컬러 필터를 배치하고, 다른 2개의 화소 영역중의 1개에 초록(G) 컬러 필터를 배치하고, 나머지 1개의 화소 영역에 파랑(B) 컬러 필터를 배치한 것을 특징으로 하는 액정표시장치.
  10. 제1 기판과, 상기 제1 기판에 대향하여 배치된 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이에 봉입된 액정을 갖고,
    상기 제1 기판은,
    제1 투명판과,
    상기 제1 투명판 위에 서로 평행하게 배치된 복수개의 게이트 버스라인과,
    상기 제1 투명판 위에 형성되어, 상기 게이트 버스라인과 입체 교차하는 복수개의 드레인 버스라인과,
    상기 게이트 버스라인 및 상기 드레인 버스라인에 의해 구획되는 상기 투명판 위의 각 영역마다 배치된 화소 전극과,
    상기 게이트 버스라인을 게이트전극으로 하여, 상기 화소 전극과 상기 드레인 버스라인 사이에 직렬 접속된 복수의 박막트랜지스터와,
    적어도 상기 게이트 버스라인 및 상기 드레인 버스라인을 덮는 차광성 금속막과,
    상기 복수의 박막 트랜지스터의 소스의 어느 1개에 전기적으로 접속된 금속으로 이루어지는 제1 전극과,
    상기 제1 전극층의 위쪽 또는 아래쪽에 절연막을 사이에 두고 배치된 금속막으로 이루어지는 제2 전극을 구비하고,
    상기 제2 기판은,
    제2 투명판과,
    상기 제2 투명판상에 형성된 투명 도전체로 이루어지는 대향전극을 구비한 것을 특징으로 하는 액정표시장치.
  11. 제 10항에 있어서,
    상기 드레인 버스라인과 같은 층에 형성된 중간전극을 갖고, 상기 화소 전극은 상기 중간 전극을 거쳐 상기 박막트랜지스터에 접속되어 있는 것을 특징으로 하는 액정표시장치.
  12. 제 10항에 있어서,
    상기 제1 전극은, 상기 게이트 버스라인이 형성된 층, 상기 드레인 버스라인이 형성된 층 및 상기 차광성 금속막이 형성된 층의 3개의 층 중의 어느 1개의 층에 형성되고, 상기 제2 전극은 나머지의 2개의 층중의 한편의 층에 형성되어 있는 것을 특징으로 하는 액정표시장치.
  13. 제 10항에 있어서,
    상기 게이트 버스라인과 상기 드레인 버스라인에 의해 구획된 영역을 화소 영역으로 하고, 이 화소 영역의 상기 게이트 버스라인의 길이방향의 길이를 x, 상기 드레인 버스라인의 길이방향의 길이를 y 로 한 경우에, x y인 것을 특징으로 하는 액정표시장치.
  14. 제 13항에 있어서,
    상기 드레인 버스라인의 길이방향에 나란한 3개의 화소 영역을 컬러 표시시의 1개의 도트로 하고, 이들 3개의 화소 영역 중의 1개에 빨강(R) 컬러 필터를 배치하고, 다른 2개의 화소 영역 중의 1개에 초록(G) 컬러 필터를 배치하고, 나머지의 1개의 화소 영역에 파랑(B) 컬러 필터를 배치한 것을 특징으로 하는 액정표시장치.
  15. 제1 기판과, 상기 제1 기판에 대향하여 배치된 제2 기판과, 상기 제1 기판과 상기 제2 기판과의 간에 봉입된 액정을 갖고,
    상기 제1 기판은,
    제1 투명판과,
    상기 제1 투명판 위에 서로 평행하게 배치된 복수개의 게이트 버스라인과,
    상기 게이트 버스라인을 덮는 절연막과,
    상기 절연막상에 형성되어, 상기 게이트 버스라인과 입체적으로 교차하는 복수개의 드레인 버스라인과,
    상기 드레인 버스라인과 같은 층에 형성되어 상기 게이트 버스라인과 함께 컨덴서를 구성하는 컨덴서 전극과,
    상기 게이트 버스라인 및 상기 드레인 버스라인에 의해 구획된 상기 투명판상의 각 영역마다 배치되어, 상기 컨덴서 전극에 전기적으로 접속된 화소 전극과,
    상기 게이트 버스라인을 게이트전극으로 하여, 상기 컨덴서 전극과 상기 드레인 버스라인 사이에 직렬 접속된 복수의 박막 트랜지스터와,
    적어도 상기 게이트 버스라인 및 상기 드레인 버스라인을 덮는 차광성 금속막을 구비하고,
    상기 제2 기판은,
    제2 투명판과,
    상기 제2 투명판상에 형성된 투명 도전체로 이루어지는 대향전극을 구비한 것을 특징으로 하는 액정표시장치.
  16. 제 15항에 있어서,
    상기 게이트 버스라인의 폭방향의 모서리와 상기 컨덴서 전극의 모서리가 겹침 보증 최소거리 이상 떨어저 있는 것을 특징으로 하는 액정표시장치.
  17. 제 15항에 있어서,
    상기 드레인 버스라인과 같은 층에 형성되어 상기 컨덴서 전극에 접속된 중간전극을 갖고, 상기 화소 전극은 상기 중간 전극을 거쳐 상기 박막 트랜지스터에 접속되어 있는 것을 특징으로 하는 액정표시장치.
  18. 제 15항에 있어서,
    상기 게이트 버스라인과 상기 드레인 버스라인에 의해 구획된 영역을 화소 영역으로 하고, 이 화소 영역의 상기 게이트 버스라인의 길이방향의 길이를 x, 상기 드레인 버스라인의 길이방향의 길이를 y 로 한 경우에, x y인 것을 특징으로 하는 액정표시장치.
  19. 제 18항에 있어서,
    상기 드레인 버스라인의 길이방향에 나란한 3개의 화소 영역을 컬러 표시시의 1개의 도트로 하고, 이들 3개의 화소 영역 중의 1개에 빨강(R) 컬러 필터를 배치하고, 다른 2개의 화소 영역 중의 1개에 초록(G) 컬러 필터를 배치하고, 나머지 1개의 화소 영역에 파랑(B) 컬러 필터를 배치한 것을 특징으로 하는 액정표시장치.
  20. 제1 기판과, 상기 제1 기판에 대향하여 배치된 제2 기판과, 상기 제1 기판과 상기 제2 기판과의 간에 봉입된 액정을 갖고,
    상기 제1 기판은,
    제1 투명판과,
    상기 제1 투명판 위에 서로 평행하게 배치된 복수개의 게이트 버스라인과,
    상기 게이트 버스라인을 게이트 전극으로 하여 직렬 접속된 복수의 트랜지스터와,
    상기 게이트 버스라인을 덮는 제1 절연막과,
    상기 제1 절연막 위에 형성되고, 상기 게이트 버스라인과 입체 교차하는 드레인 버스라인과,
    상기 게이트 버스라인과 같은 층에 형성되고, 상기 제1 절연막에 형성된 제1 접촉 홀을 거쳐 상기 직렬 접속된 트랜지스터의 단부에 접속된 제1 전극과,
    상기 게이트 버스라인 및 제1 전극을 덮는 제2 절연막과,
    상기 제2 절연막 위에 형성되어, 상기 게이트 버스라인 및 상기 드레인 버스라인을 덮는 차광성 금속막과,
    상기 차광성 금속막과 동일 층에 형성되고, 상기 제2 절연막의 윗쪽에 배치되고, 중앙부가 개구된 제2 전극과,
    상기 차광성 금속막과 동일 층에 형성되어, 상기 제2 전극과 상기 차광성 금속막을 전기적으로 접속하는 배선과,
    상기 차광성 금속막 및 상기 제2 절연막을 덮는 제3 절연막과,
    상기 제3 절연막상의 상기 게이트 버스라인 및 상기 드레인 버스라인에 의해 구획된 영역마다 배치되고, 상기 제2 절연막 및 상기 제3 절연막에 형성된 제2 접촉 홀을 거쳐 상기 제1 전극에 전기적으로 접속된 화소 전극을 구비하고,
    상기 제2 기판은,
    제2 투명판과,
    상기 제2 투명판 위에 형성된 투명 도전체로 이루어지는 대향전극을 구비한 것을 특징으로 하는 액정표시장치.
  21. 제 20항에 있어서,
    상기 게이트 버스라인과 상기 드레인 버스라인에 의해 구획된 영역을 화소 영역으로 하고, 이 화소 영역의 상기 게이트 버스라인의 길이방향의 길이를 x, 상기 드레인 버스라인의 길이방향의 길이를 y 로 한 경우에, x y인 것을 특징으로 하는 액정표시장치.
  22. 제 21항에 있어서,
    상기 드레인 버스라인의 길이방향에 나란한 3개의 화소 영역을 컬러 표시시의 1개의 도트로 하고, 이들 3개의 화소 영역 중의 1개에 빨강(R) 컬러 필터를 배치하고, 다른 2개의 화소 영역 중의 1개에 초록(G) 컬러 필터를 배치하고, 나머지 1개의 화소 영역에 파랑(B) 컬러 필터를 배치한 것을 특징으로 하는 액정표시장치.
  23. 제 20항에 있어서,
    디자인 규칙에 의해 결정되는 상기 제2 접촉 홀의 최소폭의 1/2를 D0로 하고, 상기 제2 접촉 홀에서 제2 전극의 테두리부까지의 최소거리를 D1로 하고, 상기 제2 전극의 안쪽 모서리로부터 바깥측의 모서리까지의 최소거리를 D3로 한 경우에, 상기 제1 전극을 반경이 D0+D1+D2인 원 또는 그 원에 외접하는 다각형으로 하는 것을 특징으로 하는 액정표시장치.
  24. 투명판상에 실리콘막을 선택적으로 형성하는 공정과,
    상기 실리콘막상에 게이트절연막을 형성하는 공정과,
    상기 투명판상에, 상기 게이트 절연막 위를 통과하는 게이트 버스라인을 형성하는 공정과,
    상기 실리콘막에 불순물을 선택적으로 도입하여, 상기 실리콘막과 상기 게이트 절연막 및 상기 게이트 버스라인에 의해 구성되고 또 직렬 접속된 복수의 박막 트랜지스터를 형성하는 공정과,
    상기 기판 위의 전면에 상기 박막 트랜지스터를 덮는 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막에 제1 및 제2 접촉 홀을 선택적으로 형성하는 공정과,
    상기 제1 층간 절연막 위에 도전막을 형성하고 상기 도전막을 패터닝함으로써, 상기 제1 접촉 홀을 거쳐 상기 직렬 접속되는 복수의 박막트랜지스터 중의 일단측의 트랜지스터에 전기적으로 접속된 드레인 버스라인과, 상기 제2 접촉 홀을 거쳐 상기 복수의 박막 트랜지스터의 소스와 드레인의 접속부의 어느 1개에 전기적으로 접속된 제1 전극을 형성하는 공정과,
    상기 기판 위의 전면에 상기 드레인 버스라인 및 상기 제1 전극을 덮는 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막 위에 차광성 금속막을 형성하고, 상기 차광성 금속막을 패터닝함으로써, 상기 게이트 버스라인 및 상기 드레인 버스라인의 위를 덮는 블랙 매트릭스와 상기 제1 전극 위를 덮는 제2 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
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