KR19980058381A - Semiconductor device and other manufacturing method - Google Patents
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Abstract
본 발명은 소자분리 산화막 상에 금속 배선층과의 콘택을 형성하여 액티브 영역을 감소시킴과 더불어 일정 폭 또는 그 이상의 폭을 갖는 소자분리 산화막을 형성하여 소자의 면적을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 반도체 소자는 소자분리 절연막 사이에 액티브 영역을 구비한 평탄한 반도체 기판; 액티브 영역 상에 형성된 게이트 절연막 및 절연막 스페이서를 구비한 게이트; 게이트 양 측의 액티브 영역에 형성된 소오스/드레인의 접합영역; 게이트 상부, 상기 접합 영역 및 그와 접하는 소자분리 절연막의 소정 부분상에 형성된 금속 실리사이드층; 기판 전면에 형성되고 게이트 및 소자분리 절연막상의 금속 실리사이드층을 소정 부분 노출시키는 콘택홀을 구비한 절연막; 및, 콘택홀을 통하여 게이트 및 소자분리 절연막 상의 금속 실리사이드층과 콘택하는 금속 배선층을 포함하는 것을 특징으로 하고, 소자분리 절연막은 트렌치형 소자분리 절연막이고, 금속 실리사이드층은 소자분리 절연막 상에서 서로 이격된 것을 특징으로 한다.The present invention provides a semiconductor device capable of reducing the active area by forming a contact with the metal interconnect layer on the device isolation oxide film, and reducing the area of the device by forming a device isolation oxide film having a predetermined width or more. A semiconductor device according to the present invention provides a method, comprising: a flat semiconductor substrate having an active region between device isolation insulating films; A gate having a gate insulating film and an insulating film spacer formed on the active region; A source / drain junction region formed in the active region on both sides of the gate; A metal silicide layer formed on an upper portion of the gate, the junction region, and a predetermined portion of the device isolation insulating layer; An insulating film formed on the entire surface of the substrate and having a contact hole exposing a predetermined portion of the metal silicide layer on the gate and the device isolation insulating film; And a metal wiring layer contacting the metal silicide layer on the gate and the device isolation insulating film through the contact hole, wherein the device isolation insulating film is a trench type device isolation insulating film, and the metal silicide layers are spaced apart from each other on the device isolation insulating film. It is characterized by.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 소자의 면적을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.The present invention relates to a semiconductor device and a method for manufacturing the same, and an object thereof is particularly to provide a semiconductor device and a method for manufacturing the same that can reduce the area of the device.
도 1A 및 도 1B는 종래의 일반적인 반도체 소자의 단면도 및 평면도를 각각 나타낸 도면이다. 도 1A는 1A-1A' 선에 따른 단면도로서, 도 1A를 참조하여 반도체 소자의 제조방법을 개략적으로 설명한다.1A and 1B are cross-sectional views and a plan view, respectively, of a conventional semiconductor device. 1A is a cross-sectional view taken along line 1A-1A ', and a method of manufacturing a semiconductor device will be described with reference to FIG. 1A.
도 1A에 도시된 바와 같이, 반도체 기판(1) 상에 소자간 분리를 위한 필드산화막(2)을 형성하고, 각각의 필드 산화막(2) 사이의 제 1 및 제 2 활성 영역(200)상에 게이트 절연막(3) 및 게이트(4)을 각각 형성한다. 이어서, 각각의 게이트(4) 양측의 액티브 영역(200)에 저농도 불순물 영역(5)을 형성하고, 공지된 방법으로 게이트(4) 양 측벽에 측벽 스페이서(6)를 형성한다. 그리고, 측벽 스페이서(6) 양측의 액티브 영역(200)에 고농도 불순물 영역(7)을 형성하여 소오스 및 드레인의 접합 영역(100)을 완성한다.As shown in FIG. 1A, a field oxide film 2 is formed on the semiconductor substrate 1 for isolation between devices, and on the first and second active regions 200 between the respective field oxide films 2. The gate insulating film 3 and the gate 4 are formed, respectively. Subsequently, a low concentration impurity region 5 is formed in the active region 200 on both sides of each gate 4, and sidewall spacers 6 are formed on both sidewalls of the gate 4 in a known manner. A high concentration impurity region 7 is formed in the active region 200 on both sides of the sidewall spacer 6 to complete the junction region 100 of the source and drain.
그리고 나서, 각각의 게이트(4) 및 접합 영역(100) 상부에 선택적 증착 방식으로 금속 실리사이드층(8)을 형성한다. 이어서, 기판(1) 전면에 절연막(9)을 형성하고, 포토리소그라피 및 식각 공정으로 각각의 접합 영역(100)을 노출시켜 콘택홀을 형성한다. 상기 콘택홀을 통하여 각각의 접합 영역(100)과 콘택하고, 상기 콘택홀을 통해 게이트(4)과 콘택되는 금속 배선층(10)을 각각 형성한다.A metal silicide layer 8 is then formed over each gate 4 and junction region 100 by selective deposition. Subsequently, an insulating film 9 is formed over the entire surface of the substrate 1, and each contact region 100 is exposed by photolithography and etching to form contact holes. The metal wiring layer 10 is formed to contact each junction region 100 through the contact hole and to contact the gate 4 through the contact hole.
이어서, 상기한 방법으로 제조된 반도체 소자를 도 1B에 도시된 평면도를 통하여 살펴본다. 즉, 상기한 방법에 의한 반도체 소자는 필드 산화막(2)에 의해 분리된 액티브 영역(200)과, 액티브 영역(200) 상에 형성된 게이트(4)와, 게이트(4)의 양측의 액티브 영역(200)의 소정 부분 및 게이트(4)와 콘택하는 금속배선층(10)으로 구성된다.Next, the semiconductor device manufactured by the above-described method will be described with reference to the plan view shown in FIG. 1B. That is, the semiconductor device according to the above-described method includes the active region 200 separated by the field oxide film 2, the gate 4 formed on the active region 200, and the active regions on both sides of the gate 4 ( And a metal wiring layer 10 in contact with the predetermined portion of the 200 and the gate 4.
그러나, 상기한 종래의 반도체 소자에서는 소오스 및 드레인의 접합 영역에 콘택홀을 형성하므로, 액티브 영역을 충분히 확보하여야 하기 때문에 액티브 영역의 면적을 더 이상 감소시킬 수 없었다. 또한, 소자 사이의 기생 회로 형성에 의한 기생전류로 인한 소자의 열화를 방지하기 위하여 도 1B에 도시된 바와 같이, 필드 산화막이 일정 폭(A)을 유지하여야 한다. 따라서, 상기한 반도체 소자는 고집적화에 따라 소형화되어가는 칩 사이즈에 대응하기가 어렵다.However, in the above-described conventional semiconductor device, since the contact hole is formed in the junction region of the source and the drain, the area of the active region can no longer be reduced because the active region must be sufficiently secured. In addition, in order to prevent deterioration of the device due to parasitic currents due to parasitic circuit formation between the devices, as shown in FIG. 1B, the field oxide film must maintain a constant width (A). Therefore, it is difficult for the semiconductor device to cope with a chip size that is miniaturized due to high integration.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 소자분리 산화막 상에 금속 배선층과의 콘택을 형성하여 액티브 영역을 감소시킴과 더불어 일정폭 또는 그 이상의 폭을 갖는 소자분리 산화막을 형성하여 소자의 면적을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described problems, and by forming a contact with the metal wiring layer on the device isolation oxide film to reduce the active region and to form a device isolation oxide film having a predetermined width or more width SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can reduce the area of the film.
도 1A 및 도 1B는 종래의 반도체 소자를 나타낸 단면도 및 평면도.1A and 1B are a cross-sectional view and a plan view of a conventional semiconductor device.
도 2A 내지 도 2F는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3은 상기한 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도.3 is a plan view showing a semiconductor device according to an embodiment of the present invention described above.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21:반도체 기판, 22:소자분리 산화막, 23:게이트 산화막, 24:게이트, 25:저농도 불순물 영역, 26:측벽 스페이서, 27:고농도 불순물 영역, 100 : 접합 영역, 28:폴리실리콘막, 29:티타늄막, 30:감광막 패턴, 31,33:절연막, 32:티타늄 실리사이드층, 34:금속 배선층, 400:액티브 영역21: semiconductor substrate, 22: device isolation oxide film, 23: gate oxide film, 24: gate, 25: low concentration impurity region, 26: sidewall spacer, 27: high concentration impurity region, 100: junction region, 28: polysilicon film, 29: Titanium film, 30: photosensitive film pattern, 31, 33: insulating film, 32: titanium silicide layer, 34: metal wiring layer, 400: active region
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 소자분리 절연막 사이에 액티브 영역을 구비한 평탄한 반도체 기판; 상기 액티브 영역 상에 형성된 게이트 절연막 및 절연막 스페이서를 구비한 게이크; 상기 게이트 양 측의 상기 액티브 영역에 형성된 소오스/드레인의 접합영역; 상기 게이트 상부, 상기 접합 영역 및 그와 접하는 상기 소자분리 절연막의 소정 부분 상에 형성된 금속 실리사이드층; 상기 기판 전면에 형성되고 상기 게이트 및 소자분리 절연막 상의 금속 실리사이드층을 소정 부분 노출시키는 콘택홀을 구비한 절연막; 및 상기 콘택홀을 통하여 상기 게이트 및 소자분리 절연막 상의 금속 실리사이드층과 콘택하는 금속 배선층을 포함하는 것을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object is a flat semiconductor substrate having an active region between the device isolation insulating film; A gate having a gate insulating film and an insulating film spacer formed on the active region; A junction region of a source / drain formed in the active region on both sides of the gate; A metal silicide layer formed on an upper portion of the gate, the junction region, and a predetermined portion of the device isolation insulating layer; An insulating film formed on the entire surface of the substrate and having a contact hole exposing a predetermined portion of the metal silicide layer on the gate and the device isolation insulating film; And a metal wiring layer contacting the metal silicide layer on the gate and the device isolation insulating layer through the contact hole.
그리고, 상기 접합 영역 상부의 금속 실리사이드층은 상기 소자분리 절연막 상에서 서로 이격된 것을 특징으로 한다.The metal silicide layers on the junction region are spaced apart from each other on the device isolation insulating layer.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소자분리 절연막 사이에 액티브 영역을 포함하는, 평탄한 반도체 기판을 제공하는 단계; 상기 액티브 영역 상에 게이트 절연막 및 절연막 스페이서를 구비한 게이트와 상기 게이트 양 측의 상기 액티브 영역에 소오스/드레인의 접합영역을 형성하여 트랜지스터를 형성하는 단계; 상기 게이트 상부 및 상기 접합 영역과 접하도록 상기 소자분리 절연막의 소정 부분 상에 금속 실리사이드층을 형성하는 단계; 상기 기판 전면에 절연막을 형성하는 단계; 상기 소자분리 절연막 및 상기 게이트 상의 상기 절연막을 상기 금속 실리사이드층의 소정 부분이 노출되도록 식각하여 콘택홀을 형성하는 단계; 및, 상기 콘택홀을 통하여 상기 금속 실리사이드층과 콘택하는 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of providing a flat semiconductor substrate comprising an active region between the device isolation insulating film; Forming a transistor by forming a junction region of a source / drain on a gate having a gate insulating film and an insulating film spacer on the active region and the active region on both sides of the gate; Forming a metal silicide layer on a portion of the isolation layer to contact the gate and the junction region; Forming an insulating film on the entire surface of the substrate; Forming a contact hole by etching the device isolation insulating film and the insulating film on the gate to expose a predetermined portion of the metal silicide layer; And forming a metal wiring layer in contact with the metal silicide layer through the contact hole.
그리고, 상기 소자분리 절연막은 트렌치형 소자분리 절연막이다.The device isolation insulating film is a trench type isolation film.
또한, 상기 금속 실리사이드층을 형성하는 단계는 상기 트랜지스터가 형성된 기판 전면에 폴리실리콘막 및 제 1 금속막을 형성하는 단계; 상기 소자분리 절연막 상의 폴리실리콘막 및 제 1 금속막의 소정 부분을 식각하여 상기 소자분리 절연막 상에서 서로 분리시키는 단계; 상기 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 상기 게이트가 일정 두께만큼 식각될 때까지 에치백하여 평탄화 하는 단계; 상기 기판 전면에 제 2 금속막을 형성하는 단계; 상기 제 1 금속과 상기 폴리실리콘막 및 상기 제 2 금속과 상기 게이트를 반응시키는 단계; 및, 반응되지 않은 제 1 및 제 2 금속을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the metal silicide layer may include forming a polysilicon film and a first metal film on the entire surface of the substrate on which the transistor is formed; Etching a predetermined portion of the polysilicon film and the first metal film on the device isolation insulating film to separate from each other on the device isolation insulating film; Forming a first insulating film on the entire surface of the substrate; Etching the first insulating film until the gate is etched by a predetermined thickness to planarize the first insulating film; Forming a second metal film on the entire surface of the substrate; Reacting the first metal with the polysilicon film and the second metal with the gate; And removing the unreacted first and second metals.
상기 구성으로 된 본 발명에 의하면, 금속 배선층과의 콘택을 소자분리 산화막 상에 형성시켜 액티브 영역의 면적을 감소시킴으로써, 칩 사이즈를 감소시킬 수 있을 뿐만 아니라, 소자분리 산화막의 폭을 일정 폭 또는 더 큰 폭으로 형성할 수 있다.According to the present invention having the above structure, by forming a contact with the metal interconnect layer on the element isolation oxide film to reduce the area of the active region, not only can the chip size be reduced, but also the width of the element isolation oxide film can be reduced to a certain width or more. It can be formed in a large width.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
도 2A 내지 도 2F는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도이고, 도 3은 상기한 반도체 소자의 평면도를 나타낸 도면이다.2A to 2F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and FIG. 3 is a plan view of the semiconductor device described above.
도 2F는 도 3의 3B-3B' 선에 따른 단면도로서, 도 2A 내지 도 2F를 참조하여 본 발명의 실시예를 설명한다.FIG. 2F is a cross-sectional view taken along the line 3B-3B 'of FIG. 3, with reference to FIGS. 2A through 2F to describe an embodiment of the present invention.
도 2A에 도시된 바와 같이, 반도체 기판(21) 상에 공지된 트렌치 기술을 이용하여 기판(11) 내에 산화막을 매립시켜 소자분리 산화막(22)를 형성하고, 소자분리 산화막(22) 사이의 액티브 영역(400) 상에 게이트 절연막(23) 및 폴리실리콘막으로 이루어진 게이트(24)을 형성한다. 이어서, 게이트(24) 양측의 액티브 영역(400)에 저농도 불순물 영역(25)을 형성하고, 공지된 방법으로 게이트(24) 양 측벽에 산화막 스페이서(26)를 형성한다. 그리고, 산화막 스페이서(26) 양측의 액티브 영역(400)에 고농도 불순물 영역(27)을 형성하여 소오스 및 드레인의 접합 영역(300)을 완성한다. 그리고 나서, 기판 전면에 완충용 폴리실리콘막(28)을 증착하고, 그 상부에 제 1 티타늄막(29)을 형성한다.As shown in FIG. 2A, an oxide film is embedded in the substrate 11 by using a well-known trench technique on the semiconductor substrate 21 to form the device isolation oxide film 22, and active between the device isolation oxide films 22. A gate 24 made of a gate insulating film 23 and a polysilicon film is formed on the region 400. Subsequently, the low concentration impurity regions 25 are formed in the active regions 400 on both sides of the gate 24, and oxide film spacers 26 are formed on both sidewalls of the gate 24 by a known method. A high concentration impurity region 27 is formed in the active region 400 on both sides of the oxide spacer 26 to complete the junction region 300 of the source and drain. Then, the buffer polysilicon film 28 is deposited on the entire surface of the substrate, and the first titanium film 29 is formed thereon.
도 2B에 도시된 바와 같이, 포토리소그라피 기술을 이용하여 티타늄막(29) 상부에 감광막 패턴(30)을 형성하고, 감광막 패턴(30)을 식각 마스크로하여 소자분리 산화막(22)의 소정 부분이 노출되도록 제 1 티타늄막(29) 및 폴리실리콘막(28)을 건식 식각하여 기판(11) 상의 소자분리 산화막(22) 상에서 서로 이격시켜 전기적으로 분리시킨다.As shown in FIG. 2B, a photoresist pattern 30 is formed on the titanium film 29 using photolithography, and a predetermined portion of the device isolation oxide film 22 is formed by using the photoresist pattern 30 as an etching mask. The first titanium film 29 and the polysilicon film 28 are dry etched to be exposed so as to be separated from each other on the device isolation oxide film 22 on the substrate 11 to be electrically separated.
도 2C에 도시된 바와 같이, 공지된 방법으로 감광막 패턴(30)을 제거하고, 기판 전면에 제 1 절연막(31)을 형성한다. 이어서, 축으로 게이트(24)가 일정 두께, 바람직하게는 게이트(24) 두께의 1/4의 두께만큼 식각될 때까지 에치백을 실시하여 도 2D에 도시된 바와 같이 평탄화를 이룩한다. 이때, 에치백 공정은 CMP(Chemical Mechanical Polishing) 기술로 진행한다.As shown in Fig. 2C, the photoresist pattern 30 is removed by a known method, and the first insulating film 31 is formed on the entire surface of the substrate. Subsequently, the axis 24 is etched back until the gate 24 is etched to a certain thickness, preferably 1/4 of the thickness of the gate 24, to achieve planarization as shown in FIG. 2D. At this time, the etch back process is performed by a chemical mechanical polishing (CMP) technique.
도 2E에 도시된 바와 같이, 도 2D의 구조 상에 제 2 티타늄막을 증착하고, 어닐림을 진행하여 게이트(24)의 폴리실리콘과 제 2 티타늄막을 반응시킴과 더불어 폴리실리콘막(28)과 그 상부의 제 1 티타늄막(29)을 반응시켜, 게이트(24), 스페이서(26), 접합영역(300)의 일부분 상에 티타늄 실리사이드층(32)을 형성한다. 이어서, 반응되지 않은 제 1 및 제 2 티타늄막을 NH4OH+H2O2+H2O의 용액을 습식 식각으로 제거한다.As shown in FIG. 2E, a second titanium film is deposited on the structure of FIG. 2D, annealing is performed to react the polysilicon and the second titanium film of the gate 24, and the polysilicon film 28 and its The upper titanium film 29 is reacted to form the titanium silicide layer 32 on the gate 24, the spacer 26, and a portion of the junction region 300. Subsequently, the unreacted first and second titanium films are removed by wet etching with a solution of NH 4 OH + H 2 O 2 + H 2 O.
도 2F에 도시된 바와 같이 도 2E의 구조 상에 제 2 절연막(33)을 증착하고, 포토리소그라피 및 식각 공정으로 접합 영역(300)과 접하는 소자분리 산화막(22) 상의 티타늄 실리사이드층(32)이 노출되도록 콘택홀을 각각 형성한다. 이어서, 기판 전면에 금속층을 증착하고, 포토리소그라피 및 식각공정으로 상기 금속층을 패터닝하여 상기 콘택홀을 통하여 티타늄 실리사이드층(32)과 콘택하는 금속 배선층(34)을 각각 형성한다.As shown in FIG. 2F, a second insulating layer 33 is deposited on the structure of FIG. 2E, and the titanium silicide layer 32 on the device isolation oxide layer 22 contacting the junction region 300 by photolithography and etching processes is formed. Each contact hole is formed to be exposed. Subsequently, a metal layer is deposited on the entire surface of the substrate, and the metal layer is patterned by photolithography and etching to form metal wiring layers 34 contacting the titanium silicide layer 32 through the contact holes, respectively.
이어서, 상기 방법으로 제조된 반도체 소자를 도 3에 도시된 평면도를 통하여 살펴본다. 즉, 상기한 방법에 의한 반도체 소자는 B의 폭을 갖는 트렌치형 소자분리 산화막(22)에 의해 분리된 각각의 액티브 영역(400)과, 각각의 액티브 영역(400) 상에 형성된 게이트(24)와, 게이트(24) 및 액티브 영역(400)과 소자분리 산화막(22)의 일부분 상에 형성된 티타늄 실리사이드층(32) 및, 액티브 영역(400)과 접하는 소자분리 산화막(22) 및 게이트(24)상의 티타늄 실리사이드층(32)의 소정 부분과 콘택하는 금속 배선층(34)으로 구성된다.Next, the semiconductor device manufactured by the above method will be described with reference to the plan view shown in FIG. 3. That is, the semiconductor device according to the above-described method includes the respective active regions 400 separated by the trench type isolation oxide film 22 having a width of B, and the gates 24 formed on the respective active regions 400. And a titanium silicide layer 32 formed on a portion of the gate 24 and the active region 400 and the device isolation oxide film 22, and the device isolation oxide film 22 and the gate 24 in contact with the active region 400. And a metal wiring layer 34 in contact with a predetermined portion of the titanium silicide layer 32 on.
상기 실시예에 의하면, 금속 배선층과의 콘택을 소자분리 산화막 상에 형성시켜 액티브 영역의 면적을 감소시킴으로써, 칩 사이즈를 감소시킬 수 있을 뿐만 아니라, 소자분리 산화막의 폭을 일정 폭 또는 더 큰 폭으로 형성할 수 있기 때문에, 고집적화에 따라 감소하는 소자분리 산화막에 의해 발생되는 기생 전류에 의한 소자의 열화를 방지할 수 있다. 이에 따라, 고집적화에 대응할 수 있는 소자의 특성을 향상시킬 수 있다.According to the above embodiment, by forming a contact with the metal wiring layer on the device isolation oxide film to reduce the area of the active region, not only can the chip size be reduced, but also the width of the device isolation oxide film is fixed or larger. Since it can be formed, it is possible to prevent deterioration of the device due to parasitic current generated by the device isolation oxide film which decreases with high integration. Thereby, the characteristic of the element which can cope with high integration can be improved.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077705A KR19980058381A (en) | 1996-12-30 | 1996-12-30 | Semiconductor device and other manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077705A KR19980058381A (en) | 1996-12-30 | 1996-12-30 | Semiconductor device and other manufacturing method |
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| Publication Number | Publication Date |
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| KR19980058381A true KR19980058381A (en) | 1998-10-07 |
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ID=66396382
Family Applications (1)
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030043737A (en) * | 2001-11-26 | 2003-06-02 | 가부시키가이샤 히타치세이사쿠쇼 | Substrate apparatus and producting method |
| KR100845719B1 (en) * | 2002-12-28 | 2008-07-10 | 동부일렉트로닉스 주식회사 | Semiconductor device and manufacturing method |
-
1996
- 1996-12-30 KR KR1019960077705A patent/KR19980058381A/en not_active Ceased
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| KR20030043737A (en) * | 2001-11-26 | 2003-06-02 | 가부시키가이샤 히타치세이사쿠쇼 | Substrate apparatus and producting method |
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