KR19980702855A

KR19980702855A - 호모다인 수신기를 위한 평형 압신 델타 변환

Info

Publication number: KR19980702855A
Application number: KR1019970706262A
Authority: KR
Inventors: 텐트，폴더블유.
Original assignee: 찰스엘.무어; 에릭슨인크.
Priority date: 1995-03-09
Filing date: 1996-03-01
Publication date: 1998-08-05
Also published as: AU706956B2; JPH11502081A; US5614904A; JP3714481B2; AU5358296A; CN1183864A; WO1996028893A1; CA2214810A1

Abstract

평형 델타 변조 아날로그-대-디지털 변환 회로가 공개된다. 제1 주 적분기는 제1 제어 신호가 발생될 때는 상승하고 제2 제어 신호가 발생될 때는 하강하는 제1 출력 신호를 생성한다. 제2 주 적분기는 상기 제1 제어 신호가 발생될 때는 하강하고 상기 제2 제어 신호가 발생될 때는 상승하는 제2 출력 신호를 생성한다. 다음으로, 상기 제1 및 상기 제2 출력 신호간의 차이에 기초하여 상기 제1 및 상기 제2 제어 신호가 발생된다.

Description

호모다인 수신기를 위한 평형 압신 델타 변환

발명의 분야

본 발명은 호모다인 수신기를 위한 델타 변환에 관한 것으로, 보다 구체적으로는, 평형 델타-변조 아날로그 디지털 변환 회로에 관한 것이다.

발명의 배경

본 발명은 잡음 성형이 아닌 압신된 데이타-변조와 같은 압신에 기초한 아날로그 발성 또는 무선 신호의 디지털화를 위한 새로운 기술에 속한다. 가장 잘 알려진 압신 델타 변조 원리는 CVSD(Continuously Variable-Slope Delta) 변조라 불리며, 발성의 전송이나 저장을 위해 낮은 비트율 델타-변조가 그 최종 코딩 형식인 응용에 사용되어 왔다.

미국 특허 제 5,241,702호에는 호모다인 수신기가 공개되어 있는데, 제로 중간 주파수 하향 변환기로부터의 dc 옵셋이 델타-변조 변환에서의 고유한 미분에 의해 제거된다. 다음으로, 고유한 미분은 나중에 디지털 영역에서 수치적으로 변환된 결과를 재적분함으로써 제거될 수 있다. 또한, 넓은 동적 범위를 달성하기 위한 가능성이 가변 스텝 크기를 갖는 압신 델타-변조를 사용하여 타진되었다.

가변 스텝 크기는 델타-변조기에 의해 사용되는 전류원 또는 전하 펌프에 의해 전달되는 전류의 크기를 변동시켜 전류원 뒤에 있는 커패시터 상의 전압을 증가 또는 감소시킴으로써 달성될 수도 있다. 본 명세서에서 인용된 미국 특허 제 08/120,426호에서는 델타-변조에 의해 변환될 신호가 한 쪽 끝이 전하 펌프와 비교기 입력에 접속되어 있는 주 적분기 커패시터(principal integrator capacitor)에 직렬로 인가된다. 이러한 배치의 이점은 비교기 입력과 전하 펌프 출력 모두가 거의 일정한 전압에서 동작하므로 그 설계가 단순해지고 성능이 향성된다는 것이다.

그러나, 넓은 영역에 걸쳐 전하 펌프의 전류 크기를 프로그램하려고 시도할 때 실제적인 제한이 발생할 수 있다. 전류의 상한은 사용되는 펌프 트랜지스터의 크기에 의해 제한되는 반면, 하한은 큰 트랜지스터들로부터의 누설 전류에 의해 제한된다. 또한, 풀업 및 풀다운 전하 펌프 장치의 전류 레벨간의 부정합은 재적분된 신호 상에서 상승 또는 하강 경사로서 나타나는 신호 변환 내의 에러를 유발한다. 경사 문제를 완화시키는 한 방법이 1995년 3월 9일 출원된 제목이 Slope Drift and Offset Compensation In Zero-IF Receivers인 미국 특허 제08/401,127호에 기술되어 있다. 여기에는, 경사를 산정하여 이를 보상하기 위해 재적분 처리에서 교정항을 추가시킨다. 교정항은 전하 펌프 전류 크기의 프로그래밍에 응답하여 동적으로 변동될 필요가 있을 수 있다. 또 다른 방법에서, 디지털적으로 재적분되는 신호가 주 적분기 커패시터에 의해 수행되는 전하의 아날로그 적분에 정확히 대응하는 것을 보장하기 위해 디지털 스텝 크기 값이 전하 펌프의 풀업 및 풀다운 전류 레벨에 대응하도록 독립적으로 저장되어 적응 될 수 있다. 그러나, 이 방법에서는 문제가 되는 서로 다른 전하 펌프 전류 레벨에 대응하는 복수의 적응된 값을 가지는 것이 필요할 수도 있다. 종래 기술에서의 이들 부족한 점들은 본 발명에 따른 개선된 평형 델타-변조 변환에 의해 완화될 수 있다.

발명의 요약

2개의 유사한 커패시터를 서로 다른 방향으로 충전시키기 위해 반대 방향으로 인에이블되는 2개의 쌍극성 펌프를 포함하는 평형 델타 변조를 공개함으로써 상기 인용된 부족한 점들을 극복하는 것이 본 발명의 목적이다. 본 발명에 따르면, 한 커패시터 상의 전압이 풀다운되는 동안 다른 커패시터 상의 전압은 풀업되고, 그 반대도 역시 마찬가지다. 두 커패시터들 상의 전압을 가능한한 서로 가깝게 유지시키기 위해서는 어느 방향으로의 충/방전이 필요한지를 결정하기 위해, 커패시터들 상의 전압에서의 차이가 비교기에 의해 감지된다. 전하 펌프를 인에이블시킴으로써 유발되는 전압 차이에서의 변화는 한 편으로는 풀업 전류를 다른 한편으로는 풀다운 전류를 포함하기 때문에, 본 발명은 풀업과 풀다운 장치들간의 부정합에 영향을 받지 않는다.

이러한 둔감성은 두 커패시터들의 평균 전압을 감지하여 공통 모드 전압이 거의 중간으로 유지되도록 각각의 전압 펌프 상의 누설 전류 조절원을 제어하는 독립된 공통 모드 센서를 사용함으로써 더 강화될 수 있다. 이러한 방식으로, 전하 펌프가 프로그램될 수 있는 가장 낮은 가용 전류 크기는 누설 전류가 아니라 최소한 한 차수 낮은 누설 전류차에 의해 제한된다. 이러한 방식으로, 개선된 동적 범위를 갖는 델타-변조 변환이 제공된다.

본 발명의 한 실시예에 따르면, 평형 델타 변조 아날로그-대-디지털 변환 회로가 공개된다. 제1 적분기 수단은 제1 제어 신호가 발생될 때는 상승하고 제2 제어 신호가 발생될 때는 하강하는 제1 출력 신호를 생성한다. 제2 주 적분기 수단은 제1 제어 신호가 발생될 때는 하강하고 제2 제어 신호가 발생될 때는 상승하는 제2 출력 신호를 생성한다. 차분 수단은 상기 제1 및 제2 출력 신호간의 차이에 응답하여 제1 및 제2 제어 신호를 발생시킨다.

본 발명의 또 다른 실시예에 따르면, 개선된 호모다인 무선 수신기가 공개된다. 직교 하향 변환 수단은 안테나를 사용하여 무선 신호를 수신하고 이 신호의 동상 및 직교 성분을 생성한다. 제1 평형 델타-변조기 변환 수단은 정규의 클럭 속도로 제1 시퀀스의 상향/하향 명령을 생성하기 위해 I 성분 및 반전된 I 성분에 대한 입력을 가진다. 제1 평형 델타-변조기 변환 수단은 정규의 클럭 속도로 제2 시퀀스의 상향/하향 명령을 생성하기 위해 Q 성분 및 반전된 Q 성분에 대한 입력을 가진다. 압신 수단은 제1 및 제2 상향/하향 명령에 응답하여 제1 및 제2 델타 변조기를 제어하기 위한 스텝 크기 값을 생성한다. 제1 재적분기 수단은 제1 상향/하향 시퀀스에 응답하여 I 어큐뮬레이터로부터 스텝 크기를 가산 또는 감산한다. 제2 재적분기 수단은 제2 상향/하향 시퀀스에 응답하여 Q 어큐뮬레이터로부터 스텝 크기를 가산 또는 감산한다.

도면의 간단한 설명

도 1은 종래 기술의 델타-변조 입력 회로를 기술한다.

도 2는 본 발명의 한 실시예에 따른 공통 모드 조절을 갖는 평형 압신 델타 변조기를 도시한다.

도 3은 독창적인 액티브 마이크로폰을 평형 변환기에 접속시킨 것을 도시한다.

도 4는 도 3에 공급 잡음 제거를 제공하기 위한 대안적인 회로를 도시한다.

도 5는 본 발명의 한 실시예에 따른 호모다인 수신기를 도시한다.

발명의 상세한 설명

도 1은 본 명세서에서 참고용으로 인용된 미국 특허 제08/120,426호에 공개된 종래 기술의 델타-변조기 입력 회로를 도시한다. 순시 전압 출력 V_S를 갖는 신호 전압원(11)은 전압원(11)에 반대되는 충전 전압 V_C를 갖는 주 적분기(12)의 한 쪽 끝에 접속된다. 차분 전압 V_S-V_C는 커패시터(12)의 한 쪽 끝에 나타나고 비교기(13)의 한 입력과 전하 펌프 회로(15)의 출력에 접속된다. 다른 비교기 입력은 공급 레일과 전압 V_CC/2간의 중간일 수 있는 고정된 기준 전압에 접속된다. 만일, 비교기(13)이 차분 전압 V_S-V_C가 기준 전압 V_CC/2보다 크다고 감지하면 비교기는 하이 레벨, 즉, 2진 1을 출력한다. 그러나, 만일, 비교기(13)이 차분 전압 V_S-V_C가 기준 전압 V_CC/2보다 작다고 감지하면 비교기는 로우 레벨, 즉, 2진 0을 출력한다. 이 출력 값은 규칙적인 간격으로 정규적 클럭 펄스 수단에 의해 트리거링되는 d-형 플립 플롭(14) 내로 샘플링된다. 만일, d-형 플립 플롭(14)로부터의 샘플 출력이 하이이면, 전하 펌프(15)는 풀업 전류를 냄으로써 전압 차이 V_S-V_C를 감소시킨다. 이러한 방식으로, 전압 차이 V_S-V_C는 비교기(13)의 입력과 전압 펌프(15)가 가장 잘 동작하는 기준 전압 V_CC/2에 가장 가깝게 유지된다.

입력 전압 V_S가 변동하고 있지 않을 때, 플립 플롭(14)의 출력은 유휴 상태라 알려진 101010101...의 시퀀스로 하이 및 로우 즉, 1과 0 사이를 교번하는 것이 바람직하다. 유휴 패턴은 전압 펌프가 커패시터(12) 상의 전하 V_C를 더 높거나 더 낮게 교대로 유지하여 전압 차이 V_S-V_C가 기준 전압 V_CC/2 근처를 맴돌도록 하게 한다. 그러나, 풀업 및 풀다운 전류가 정확히 동일하다면, 보다 정확히는 풀다운 기간 중에 커패시터로부터 인출되는 전하가 풀업 기간 중에 추가되는 전하와 정확히 동일하다면, 이러한 일이 발생하겠지만, 정확하게 동일하다는 것은 실제로 일어날 수 없기 때문에, 드리프트를 교정하기 위해 조만간에 추가적인 1이나 0이 필요하게 되는 방향들 중 하나로의 전압 차이 V_S-V_C의 느린 드리프트에 의해 유휴 패턴 10101010...이 수반될 것이다. 따라서, 101010110101011010.... 또는 1010100101010010101001...과 같은 유휴 패턴이 발생할 수 있다. 이들 시퀀스가 미국 특허 제5,241,702호에 기술된 디지털 재적분에 의해 신호 전압을 재건조하기 위해 상향/하향 카운터나 디지털 적분기에 인가될 때, 재적분된 값은 + 또는 -의 작은 스텝 크기만큼의 폭으로 일정한 전압 근처를 진동하지 않고 2개의 연속된 비트들을 만나는 때마다 더블 스템을 취하여 값이 한 쪽 방향으로 드리프트하게 되는 바람지하지 못한 결과가 유발될 것이다.

본 발명은 도 2에 도시된 개선된 평형 회로를 사용함으로써 이 문제를 완화한다. 도 1에 공개된 것과 유사한 2개의 회로는 각각 주 적분기 커패시터(21 및 22)와 전하 펌프(23 및 24)에 의해 형성된다. 전하 펌프(23 및 24)는 구동 회로(31)에 의해 서로 반대 방향으로 동작되어 전하 펌프(23)이 풀업일때는 전하 펌프(24)는 풀다운이다. 그 반대도 역시 마찬가지다. 풀업과 풀다운 전류에서의 부등(inequality)은, 양 쪽 회로가 동일한 집적 회로 기판 상에서 거의 동일하게 만들어질 것이기 때문에, 양 쪽 모두에 동일하게 적용될 것이 예상된다. 따라서, 10101010...의 유휴 패턴 중에 커패시터(21) 상의 전압이 드리프트하는 경향은 차분 쌍(29)에 의해 감지되는 차이가 드리프트하는 것이 감지되지 않을 정도로 커패시터(22) 상의 전압이 드리프트하는 동일한 경향과 정합될 것이다. 차분 쌍(29)로부터의 증폭되고 드리프트-교정된 전압이 도 1의 블럭3에 도시된 것과 같은 일반적인 비교기 회로의 입력에 인가된다. 그 출력은 플립 플롭(4)와 같은 플립 플롭에 의해 클럭킹되어 전하 펌프(23 및 24)가 그들의 전류 흐름 방향을 역전시킬것인지 아닌지의 여부를 결정한다.

2개의 커패시터(21 및 22)는 동일한 드리프트 방향의 경향을 가지며, 그들의 전압은 동일한 방향으로 무한정 드리프트하도록 허용되지 않는다. 따라서, 차동 증폭기(29)를 사용하여 전압 차이를 감지할 뿐만 아니라 공통 전압도 감지되어 공통 전압을 합리적인 범위 내에 유지하기 위해 필요한 드리프트 방향에 따라 전류원(25 및 27 또는 26 및 28)을 조절하는 공통 모드 피드백 회로(30)에 제공된다. 또한, 입력 신호원(20)은 반드시 평형 출력을 가질 필요는 없다. 한쪽 끝만 있는 신호원은 평형 델타-변조기의 한 쪽에 접속되며, 다른 쪽은 접지나 기준 전위에 접속된다.

그러나, 독창적인 평형 변환기는 집적 회로 칩 내에서 발생하거나 외부 접속에 의해 픽업되는 공통 모드 잡음을 소거하기 위해 평형 신호원과 연계하여 사용될 때 최고의 성능을 제공한다. 도 3은 평형 신호원을 변환기에 제공하기 위해 기존의 2단자 액티브 마이크로폰 트랜스듀스가 어떻게 사용될 수 있는지를 도시한다. 압전 소자(31)은 전형적으로 드레인 부하 저항(35)를 갖는 접합-FET 트랜지스터 증폭기(33)에 접속된다. 장치의 접지 단자 A에 동일한 저항(34)를 추가함으로써, 주 적분기 회로(C11, C12)를 경유해 도 2의 독창적인 평형 델타-변조 회로에 접속될 수 있는 단자 A와 B에서 평형 앤티페이스(antiphase) 출력 신호가 얻어진다.

도 4에 도시된 대안적인 배치는 공급 잡음이 위치 A와 B에서 동일하게 동상으로 나타나도록 저항 R1, R2, 및 R3를 선택함으로써 V_CC라인 상의 공급 잡음의 개선된 소거를 제공하는데 사용될 수 있다. 다음으로, 이 공통 모드 신호는 평형 변환기 회로에 의해 억제된다. R1, R2, 및 R3의 실제 값은 아날로그 회로 시뮬레이션 프로그램을 사용하여 R3의 값의 제1 근사치를 1/Gm과 동등하게 설정함으로써 당업자에 의해 결정될 수 있다. 여기서, Gm은 FET의 트랜스컨덕턴스이고, R2는 평형 신호 출력을 제공하도록 R1-1/Gm과 동일하게 설정된다.

본 발명은 개선된 압신 델타 변조기를 생산하도록 결합될 수 있다는 사실과 호모다인 수신기에서 I와 Q 디지털화에 대한 이와 같은 장치의 이점은 당업자에게는 명백할 것이다. 본 발명은 참조용으로 본 명세서에 인용된 미국 특허 제07/967,027호에 설명된 다중-모드 신호 처리 기술과 미국 특허 제5,241,702호에 공개된 기술과 결합되어 도 5에 도시된 바와 같은 아날로그 또는 디지털 변조된 무선 신호를 위한 수신기를 제공하기 위해 사용될 수 있다.

도 5에는 신호를 수신하기 위한 안테나(41), 및 강한 대역외 신호를 배제하고 이와 같은 신호들이 저잡음 증폭기(43)에 침투하는 것을 방지하기 위한 필터(42)가 도시되어 있다. 저잡음 증폭기(43)으로부터의 증폭된 신호는 주파수 합성기에 의해 제어되는 직교 국부 발진기(46)에 접속된 2개의 직교 혼합기(44 및 45)가 원하는 신호 주파수 상에 집중되도록 한다. 발진기 신호가 안테나(41)에 결합되는 원하는 않는 상황이 바로 원하는 신호와의 코히어런트 간섭이며 직교 혼합기(44 및 45)의 출력이 원하지 않는 신호보다 큰 크기가 될 수 있는 DC 옵셋을 나타내는지를 이유레 대한 주요 원인이다. 이들 옵셋들은 미국 특허 제5,241,702호에 공개된 기술을 응용하여 아날로그-대-디지털 변환 처리 동안에 미분한 다음 블록(50, 51 또는 52)에서 디지털 영역에서 재적분함으로써 제거된다. 독창적인 평형 델타 변조기는 아날로그-대-디지털 변환 처리 동안에 미분을 수행하는 개선된 방법이며, 도 2에 따라 배치될 수 있는 블록(47 및 48)에 의해 수행된다. 미국 특허 제5,241,702호는 I 변환기(47)과 Q 변환기(48)의 스텝 크기를 동시에 제어하기 위한 공통 스텝 크기 압신 회로(49)를 공개한다. 다음으로, 결정된 스텝 크기는 본 명세서에서 참고용을 인용된 미국 특허 제08/120,426호에 공개된 원리를 사용하여 I, Q 신호의 2진 표현을 재건조하는 각각의 델타-PCM 변환기(50 및 51)에 사용된다. 디지털화된 2진 I, Q 신호들은 미국 특허 제07/967,027호에 공개된 기술에 따라 AMPS 형식에 따른 아날로그 주파수 변조나 미국 디지털 셀룰러 표준 IS54에 따른 디지털 변조 중 어느 하나를 추출하도록 처리될 수 있다. 대안으로, 멀티 모드 신호 처리는 GSM 디지털 셀룰러 표준에 따른 신호들을 추출할 수 있다. 이것은 단지 평형 저역 통과 필터(53 및 54)에 적절한 대역폭이 제공되고 샘플링 속도가 적절히 선택될 것을 요구한다. 변환기(50 및 51)의 출력에서의 적당한 샘플링 속도는 AMPS에 대해서는 예를 들어 80 KHz이고, IS54에 대해서는 194.4 KHz이며, GSM에 대해서는 270.833 KHz 이다.

본 발명은 전하 펌프(13 및 14) 각각에 대해 풀업/풀다운 전류 부정합에서의 차이 및 가장 낮은 가용 전류 크기를 제한하는 그들의 누설 전류에서의 차이를 보상하기 위해 별개의 동일한 공통 모드 조절 전류원(25 및 27 또는 26 및 28)을 독립적으로 제어하기 위한 추가 옵션을 더 포함한다. 이것은 예를 들어 구동 회로(31)이 누설 전류가 있다고 알려진 전하 펌프의 어느 것도 인에이블하지 않는 기간 중에 수행될 수 있다. 비교기로부터의 도시된 선택적 피드백 라인은, 누설 전류 부정합에 따른 공통 모드 및 차동 모드 드리프트 모두가 보상되도록 전류원(26 및 28 또는 25 및 27)을 동일하지 않게 조절하기 위해 공통 모드 조절 회로(30)에 의해 사용될 수도 있다. 그러나, 이러한 계획이 없이도, 본 발명은 앞서 언급한 회로 드리프트와 동적 범위 제한의 최소한 한 차원의 크기 감소를 제공한다.

본 발명이 설명되고 기술되었지만, 당업자에 의해 많은 변형들이 만들어질 수 있기 때문에 본 발명은 이것에만 제한되지 않는다는 것을 이해해야 한다. 모든 변형들도 첨부된 청구 범위와 본 발명의 저변에 있는 정신과 영역 내에 있는 것으로 간주되어야 한다.

Claims

평형 델타-변조 아날로그-대-디지털 변환 회로에 있어서,

제1 제어 신호가 발생될 때는 상승하고 제2 제어 신호가 발생될 때는 하강하는 제1 출력 신호를 생성하기 위한 제1 주 적분기 수단;

상기 제1 제어 신호가 발생될 때는 하강하고 상기 제2 제어 신호가 발생될 때는 상승하는 제2 출력 신호를 생성하기 위한 제2 주 적분기 수단; 및

상기 제1 및 상기 제2 출력 신호간의 차이에 응답하여 상기 제1 또는 상기 제2 제어 신호를 발생시키기 위한 차분 수단(differencing means)

을 포함하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제1항에 있어서, 상기 제1 및 상기 제2 출력 신호를 원하는 범위 내에 유지시키기 위한 공통 모드 제어 수단을 더 포함하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제1항에 있어서, 상기 제1 및 상기 제2 주 적분기 수단 각각은 상기 제어 신호에 의해 제어되는 전류원에 접속된 커패시터를 포함하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제3항에 있어서, 상기 전류원에 접속되지 않은 상기 커패시터들 중 최소한 하나의 또 다른 단자는 아날로그-대-디지털 변환될 신호를 위한 입력에 접속되는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제3항에 있어서, 상기 전류원들에 접속되지 않은 상기 커패시터들의 단자들은 반전된 출력 및 비반전된 출력을 갖는 평형 신호원에 접속되는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제1항에 있어서, 상기 제1 및 상기 제2 주 적분기 출력 신호들 중 하나 또는 모두는 아날로그-대-디지털 변환될 입력 신호에 역시 의존하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제2항에 있어서, 상기 공통 모드 제어 수단들은, 상기 제1 및 상기 제2 주 적분기에 각각 접속되어 공통 모드 드리프트(drift)를 안정화시키기 위해 전류 크기와 방향에 있어서 제어되는 보조 전류원들을 포함하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제7항에 잇어서, 상기 보조 전류원들은 누설 전류의 부등성에 기인한 상기 제1 및 상기 제2 출력 전압간의 차이의 드리프트를 예방하도록 역시 제어되는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제8항에 있어서, 상기 차분 드리프트 제어는 상기 제1 또는 상기 제2 신호가 상기 적분기에 인가되지 않을 때 조절되는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제9항에 있어서, 상기 차분 드리프트 제어는 상기 제1 또는 상기 제2 제어 신호에 독립적으로 동작하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
평형 델타-변조 아날로그-대-디지털 변환 회로는

제1 제어 신호가 발생될 때는 상승하고 제2 제어 신호가 발생될 때는 하강하는 제1 출력 신호를 생성하기 위한 제1 주 적분기 수단;

상기 제1 제어 신호가 발생될 때는 하강하고 상기 제2 제어 신호가 발생될 때는 상승하는 제2 출력 신호를 생성하기 위한 제2 주 적분기 수단; 및

상기 제1 및 상기 제2 출력 신호들의 평균값을 원하는 범위 내에 유지시키기 위한 공통 모드 제어 수단

을 포함하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
제11항에 있어서, 상기 제1 및 상기 제2 출력 신호에 응답하여 상기 제1 또는 상기 제2 제어 신호 중 어느 하나를 발생시키기 위한 차분 수단을 더 포함하는 것을 특징으로 하는 평형 델타-변조 아날로그-대-디지털 변환 회로.
개선된 호모다인(homodyne) 무선 수신기 수단에 있어서,

안테나를 사용하여 무선 신호를 수신하고 상기 신호의 동상 I와 직교 Q 성분, 및 위상 반전된 I, Q 성분을 생성하기 위한 직교 하향 변환 수단(Quadrature down conversion means);

I 성분 및 반전된 I 성분에 대한 입력을 가지며 규정된 클럭 속도로 상향/하향 명령에 대한 제1 시퀀스를 생성하는 제1 평형 델타-변조기 변환 수단;

Q 성분 및 반전된 Q 성분에 대한 입력을 가지며 규정된 클럭 속도로 상향/하향 명령에 대한 제2 시퀀스를 생성하는 제2 평형 델타-변조기 변환 수단;

상기 제1 및 상기 제2 상향/하향 명령 시퀀스에 응답하여 상기 제1 및 상기 제2 델타 변조기를 제어하기 위한 스텝크기 값을 생성하는 압신 수단(companding means);

상기 제1 상향/하향 시퀀스에 응답하여 I/Q 어큐뮬레이터로부터 상기 스텝크기를 가산 또는 감산하는 제1 적분기 수단; 및

상기 제2 상향/하향 시퀀스에 응답하여 Q 어큐뮬레이터로부터 상기 스텝크기를 가산 또는 감산하는 제2 적분기 수단

을 포함하는 것을 특징으로 하는 개선된 호모다인 무선 수신기 수단.
개선된 호모다인 무선 수신기에 있어서,

안테나를 사용하여 무선 신호를 수신하고 상기 신호의 동상 및 직교 성분을 생성하기 위한 직교 하향 변환 수단;

상기 I 성분에 대한 입력을 가지며 규정된 클럭 속도로 제1 시퀀스의 상향/하향 명령을 생성하는 제1 평형 델타 변조기 변환 수단; 및

상기 Q 성분에 대한 입력을 가지며 규정된 클럭 속도로 제2 시퀀스의 상향/하향 명령을 생성하는 제2 평형 델타 변조기 변환 수단

을 포함하는 것을 특징으로 하는 개선된 호모다인 무선 수신기.
제14항에 있어서, 상기 평형 델타 변조기들은 가변 스텝크기를 사용하는 것을 특징으로 하는 개선된 호모다인 무선 수신기.
제13항에 있어서, 상기 평형 델타 변조기들은 공통 모드 제어 수단을 포함하는 것을 특징으로 하는 개선된 호모다인 무선 수신기.
제14항에 있어서, 상기 평형 델타 변조기들은 공통 모드 제어 수단을 포함하는 것을 특징으로 하는 개선된 호모다인 무선 수신기