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KR102903834B1 - 반도체 장치 - Google Patents

반도체 장치

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KR102903834B1
KR102903834B1 KR1020200105218A KR20200105218A KR102903834B1 KR 102903834 B1 KR102903834 B1 KR 102903834B1 KR 1020200105218 A KR1020200105218 A KR 1020200105218A KR 20200105218 A KR20200105218 A KR 20200105218A KR 102903834 B1 KR102903834 B1 KR 102903834B1
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KR
South Korea
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standard cell
cell
power line
height
standard
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KR1020200105218A
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백상훈
도정호
서재우
유지수
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삼성전자주식회사
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Publication date
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Publication of KR20220023897A publication Critical patent/KR20220023897A/ko
Priority to US18/336,754 priority patent/US12034008B2/en
Priority to US18/743,961 priority patent/US20240332305A1/en
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 행에 배열되고 제1 셀 높이를 갖는 제1 표준 셀; 상기 기판 상에서 상기 제1 행과 인접한 제2 행에 배열되고 상기 제1 셀 높이와 다른 제2 셀 높이를 갖는 제2 표준 셀; 및 상기 제1 표준 셀과 상기 제2 표준 셀 사이의 경계를 따라 제1 방향으로 연장되는 전원 라인을 포함하고, 상기 제1 표준 셀은, 소자 분리 층에 의해 정의되는 제1 베이스 활성 영역; 및 상기 제1 베이스 활성 영역 상에서 상기 제1 방향으로 연장되는 복수의 제1 핀 패턴들을 포함하고, 상기 제2 표준 셀은, 상기 소자 분리 층에 의해 정의되는 제2 베이스 활성 영역; 및 상기 제2 베이스 활성 영역 상에서 상기 제1 방향으로 연장되는 복수의 제2 핀 패턴들을 포함하고, 상기 소자 분리 층은 상기 제1 베이스 활성 영역과 상기 제2 베이스 활성 영역 사이에 배치되고, 상기 전원 라인의 상기 제1 방향을 따른 중심축과 상기 소자 분리 층의 중심축은 상기 제1 방향과 수직한 제2 방향에서 오프셋(offset)될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 레이아웃의 설계, 특히 반도체 소자들을 연결하기 위한 배선들의 효율적인 라우팅(routing)을 위한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 행에 배열되고 제1 셀 높이를 갖는 제1 표준 셀; 상기 기판 상에서 상기 제1 행과 인접한 제2 행에 배열되고 상기 제1 셀 높이와 다른 제2 셀 높이를 갖는 제2 표준 셀; 및 상기 제1 표준 셀과 상기 제2 표준 셀 사이의 경계를 따라 제1 방향으로 연장되는 전원 라인을 포함하고, 상기 제1 표준 셀은, 소자 분리 층에 의해 정의되는 제1 베이스 활성 영역; 및 상기 제1 베이스 활성 영역 상에서 상기 제1 방향으로 연장되는 복수의 제1 핀 패턴들을 포함하고, 상기 제2 표준 셀은, 상기 소자 분리 층에 의해 정의되는 제2 베이스 활성 영역; 및 상기 제2 베이스 활성 영역 상에서 상기 제1 방향으로 연장되는 복수의 제2 핀 패턴들을 포함하고, 상기 소자 분리 층은 상기 제1 베이스 활성 영역과 상기 제2 베이스 활성 영역 사이에 배치되고, 상기 전원 라인의 상기 제1 방향을 따른 중심축과 상기 소자 분리 층의 중심축은 상기 제1 방향과 수직한 제2 방향에서 오프셋(offset)될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 경계를 공유하는 제1 표준 셀 및 제2 표준 셀, 상기 제1 표준 셀 및 상기 제2 표준 셀은 각각 베이스 활성 영역, 상기 베이스 활성 영역 상에서 제1 방향으로 연장되는 복수의 핀 패턴들, 상기 복수의 핀 패턴들과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조체, 상기 게이트 구조체의 양 측에서 상기 복수의 핀 패턴들 상에 배치되는 소스/드레인 영역들, 및 상기 소스/드레인 영역들에 연결되고 수직 방향으로 연장되는 콘택 구조체를 포함함; 및 상기 제1 표준 셀과 상기 제2 표준 셀 사이의 상기 경계와 중첩하며, 상기 제1 방향으로 연장되고, 상기 제1 표준 셀 및 상기 제2 표준 셀에 전원을 공급하는 전원 라인을 포함하고, 상기 제1 표준 셀의 복수의 핀 패턴들은 상기 전원 라인과 수직 방향으로 중첩하는 외측 핀 패턴을 더 포함하고, 상기 전원 라인은 상기 베이스 활성 영역 내에 적어도 일부가 매립된 매립형 전원 라인이고, 상기 콘택 구조체는 상기 외측 핀 패턴 상의 소스/드레인 영역들과 상기 매립형 전원 라인과 연결되는 연장부를 포함하고, 상기 연장부는 상기 제1 표준 셀과 상기 제2 표준 셀 사이의 상기 경계를 지나도록 제2 방향을 따라 연장될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 베이스 활성 영역을 갖는 기판; 상기 기판의 베이스 활성 영역 상에서 제1 방향을 따라 연장되는 핀 패턴들, 상기 핀 패턴들과 교차하여 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 및 상기 게이트 구조체의 양 측에서 상기 핀 패턴들 상에 배치되는 소스/드레인 영역들을 포함하는 복수의 표준 셀들; 및 상기 복수의 표준 셀들의 경계들을 따라 상기 제1 방향으로 각각 연장되며, 상기 복수의 표준 셀들에 전원을 공급하는 복수의 전원 라인들을 포함하고, 상기 복수의 표준 셀들은 제1 표준 셀 및 제2 표준 셀을 포함하고, 상기 제1 표준 셀은, 상기 제2 방향의 높이가 다른 제1 피모스(pmos) 트랜지스터 영역 및 제1 엔모스(nmos) 트랜지스터 영역을 갖고, 상기 제2 표준 셀은, 상기 제2 방향의 높이가 다른 제2 피모스 트랜지스터 영역 및 제2 엔모스 트랜지스터 영역을 갖고, 상기 제1 표준 셀의 상기 제2 방향에서 정의되는 제1 셀 높이는, 상기 제1 피모스 트랜지스터 영역의 높이와 상기 제1 엔모스 트랜지스터 영역의 높이의 합과 동일하고, 상기 제2 표준 셀의 상기 제2 방향에서 정의되는 제2 셀 높이는, 상기 제2 피모스 트랜지스터 영역의 높이와 상기 제2 엔모스 트랜지스터 영역의 높이의 합과 동일하고, 상기 제1 표준 셀의 경계들 및 상기 제2 표준 셀의 경계들 중 적어도 하나에는 더미 핀 패턴이 배치되지 않을 수 있다.
표준 셀들의 배치를 피모스(pmos) 트랜지스터 영역 및 엔모스(nmos) 트랜지스터 영역을 기준으로 함으로써, 다양한 셀 높이들을 갖는 표준 셀들을 포함하는 반도체 장치를 설계할 수 있고, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
표준 셀들의 경계에 배치되는 핀 패턴을 더미 핀 패턴이 아닌 활성 핀 패턴으로 사용함으로써, 집적도 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 7, 도 8a, 및 도 8b는 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도 및 상기 단위 회로에 대응하는 표준 셀을 나타낸 레이아웃도들이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀을 나타내는 레이아웃도들이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀들을 나타내는 레이아웃도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 장치의 설계 및 제조 방법은, 반도체 장치의 설계 단계(S100) 및 반도체 장치의 제조 공정 단계(S200)를 포함할 수 있다.
상기 반도체 장치의 설계 단계(S100)는 회로에 대한 레이아웃을 디자인하는 단계로서, 회로를 설계하기 위한 툴을 이용하여 수행될 수 있다. 상기 툴은 프로세서에 의해 수행되는 복수의 명령어들을 포함하는 프로그램일 수 있다. 이에 따라, 반도체 장치의 설계 단계(S100)는 회로의 설계를 위한 컴퓨터 구현(computer implemented) 단계일 수 있다. 반도체 장치의 제조 공정 단계(S200)는 디자인된 레이아웃을 기초로 이에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.
우선, 반도체 장치의 설계 단계(S100)는, 평면 배치(floorplan) 단계(S110), 전원 배치(powerplan) 단계(S120), 플래이스(placement) 단계(S130), CTS(Clock Tree Synthesis) 단계(S140), 라우팅(routing) 단계(S150), 및 가상 분석(what-if-analysis) 단계(S160)를 포함할 수 있다.
평면 배치 단계(S110)는 논리적으로 설계된 스키매틱 회로를 자르고 옮겨서 물리적으로 설계하는 단계일 수 있다. 평면 배치 단계(S110)에서는 메모리 또는 기능 블록을 배치할 수 있다. 본 단계에서는, 예를 들어, 인접하게 배치되어야 하는 기능 블록들을 식별하고, 사용 가능한 공간 및 필요한 성능 등을 고려하여 상기 기능 블록들을 위한 공간을 할당할 수 있다. 예를 들어, 평면 배치 단계(S110)는 사이트-로우(site-row)를 생성하는 단계 및 생성된 사이트-로우에 금속 배선 트랙(metal routing track)을 형성하는 단계를 포함할 수 있다. 상기 사이트-로우는 규정된 디자인 룰에 따라, 셀 라이브러리(cell library)에 저장된 표준 셀들(standard cells)을 배치하기 위한 틀이다. 본 실시예에 따른 반도체 장치에서, 상기 행들은 각각 일정한 높이를 갖는 표준 셀이 배치되며, 일부 행은 다른 행과 다른 높이를 갖는 표준 셀을 배치하기 위한 사이트를 제공할 수 있다. 상기 금속 배선 트랙은 추후에 배선들이 형성되는 가상의 선이다.
전원 배치 단계(S120)는 배치된 상기 기능 블록들에 국지적인 전원, 예컨대, 구동 전압 또는 접지를 연결하는 배선들의 패턴들을 배치하는 단계일 수 있다. 예를 들어, 네트 형태로 칩의 전체에 전원이 골고루 공급될 수 있도록, 전원 또는 접지를 연결하는 배선들의 패턴들이 생성될 수 있다. 본 명세서에서 패턴들은 파워 레일(power rail) 또는 전원 라인(power line)이라고도 할 수 있다. 본 단계에서는 상기 배선들을 다양한 규칙을 통해서 네트 형태로 생성할 수 있다.
플래이스 단계(S130)는 상기 기능 블록을 구성하는 소자들의 패턴들을 배치하는 단계로, 표준 셀들을 배치하는 단계를 포함할 수 있다. 특히, 예시적인 실시예들에서, 표준 셀들 각각은 반도체 소자들 및 이와 연결되는 제1 배선 라인들을 포함할 수 있다. 상기 제1 배선 라인들은, 전원 또는 접지를 연결하는 전원 전송 라인 및 제어 신호, 입력 신호, 또는 출력 신호를 전송하는 배선 라인을 포함할 수 있다. 본 단계에서 배치되는 표준 셀들의 사이에는 빈 영역들이 발생할 수 있으며, 상기 빈 영역들은 필러 셀들에 의해 채워질 수 있다. 동작 가능한 반도체 소자 및 반도체 소자들로 구현되는 단위 회로 등을 포함하는 표준 셀들과 달리, 필러 셀들은 더미 영역일 수 있다. 본 단계에 의해, 실제로 반도체 기판 상에 형성될 트랜지스터 및 배선들을 구성하기 위한 패턴의 형태나 사이즈가 정의될 수 있다. 예를 들면, 인버터 회로를 실제 반도체 기판 상에 형성하기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다.
CTS 단계(S140)는 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들의 패턴들을 생성하는 단계일 수 있다. 이어, 라우팅 단계(S150)는 배치된 표준 셀들을 연결하는 제2 배선 라인들을 포함하는 상부 배선 구조물 또는 라우팅 구조물을 생성하는 단계일 수 있다. 특히, 본 단계에서 전력분배 네트워크(power distribution network, PDN)가 구현될 수 있다. 상기 제2 배선 라인들은 표준 셀들 내의 상기 제1 배선 라인들에 전기적으로 연결되며, 표준 셀들을 상호 전기적으로 연결하거나, 전원 또는 접지와 연결될 수 있다. 상기 제2 배선 라인들은 물리적으로 상기 제1 배선 라인들의 상부에 형성되도록 구성될 수 있다.
가상 분석 단계(S160)는 생성된 레이아웃을 검증하고 수정하는 단계일 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트 리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등이 포함될 수 있다.
이어, 반도체 장치의 제조 공정 단계(S200)는, 마스크 생성 단계(S170) 및 반도체 장치의 제조 단계(S180)를 포함할 수 있다.
마스크 생성 단계(S170)는 반도체 장치의 설계 단계(S100)에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정(Optical Proximity Correction, OPC) 등을 수행하여 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터를 생성하는 단계 및 상기 마스크 데이터를 이용하여 마스크를 제조하는 단계를 포함할 수 있다. 상기 광학 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 것일 수 있다. 상기 마스크는 유리 또는 석영 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
반도체 장치의 제조 단계(S180)에서는 다양한 방식의 노광 및 식각 공정들이 반복하여 수행될 수 있다. 이러한 공정들을 통해서 실리콘과 같은 반도체 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 본 실시예에서 채용되는 반도체 공정은 극자외선(EUV)과 같은 광을 이용한 리소그래피 공정에 의해 수행될 수 있으며, 리소그래피 공정에 이용하여 마스크를 제조하므로, 패턴들의 피치, 간격 및/또는 선폭을 자유롭게 설정할 수 있다. 또한, 상기 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 상기 반도체 공정은 반도체 장치를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 장치 또는 그 패키지에 대한 테스트 공정을 포함할 수도 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2를 참조하면, 반도체 장치(100A)는 표준 셀들(SC1, SC2)과 더미 영역으로 제공되는 필러 셀들(FC)을 포함할 수 있다. 표준 셀들(SC1, SC2)은 열 방향(제1 방향(D1)이라고도 함)으로 배열된 5개의 행들, 즉 제1 내지 제5 행(R1, R2, R3, R4, R5)에 배열될 수 있다. 필러 셀들(FC)은 표준 셀들(SC1, SC2)의 사이에 배치되어 더미 영역을 제공할 수 있다.
제1 내지 제5 행(R1, R2, R3, R4, R5)에 배열된 표준 셀들(SC1, SC2)은 각각 제2 방향(D2)으로 정의되는 일정한 셀 높이(CH1, CH2)를 가질 수 있다. 동일한 행에 위치한 표준 셀들위 셀 높이는 동일하나, 일부 행에 위치한 표준 셀들은 다른 행에 위치한 표준 셀과 다른 셀 높이를 가질 수 있다. 제2 행 및 제4 행(R2, R4)에 배열된 표준 셀은 제1 셀 높이(CH1)를 가지며, 제1, 제3, 및 제5 행(R1, R3, R5)에 배열된 표준 셀은 제2 셀 높이(CH2)를 가질 수 있다. 제1 셀 높이(CH1)는 제2 셀 높이(CH2)보다 작을 수 있다.
반도체 장치(100)는 인접한 2 이상의 행들에 걸쳐 배열된 제3 표준셀(SC3)을 포함할 수 있다. 제3 표준 셀(SC3)의 셀 높이는 인접한 행들의 셀 높이들의 합을 갖는다. 예를 들어, 도 2에서는, 제3 표준 셀(SC3)의 제3 셀 높이(CH3)는 제1 셀 높이(CH1)와 제2 셀 높이(CH2)의 두 배의 합과 동일할 수 있다. 다만, 실시예들에 따라, 제3 표준 셀(SC3)은 제1 셀 높이(CH1)와 제2 셀 높이(CH2)의 합과 동일한 셀 높이를 가질 수도 있다.
본 명세서에서, 표준 셀과 관련하여 사용되는 용어 "높이" (예, "셀 높이")는 평면도에서 바라봤을 때, 제2 방향(D2)을 따른 길이 또는 거리를 의미할 수 있다.
표준 셀들(SC1, SC2)에 전원을 공급하는 제1 및 제2 전원 라인들(M1(PL1), M1(PL2))은 표준 셀들(SC1, SC2)의 경계들을 따라 제1 방향(D1)으로 각각 연장될 수 있다. 제1 및 제2 전원 라인들(M1(PL1), M1(PL2))은 제2 방향(D2)을 따라 서로 이격되도록 배열될 수 있다. 제1 및 제2 전원 라인들(M1(PL1), M1(PL2))의 각각은 그 사이에 위치한 표준 셀들(SC1, SC2)에 각각 서로 다른 전위를 공급할 수 있다. 제1 및 제2 전원 라인들(M1(PL1), M1(PL2)) 중 인접한 두 행의 표준 셀들(SC1, SC2)의 사이의 경계에 배치된 전원 라인은 인접한 표준 셀들(SC1, SC2)에 의해 공유되는 전원 라인일 수 있다. 제1 및 제2 전원 라인들(M1(PL1), M1(PL2)) 중 적어도 하나는 표준 셀들(SC)과 필러 셀들(FC) 중 적어도 하나를 가로지르도록 배열될 수도 있다.
표준 셀들(SC1, SC2)은 각각 상기 열 방향, 즉 제2 방향(D2)에 따라 배열된 P형 디바이스 영역(P)과 N형 디바이스 영역(N)을 가질 수 있다. 제1 내지 제5 행(R1, R2, R3, R4, R5) 중 인접한 두 행들에 위치한 표준 셀들은, 동일한 도전형 디바이스 영역이 서로 인접하도록 배열될 수 있다. 예를 들어, 제2 및 제3 행(R2, R3)의 표준 셀들(SC1, SC2)은 N형 디바이스 영역(N)이 인접하도록 배열될 수 있다. P형 디바이스 영역은 피모스(pmos) 트랜지스터가 배치된 영역일 수 있고, N형 디바이스 영역은 엔모스(nmos) 트랜지스터가 배치된 영역일 수 있다.
제2 행(R2)에 배열된 제1 표준 셀(SC1)의 제1 셀 높이(CH1)는 제1 P형 디바이스 영역의 높이(CH1_P1)와 제1 N형 디바이스 영역의 높이(CH1_N1)의 합과 동일할 수 있다. 제1 P형 디바이스 영역의 높이(CH1_P1)와 제1 N형 디바이스 영역의 높이(CH1_N1)는 서로 다를 수 있다.
제4 행(R4)에 배열된 제1 표준 셀(SC1)의 제1 셀 높이(CH1)는 제1 P형 디바이스 영역의 높이(CH1_P2)와 제1 N형 디바이스 영역의 높이(CH1_N2)의 합과 동일할 수 있다. 제1 P형 디바이스 영역의 높이(CH1_P2)와 제1 N형 디바이스 영역의 높이(CH1_N2)는 서로 다를 수 있다.
제1 표준 셀(SC1)의 제1 셀 높이(CH1)는 P형 디바이스 영역의 높이와 N형 디바이스 영역의 높이를 기준으로 정의될 수 있다. 실시예들에서, 동일한 제1 셀 높이(CH1)를 갖는 제1 표준 셀들(SC1)은 각각, 서로 다른 P형 디바이스 영역의 높이(CH1_P1, CH1_P2)를 가질 수 있고, 서로 다른 N형 디바이스 영역의 높이(CH1_N1, CH1_N2)를 가질 수 있다. 예를 들어, 제2 행(R2)에 배열된 제1 표준 셀(SC1)의 제1 N형 디바이스 영역의 높이(CH1_N1)는 제4 행(R4)에 배열된 제1 표준 셀(SC1)의 제1 N형 디바이스 영역의 높이(CH1_N2)와 다를 수 있다.
제1 행(R1)에 배열된 제2 표준 셀(SC2)의 제2 셀 높이(CH2)는 제2 P형 디바이스 영역의 높이(CH2_P1)와 제2 N형 디바이스 영역의 높이(CH2_N1)의 합과 동일할 수 있다. 제2 P형 디바이스 영역의 높이(CH2_P1)와 제2 N형 디바이스 영역의 높이(CH2_N1)는 다를 수 있다. 제3 및 제5 행(R3, R5)에 배열된 제2 표준 셀들(SC2)도 이와 유사하게 서로 다른 높이를 갖는 P형 디바이스 영역 및 N형 디바이스 영역을 각각 포함할 수 있다.
본 명세서에서, P형 디바이스 영역의 높이는 하나의 표준 셀 내에서 제2 방향(D2)을 따라 PMOS 트랜지스터가 배치된 영역의 길이를 의미할 수 있으며, N형 디바이스 영역의 높이는 하나의 표준 셀 내에서 제2 방향(D2)을 따라 NMOS 트랜지스터가 배치된 영역의 길이를 의미할 수 있다. 이러한 P형 디바이스 영역의 높이 및 N형 디바이스 영역의 높이는, 예를 들어, p형의 도전형을 갖는 기판(101)에 형성된 n웰의 제2 방향(D2)을 따른 길이에 따라 구분될 수 있다.
본 발명의 실시예들에서, 표준 셀들의 다양한 높이는 P형 디바이스 영역의 높이와 N형 디바이스 영역의 높이에 따라 결정될 수 있다. P형 디바이스 영역과 N형 디바이스 영역에 배치되는 활성 핀 패턴들의 개수는, 이에 따라 결정될 수 있다.
본 발명의 다양한 실시예들에서, 표준 셀들의 다양한 높이는 P형 디바이스 영역의 높이와 N형 디바이스 영역의 높이의 조합에 의해 결정될 수 있다. 예를 들어, 제1 P형 디바이스 영역의 높이(CH1_P1)와 제2 N형 디바이스 영역의 높이(CH2_N1)의 합과 동일한 셀 높이를 갖는 표준 셀이 제공될 수 있다. 또는, 제2 P형 디바이스 영역의 높이(CH2_P2)와 제1 N형 디바이스 영역의 높이(CH1_N1)의 합과 동일한 셀 높이를 갖는 표준 셀이 제공될 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 3을 참조하면, 반도체 장치(100B)는 표준 셀들(SC1, SC2, SC3)과 더미 영역으로 제공되는 필러 셀(FC)을 포함할 수 있다. 반도체 장치(100B)의 표준 셀들(SC1, SC2, SC3)의 경계들을 따라 제1 방향(D1)으로 연장되는 전원 라인들(M1(PL1), M1(PL2))이 배열될 수 있다.
표준 셀들(SC1, SC2, SC3)은 제2 방향(D2)을 따라 배열된 3개의 행들, 즉 제1 내지 제3 행(R1, R2, R3)에 배열된 제1 표준 셀(SC1), 제2 표준 셀(SC2), 및 제3 표준 셀(SC3)을 포함할 수 있다.
제1 표준 셀(SC1), 제2 표준 셀(SC2), 및 제3 표준 셀(SC3)은 제2 방향(D2)을 따라 차례로 배열될 수 있다. 제1 표준 셀(SC1)은 제1 셀 높이(CH1)를 갖고, 제2 표준 셀(SC2)은 제2 셀 높이(CH2)를 갖고, 제3 표준 셀(SC3)은 제3 셀 높이(CH3)를 가질 수 있다. 제1 셀 높이(CH1), 제2 셀 높이(CH2), 및 제3 셀 높이(CH3)는 서로 다를 수 있다. 예를 들어, 제1 셀 높이(CH1)는 제2 셀 높이(CH2)보다 크고, 제2 셀 높이(CH2)는 제3 셀 높이(CH3)보다 클 수 있다.
반도체 장치(100B)는 인접한 3 이상의 행들에 걸쳐 배열된 제4 표준 셀(SC4)을 포함할 수 있다. 제4 표준 셀(SC4)의 셀 높이는 인접한 행들의 셀 높이들의 합을 갖는다. 예를 들어, 도 3에서는, 제4 표준 셀(SC4)의 제4 셀 높이(CH4)는 제1 셀 높이(CH1), 제2 셀 높이(CH2) 및 제3 셀 높이(CH3)의 합과 동일할 수 있다.
예시적인 실시예에서, 동일한 셀 높이를 갖는 표준 셀들(SC1, SC2, SC3)이 제2 방향(D2)을 따라 배열되고, 상기 셀 높이의 M배(M은 자연수)의 셀 높이를 갖는 표준 셀들이 반도체 장치 내에 배열될 수도 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 4에서는, 설명의 편의를 위해 표준 셀들을 이루는 일부 구성요소들만 도시하였다.
도 4를 참조하면, 반도체 장치에서, 동일한 셀 높이(CH1)를 갖는 제1 표준 셀(SC1)(도 4의 (a)) 및 제2 표준 셀(SC2)(도 4의 (b))이 배열될 수 있다. 예를 들어, 제1 표준 셀(SC1)은 도 2의 제2 행(R2)에 배열된 표준 셀들 중 하나일 수 있고, 제2 표준 셀(SC2)은 도 2의 제4 행(R4)에 배열된 표준 셀들 중 하나일 수 있다. 다만, 이에 한정되지 않고, 도 3에서 설명하는 표준 셀들(SC1, SC2)은 동일한 행에 배열된 표준 셀들일 수도 있다.
제1 표준 셀(SC1) 및 제2 표준 셀(SC2)은 동일한 제1 셀 높이(CH1)를 가질 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 각각 P형 디바이스 영역과 N형 디바이스 영역이 서로 비대칭일 수 있다. 예를 들어, 제1 표준 셀(SC1) 내에서, 제1 P형 디바이스 영역의 높이(CH1_P1)와 제1 N형 디바이스 영역(CH1_N1)의 높이는 서로 다를 수 있고, 제2 표준 셀(SC2) 내에서, 제2 P형 디바이스 영역의 높이(CH1_P2)와 제2 N형 디바이스 영역의 높이(CH1_N2)는 서로 다를 수 있다.
동일한 셀 높이를 갖는 표준 셀들(SC1, SC2) 간에, P형 디바이스 영역과 N형 디바이스 영역이 비대칭일 수 있다. 예를 들어, 제1 셀 높이(CH1)를 갖는 제1 표준 셀(SC1)의 제1 P형 디바이스 영역의 높이(CH1_P1)는, 동일한 제1 셀 높이(CH1)를 갖는 제2 표준 셀(SC2)의 제2 P형 디바이스 영역의 높이(CH1_P2)와 다를 수 있다.
도 4의 (a) 및 (b)에는 표준 셀들(SC1, SC2) 내에 포함되는 핀 패턴들(FP_A)의 배열을 예시적으로 도시한다. 예를 들어, 제1 표준 셀(SC1)에서 P형 디바이스 영역에는 3 개의 핀 패턴들(FP_A)이 제2 방향(D2)을 따라 이격되어 배열되고, N형 디바이스 영역에는 4 개의 핀 패턴들(FP_A)이 제2 방향(D2)을 따라 이격되어 배열될 수 있다. 하나의 표준 셀 내에 배치되는 핀 패턴들(FP_A)의 개수는 실시예들에 따라 다양할 수 있으며, 하나의 표준 셀 내에서 P형 디바이스 영역에 배치되는 핀 패턴들(FP_A)의 개수는 N형 디바이스 영역에 배치되는 핀 패턴들(FP_A)의 개수와 다를 수 있다.
핀 패턴들(FP_A)은 동일한 간격 및/또는 폭을 갖도록 배열될 수 있다. 예시적인 실시예들에서, 핀 패턴들(FP_A) 중 일부는 다른 간격 및/또는 폭을 갖도록 배열될 수 있다.
핀 패턴들(FP_A) 중 전원 라인들(M1(PL1), M1(PL2)과 중첩하도록 배열되는 핀 패턴들(FP_A)은 활성 핀 패턴들일 수 있다. 상기 활성 핀 패턴들은 하기에 도 10a 내지 도 10c를 참조하여 설명하는 바와 같이, 반도체 장치 내에서 실질적인 기능을 수행할 수 있다. 즉, 전원 라인들(M1(PL1), M1(PL2)과 중첩하도록 배열되는 핀 패턴들(FP_A)은, 반도체 장치 내에서 실질적인 기능을 수행하지 않는 더미 핀 패턴들이 아닐 수 있다. 또는, 전원 라인들(M1(PL1), M1(PL2)과 중첩하도록 배열되는 핀 패턴들(FP_A)은 반도체 장치의 레이아웃으로 반도체 장치를 제조하는 과정에서 전부 또는 일부가 제거되는 핀 패턴들이 아닐 수 있다.
본 실시예에서, 제1 표준 셀(SC1)의 경계들 및 제2 표준 셀(SC2)의 경계들 중 적어도 하나에는 더미 핀 패턴들이 배치되지 않을 수 있다. 본 명세서에 포함된 다른 실시예들에서도, 표준 셀들의 경계들에는 더미 핀 패턴들이 배치되지 않을 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 5a 및 도 5b는 제1 및 제2 표준 셀들(SC1, SC2)에서, N형 디바이스 영역, P형 디바이스 영역, 핀 패턴들, 게이트 구조체, 및 전원 라인들의 배치 관계를 예시적으로 도시한다.
도 5a 및 도 5b를 참조하면, 제1 및 제2 표준 셀들(SC1, SC2)은 서로 인접한 행에 배열되며, 서로 다른 제1 셀 높이(CH1) 및 제2 셀 높이(CH2)를 가질 수 있다. 제2 표준 셀(SC2) 내에서 제2 P형 디바이스 영역의 높이(CH2_P2) 및 제2 N형 디바이스 영역의 높이(CH2_N2)는 서로 다를 수 있다.
핀 패턴들(FP_A)은 제1 및 제2 표준 셀들(SC1, SC2)에 제1 방향(D1)으로 연장되고, 제2 방향(D2)에서 서로 이격되도록 배열될 수 있다. 핀 패턴들(FP_A) 중 일부는 전원 라인들(M1(PL1), M1(PL2))과 수직 방향(D3)으로 중첩하도록 배열될 수 있다. 핀 패턴들(FP_A)의 제2 방향(D2)을 따른 폭 및/또는 간격은 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 핀 패턴들(FP_A)은 서로 동일한 간격을 갖도록 배열되거나, 일부는 다른 간격을 갖도록 배열될 수 있다. P형 디바이스 영역의 높이 및 N형 디바이스 영역의 높이가 다름에 따라, N형 디바이스 영역과 P형 디바이스 영역에 배치되는 핀 패턴들의 개수도 달라질 수 있다.
제1 표준 셀(SC1) 및 제2 표준 셀(SC2)에는 더미 핀 패턴들이 배치되지 않을 수 있다. 제1 표준 셀(SC1)의 상부 및 하부 경계와 제2 표준 셀(SC2)의 상부 및 하부 경계에 배치된 핀 패턴들은 더미 핀 패턴들이 아닐 수 있다. 따라서, 표준 셀들 내의 P형 디바이스 영역 및 N형 디바이스 영역에 보다 많은 수의 핀 패턴들을 배치시킬 수 있다.
게이트 구조체들(GS)의 각각은 제1 표준 셀(SC1) 및 제2 표준 셀(SC2) 내에 제2 방향(D2)으로 연장되도록 배치될 수 있다. 게이트 구조체들(GS)의 일부는 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 경계를 지나도록 연장될 수 있다. 게이트 구조체들(GS)은 각각의 표준 셀들(SC1, SC2) 내에서 게이트 분리 패턴에 의해 이격될 수 있다.
전원 라인들(M1(PL1), M1(PL2))은 제1 및 제2 표준 셀들(SC1, SC2)의 경계를 따라 제1 방향(D1)으로 연장되도록 배열될 수 있다.
도 5a의 실시예의 경우, 제1 표준 셀(SC1) 내에서 제1 P형 디바이스 영역의 높이(CH1_P1)는 제1 N형 디바이스 영역의 높이(CH1_N1)보다 작을 수 있다.
도 5a의 실시예의 경우, 제1 표준 셀(SC1)의 상부 경계 상에 핀 패턴(FP_A)이 위치할 수 있고, 상기 핀 패턴(FP_A)은 제1 표준 셀(SC1)의 상부 경계를 공유하는 인접한 표준 셀에 포함되는 활성 핀 패턴일 수 있다. 제1 표준 셀(SC1)의 상부 경계 상에 위치하는 핀 패턴(FP_A)은 인접한 다른 표준 셀의 게이트 구조체(GSa)와 교차할 수 있고, 인접한 상기 다른 표준 셀의 N형 디바이스 영역의 활성 핀 패턴으로 사용될 수 있다.
제1 표준 셀(SC1)의 하부 경계 상에 핀 패턴(FP_A)이 위치할 수 있다. 제1 표준 셀(SC1) 내에는 더미 핀 패턴이 배치되지 않을 수 있다. 제1 표준 셀(SC1)의 경계 상에도 더미 핀 패턴이 배치되지 않을 수 있다. 제1 표준 셀(SC1)의 경계 상에 배치되는 핀 패턴들(FP_A)은 전원 라인들(M1(PL1), M1(PL2))과 적어도 일부가 수직 방향(D3)에서 중첩할 수 있고, 하기의 도 10a 내지 도 10c에서 설명하는 바와 같이, 전원 라인들(M1(PL1), M1(PL2))과 전기적으로 연결되어 디바이스 내에서 실질적으로 기능을 수행하는 활성 핀 패턴들일 수 있다.
도 5a의 실시예에서, 제1 표준 셀(SC1)의 P형 디바이스 영역은 제1 표준 셀(SC1)의 하부 경계 상에 위치하는 핀 패턴(FP_A)을 활성 핀 패턴으로 사용할 수 있으므로, 표준 셀의 열 방향 배열시 핀 부족 문제를 해결할 수 있다. 마찬가지로, 제2 표준 셀(SC2)의 N형 디바이스 영역은 제2 표준 셀(SC2)의 하부 경계 상에 위치하는 핀 패턴(FP_A)을 활성 핀 패턴으로 사용할 수 있다. 제1 표준 셀(SC1)의 하부 경계 상에 위치하는 핀 패턴(FP_A)을 활성 핀 패턴으로 사용하므로, 제1 표준 셀(SC1)의 P형 디바이스 영역은 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 경계를 지나 제2 표준 셀(SC2)의 일부 영역까지 포함하는 것으로 이해될 수 있다.
도 5b의 실시예의 경우, 제1 표준 셀(SC1) 내에서 제1 P형 디바이스 영역의 높이(CH1_P2)는 제1 N형 디바이스 영역의 높이(CH1_N2)보다 클 수 있다.
도 5b의 실시예에서, 제1 표준 셀(SC1)의 상부 및 하부 경계 상에 핀 패턴들(FP_A)이 각각 위치할 수 있다. 제1 표준 셀(SC1)은 경계 상에 위치하는 핀 패턴들(FP_A)을 모두 활성 핀 패턴들로 사용할 수 있다. 제1 표준 셀(SC1)의 경계 상에 위치하는 핀 패턴들(FP_A)은 전원 라인들(M1(PL1), M1(PL2))과 수직 방향(Z)으로 중첩하고 하기의 도 10a 내지 도 10c에서 설명하는 바와 같이, 전원 라인들(M1(PL1), M1(PL2))과 전기적으로 연결될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 6을 참조하면, 반도체 장치에서 제1 표준 셀(SC1) 및 제2 표준 셀(SC2)에 복수의 채널층들(NS)이 배열될 수 있다. 복수의 채널층들(NS)은 하기에 도 13에서 설명하는 바와 같이, 핀 패턴들 상에 수직 방향(D3)에서 서로 이격되어 배치되는 복수의 채널층들(130)과 대응될 수 있다.
복수의 채널층들(NS)은 각각 P형 디바이스 영역 및 N형 디바이스 영역 내에 배치될 수 있다. 복수의 채널층들(NS)의 각각은 제1 방향(D1) 및 제2 방향(D2)을 따라 연장되는 나노 시트의 형상을 가질 수 있다.
복수의 채널층들(NS) 중 일부는 전원 라인들(M1(PL1), M1(PL2))과 수직 방향으로 중첩하도록 배열될 수 있다. 복수의 채널층들(NS)은 표준 셀들(SC1, SC2)의 경계를 지나 연장되도록 배치된 연장형 채널층들(NS_E)을 포함할 수 있다. 예를 들어, 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 경계 상에 연장형 채널층들(NS_E)의 일부가 배치될 수 있다.
복수의 채널층들(NS)의 제2 방향(D2)을 따른 폭 및/또는 간격은 실시예들에 따라 다양하게 변경될 수 있다. 각 표준 셀들의 P형 디바이스 영역 및 N형 디바이스 영역의 높이가 다름에 따라, P형 디바이스 영역과 N형 디바이스 영역에 배치되는 복수의 채널층들(NS)의 제2 방향(D2)을 따른 폭도 달라질 수 있다. 예를 들어, 제1 표준 셀(SC1)에서 P형 디바이스 영역의 높이(CH1_P1)이 N형 디바이스 영역의 높이(CH1_N1)보다 크고, P형 디바이스 영역에 배치된 제1 연장형 채널층들 (NS_E)의 제2 방향(D2)을 따른 폭(W1b)은, N형 디바이스 영역에 배치된 제2 연장형 채널층들(NS_E)의 제2 방향(D2)을 따른 폭(W1a)보다 클 수 있다. 이와 유사하게, 제2 표준 셀(SC2) 내에 배치된 채널층들(NS, NS_E)의 제2 방향(D2)을 따른 폭들(W2a, W2b)도 서로 다를 수 있다.
게이트 구조체들(GS)의 각각은 제1 표준 셀(SC1) 및 제2 표준 셀(SC2) 내에 제2 방향(D2)으로 연장되도록 배치될 수 있다. 게이트 구조체들(GS)의 일부는 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 경계를 지나도록 연장될 수 있다. 게이트 구조체들(GS)은 하기에 도 13에서 설명하는 바와 같이, 수직한 제3 방향(D3)으로 이격된 복수의 채널층들(NS)의 사이에도 배치될 수 있다.
연장형 복수의 채널층들(NS_E)은 도 6의 제1 표준 셀(SC1)에 배치된 것과 같이, 제1 표준 셀(SC1)의 상부 경계 및 하부 경계를 지나도록 연장되어 배치될 수 있으므로, 표준 셀의 열 방향 배열시 나노 시트 형상의 채널층들의 폭 부족 문제를 해결할 수 있다.
다른 예에서, 반도체 장치의 적어도 일 영역에 수직형 전계 효과 트랜지스터(vertical FET)가 배치되는 경우, 표준 셀들(SC1, SC2) 내의 P형 디바이스 영역의 높이 및 N형 디바이스 영역의 높이는 제2 방향(D2)으로 연장되는 핀 패턴의 제2 방향(D2)을 따른 길이에 의해 구분될 수 있다.
도 7 내지 도 8b는 각각 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도 및 상기 단위 회로에 대응하는 표준 셀을 나타내는 레이아웃도들이다. 도 8b는 도 8a의 평면도에, 콘택 구조체(CA), 게이트 콘택 구조체(CB), 도전성 비아(V0), 전원 라인들(PL1, PL2)을 포함하는 배선 라인들(M1)을 추가적으로 도시한 평면도이다.
도 7을 참조하면, 상기 단위 회로는 인버터 회로일 수 있다. 인버터 회로는 제1 전원(VDD)을 입력받는 풀-업 소자(TR1)와 제2 전원(VSS)을 입력받는 풀-다운 소자(TR2)를 포함할 수 있으며, 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들은 서로 연결되어 입력단(IN)을 제공할 수 있다. 한편, 풀-업 소자(TR1)의 소스/드레인 영역들 중 하나와, 풀-다운 소자(TR2)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(OUT)을 제공할 수 있다. 다만, 이와 같은 인버터 회로는 표준 셀이 제공할 수 있는 단위 회로들 중 하나의 예시일 뿐이며, 표준 셀들은 인버터 회로 외에도, 낸드 표준 셀들 및 노어 표준 셀들 등과 같은 다양한 회로들을 제공할 수 있을 것이다.
도 8a 및 도 8b를 참조하면, 표준 셀(100S)은 베이스 활성 영역들(ACT1, ACT2), 베이스 활성 영역들(ACT1, ACT2) 상에서 제1 방향(D1)으로 연장되는 핀 패턴들(FP_A), 제2 방향(D2)으로 연장되는 게이트 구조체들(GS), 핀 패턴들(FP_A)과 연결되는 콘택 구조체(CA), 게이트 구조체들(GS)과 연결되는 게이트 콘택 구조체(CB), 콘택 구조체(CA) 및 게이트 콘택 구조체(CB)와 각각 연결되는 도전성 비아들(V0), 및 도전성 비아들(V0)과 연결되는 제1 배선 라인들(M1)을 포함할 수 있다.
베이스 활성 영역들(ACT1, ACT2)은 서로 다른 도전형의 웰 영역에 배치될 수 있다. 예를 들어, 제1 베이스 활성 영역(ACT1)은 P형 활성 영역일 수 있고, 제2 베이스 활성 영역(ACT2)은 N형 활성 영역일 수 있다. 도 6의 인버터 회로를 제공하기 위해, P형 활성 영역 및 N형 활성 중 하나에 연결되는 콘택 구조체(CA)는 도전성 비아(V0)를 통해 제1 배선 라인들(M1) 중 제1 전원 라인(PL1)에 연결되고, 다른 하나에 연결되는 콘택 구조체(CA)는 도전성 비아(V0)를 통해 제1 배선 라인들(M1) 중 제2 전원 라인(PL2)에 연결될 수 있다.
활성 영역들(ACT1, ACT2) 상에 배치되지 않는 핀 패턴들은 더미 핀 패턴들(FP_D)일 수 있다. 더미 핀 패턴들(FP_D)은 표준 셀(100S)의 레이아웃 상에는 나타나지만, 실제 반도체 장치에서는 전부 또는 일부가 제거되는 패턴들일 수 있다. 더미 패턴들(FP_D)은 반도체 장치에서 실질적인 기능을 수행하지 않을 수 있다. 표준 셀(100S)의 경계 상에는 더미 패턴들이 배치되지 않을 수 있다.
게이트 구조체들(GS)은 게이트(GS_G) 및 더미 게이트(GS_D)를 포함하며, 게이트(GS_G)는 활성 영역들(ACT1, ACT2) 상의 핀 패턴들(FP_A)과 교차할 수 있다. 게이트 (GS_G)는 활성 영역들(ACT1, ACT2)과 함께 인버터 회로의 풀-업 소자(TR1) 및 풀-다운 소자(TR2)를 제공할 수 있다. 도 6의 인버터 회로에서는 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들이 서로 연결되므로, 게이트(GL_G)는 한 쌍의 활성 영역들(ACT1, ACT2) 사이에서 공유될 수 있다. 게이트(GS_G)는 게이트 콘택 구조체(CB)를 통해 제1 배선 라인들(M1) 중 신호 전송 라인에 연결될 수 있다. 더미 게이트(GS_D)는 하나의 표준 셀(100S)의 제1 방향(D1)을 따른 양 단에 배치될 수 있다.
제1 배선 라인들(M1)은 활성 영역들(ACT1, ACT2)과 게이트 구조체(GS_G)의 제3 방향(D3)을 따른 상부에 배치되는 배선들로서, 제1 방향(D1)을 따라 연장될 수 있다. 제1 배선 라인들(M1)은 제1 전원 라인(PL1), 제2 전원 라인(PL2) 및 신호 전송 라인을 포함할 수 있다. 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)은 반도체 장치에서 서로 다른 전원 전압(VDD, VSS)을 각각 공급하는 전원 전송 라인들일 수 있으며, 활성 영역들(ACT1, ACT2) 상의 소스/드레인 영역들과 전기적으로 연결될 수 있다. 신호 전송 라인들은 반도체 장치에 신호를 공급하는 신호 전송 라인일 수 있으며, 게이트(GS_G)와 전기적으로 연결될 수 있다. 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)은 표준 셀(100S)의 경계에 걸쳐서 배치되어, 예를 들어, 절반의 영역만이 표준 셀(100S) 내에 위치할 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀을 나타내는 레이아웃도들이다. 도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9a 및 도 9b를 참조하면, 반도체 장치의 표준 셀들(200S)은 서로 인접한 행에 배열되는 제1 표준 셀(SC1) 및 제2 표준 셀(SC2)을 포함할 수 있다. 제1 표준 셀(SC1) 및 제2 표준 셀(SC2)은 도 8b의 인버터 회로를 구현하는 표준 셀이 서로 인접하여 배치된 것을 도시한다. 예를 들어, 도 9b의 제1 표준 셀(SC1)은 도 8b의 표준 셀(100S)과 동일한 레이아웃일 수 있고, 도 9b의 제2 표준 셀(SC2)은 도 8b의 표준 셀(100S)에서 활성 영역들(ACT1, ACT2)의 배치만 다른 레이아웃일 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 그 경계(B2)를 따라 배치되는 하나의 전원 라인을 공유할 수 있다. 제1 표준 셀(SC1)은 제1 셀 높이(CH1)를 갖고, 제2 표준 셀(SC2)은 제2 셀 높이(CH2)를 가질 수 있다. 예시적인 실시예들에서, 제1 셀 높이(CH1)는 제2 셀 높이(CH2)와 다를 수 있다. 예시적인 실시예들에서, 제1 셀 높이(CH1)와 제2 셀 높이(CH2)는 동일할 수도 있다.
도 10a 내지 도 10c는 각각 도 9b의 반도체 장치를 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 예시적으로 도시한다.
도 10a 내지 도 10c를 참조하면, 반도체 장치(300)는 기판(101), 베이스 활성 영역들(ACT1, ACT2), 핀 패턴들(FP1, FP2), 소자 분리 층들(112, 114), 소스/드레인 영역들(120), 게이트 구조체들(GS), 하부 층간 절연층(140), 콘택 구조체(CA), 게이트 콘택 구조체(CB), 상부 층간 절연층들(192, 195), 도전성 비아(V0), 및 제1 배선 라인들(M1)을 포함할 수 있다. 반도체 장치(200)는, 상부 층간 절연층(192)의 하면에 배치되는 식각 정지층(191), 및 배선 라인들(M1)의 하면 및 도전성 비아(V0)의 하면을 따라 배치되는 배리어층들을 더 포함할 수 있다. 반도체 장치(200)는 베이스 활성 영역들(ACT1, ACT2) 상의 핀 패턴들(FP)이 핀 구조를 갖는 FinFET 소자들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
베이스 활성 영역들(ACT1, ACT2)은 기판(101) 내에서 소자 분리 층들(112, 114)에 의해 정의되며, 제1 방향(D1)으로 연장되도록 배치될 수 있다. 핀 패턴들(FP1, FP2)은 베이스 활성 영역들(ACT1, ACT2)로부터 제3 방향(Z)으로 돌출된 형태를 가질 수 있다. 핀 패턴들(FP1, FP2)의 상단은 소자 분리 층들(112, 114)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 베이스 활성 영역들(ACT1, ACT2)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)을부터 성장된 에피택셜층을 포함할 수도 있다. 게이트 구조체들(GS1, GS2)의 양 측에서는 핀 패턴들(FP1, FP2)이 일부 리세스되며, 리세스된 핀 패턴들(FP1, FP2) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 핀 패턴들(FP1, FP2)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 핀 패턴들(FP1, FP2)은 소스/드레인 영역들(120)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다.
베이스 활성 영역들(ACT1, ACT2)은 제1 베이스 활성 영역(ACT1) 및 제2 베이스 활성 영역(ACT2)을 포함할 수 있다. 제1 표준 셀(SC1) 및 제2 표준 셀(SC2)의 각각은, 제1 베이스 활성 영역(ACT1)과 제2 베이스 활성 영역(ACT2)을 포함할 수 있다. 제1 베이스 활성 영역(ACT1)과 제2 베이스 활성 영역(ACT2)은 서로 다른 도전형의 활성 영역일 수 있다. 예를 들어, 제2 베이스 활성 영역(ACT2)은 n 웰(NWELL)을 갖는 영역일 수 있다.
제1 표준 셀(SC1)에서는, 제1 및 제2 베이스 활성 영역들(ACT1, ACT2) 상에 제1 핀 패턴들(FP1)이 배치될 수 있다. 제2 표준 셀(SC2)에서는, 제1 및 제2 베이스 활성 영역들(ACT1, ACT2) 상에 제2 핀 패턴들(FP2)이 배치될 수 있다.
제1 핀 패턴들(FP1)은 전원 라인들(M1(PL1), M1(PL2)) 중 적어도 하나와 수직 방향(D3)에서 중첩하는 제1 외측 핀 패턴(FP1')을 포함할 수 있다. 제1 외측 핀 패턴(FP1')은 제1 표준 셀(SC1)의 외곽 영역에 인접하게 배치될 수 있다. 예를 들어, 제1 외측 핀 패턴(FP1')은 제1 표준 셀(SC1)과 제2 표준 셀(SC2)의 사이의 경계(B2)와 인접하게 배치될 수 있다. 제1 외측 핀 패턴(FP1')은 상기 경계(B2)로부터 제2 방향(D2)에서 오프셋(offset)될 수 있다. 실시예들에 따라, 제1 외측 핀 패턴(FP1')은 상기 경계(B2) 상에 배치될 수도 있다.
제1 외측 핀 패턴(FP1')은 게이트 구조체(GS)와 교차할 수 있다. 도 10b에 도시된 것과 같이, 게이트 구조체(GS)의 양 측에서 제1 외측 핀 패턴(FP1') 상에 소스/드레인 영역들(120)이 배치될 수 있고, 제1 콘택 구조체(CA1) 및 도전성 비아(V0)를 통해 전원 라인들(M1(PL1), M1(PL2)) 중 적어도 하나와 전기적으로 연결될 수 있다. 제1 외측 핀 패턴(FP1')은 반도체 장치(300) 내에서 실질적으로 기능을 수행하는 활성 핀 패턴일 수 있다. 전원 라인(M1(PL2))의 하부에 배치되는 핀 패턴은 더미 패턴이 아닐 수 있다.
소자 분리 층들(112, 114)은 얕은 소자 분리 층(112) 및 깊은 소자 분리 층(114)을 포함할 수 있다. 얕은 소자 분리 층(112)은 핀 패턴들(FP1, FP2)이 상부로 돌출되도록 핀 패턴들(FP1, FP2)의 사이에 배치될 수 있다. 깊은 소자 분리 층(114)은 얕은 소자 분리 층(112)의 외측을 둘러쌀 수 있다. 소자 분리 층들(112, 114)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
소자 분리 층들(112, 114)은 제1 베이스 활성 영역(ACT1)과 제2 베이스 활성 영역(ACT2)의 사이에 배치될 수 있다. 소자 분리 층들(112, 114)은 제1 표준 셀(SC1)의 제1 베이스 활성 영역(ACT1)과 제2 표준 셀(SC2)의 제1 베이스 활성 영역(ACT1)의 사이에 배치될 수 있다. 제1 표준 셀(SC1)의 제1 베이스 활성 영역(ACT1)과 제2 표준 셀(SC2)의 제1 베이스 활성 영역(ACT1)은 동일한 도전형(예, p형)을 가질 수 있다. 제1 표준 셀(SC1)의 제1 베이스 활성 영역(ACT1)과 제2 표준 셀(SC2)의 제1 베이스 활성 영역(ACT1)의 사이에 배치된 소자 분리 층들(112, 114)은 중심축(ST_C)을 가질 수 있다. 소자 분리 층들(112, 114)의 중심축(ST_C)은 전원 라인(M1(PL2))의 제1 방향(D1)을 따른 중심축과 제2 방향(D2)에서 오프셋(offset) 또는 쉬프트(shift)될 수 있다. 소자 분리 층들(112, 114)의 중심축(ST_C)은 전원 라인(M1(PL2))의 제1 방향(D1)을 따른 중심축과 정렬되지 않을 수 있다. 전원 라인(M1(PL2))의 상기 중심축은 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 경계(B2)와 정렬될 수 있다. 소자 분리 층들(112, 114)의 중심축(ST_C)은 상기 경계(B2)로부터 제2 방향(D2)에서 오프셋(offset) 또는 쉬프트(shift)될 수 있다.
소스/드레인 영역들(120)은 게이트 구조체들(GS_G1, GS_G2)의 양 측에서, 핀 패턴들(FP1 FP2)이 리세스된 리세스 영역들 상에 배치될 수 있다. 소스/드레인 영역들(120)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)의 상면은, 제1 방향(D1)을 따른 단면에서 게이트 구조체들(GS_G1, GS_G2)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(120)과 게이트 구조체들(GS_G1, GS_G2)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다.
소스/드레인 영역들(120)은, 도 10b에 도시된 것과 같이, 제2 방향(D2)을 따라 인접하는 핀 패턴들(FP1, FP2)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 소스/드레인 영역들(120)은 제2 방향(D2)을 따른 단면에서 측면들이 각진 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
소스/드레인 영역들(120)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조체들(GS_G1, GS_G2)은 베이스 활성 영역들(ACT1, ACT2)의 상부에서 베이스 활성 영역들(ACT1, ACT2)과 교차하여 제2 방향(D2)으로 연장되도록 배치될 수 있다. 게이트 구조체들(GS_G1, GS_G2)은 핀 패턴들(FP1, FP2)과 교차할 수 있다. 게이트 구조체들(GS_G1, GS_G2)과 교차되는 핀 패턴들(FP1, FP2)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 구조체들(GS_G1, GS_G2)은 각각 게이트 절연층(142), 게이트 전극층(145), 게이트 캡핑층(146), 및 게이트 스페이서층들(144)(도 13b 참조)을 포함할 수 있다.
게이트 절연층(142)은 핀 패턴들(FP1, FP2)과 게이트 전극층(145)의 사이에 배치될 수 있다. 게이트 절연층(142)은 복수의 층으로 구성되거나, 게이트 전극층(145)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
게이트 전극층(145)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극층(145)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극층(145)은 반도체 장치(300)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 y 방향을 따라 서로 분리되도록 배치될 수도 있다.
게이트 캡핑층(146)은 게이트 전극층(145)의 상부에 배치될 수 있으며, 게이트 전극층(145)과 게이트 스페이서층들(144)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(146)은 예를 들어, 산화물, 질화물 및 산질화물로 이루어질 수 있다.
하부 층간 절연층(140)은 소스/드레인 영역들(120) 및 게이트 구조체들(GS_G1, GS_G2)을 덮도록 배치될 수 있다. 하부 층간 절연층(140)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
콘택 구조체들(CA1, CA2)은 하부 층간 절연층(140)을 관통하여 소스/드레인 영역들(120)과 연결될 수 있으며, 소스/드레인 영역들(120)에 전기적 신호를 인가할 수 있다. 콘택 구조체들(CA1, CA2)은 소스/드레인 영역들(120)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 콘택 구조체들(CA1, CA2)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 콘택 구조체들(CA1, CA2)은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다. 또한, 실시예들에 따라, 콘택 구조체들(CA1, CA2)은 소스/드레인 영역들(120)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있다.
게이트 콘택 구조체들(CB)은 하부 층간 절연층(140)과 게이트 캡핑층(146)을 관통하여 게이트 전극층(145)과 연결될 수 있다. 게이트 콘택 구조체들(CB)은 게이트 전극층(145)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 게이트 콘택 구조체들(CB)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 콘택 구조체들(CB)은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다.
상부 층간 절연층들(192, 195)은 콘택 구조체(CA1, CA2)를 덮으며, 도전성 비아들(V0), 제1 배선 라인들(M1)을 포함하는 배선 구조물과 동일한 레벨에 배치될 수 있다. 상부 층간 절연층들(192, 195)은 제1 상부 절연층(192) 제2 상부 절연층(195)을 포함하며, 제1 상부 절연층(192)은 도전성 비아들(V0)과 동일한 높이 레벨에 배치될 수 있고, 제2 상부 절연층(195)은 제1 배선 라인들(M1)과 동일한 높이 레벨에 배치될 수 있다. 상부 층간 절연층들(192, 195)은 실리콘 산화물 또는 저유전율 물질로 형성될 수 있다. 상부 층간 절연층들(192, 195)은, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
식각 정지층(191)은 제1 상부 층간 절연층(192)의 하면에 배치될 수 있다. 식각 정지층(191)은 도전성 비아들(V0)의 형성을 위한 식각 공정에서, 식각 정지층으로 기능할 수 있다. 식각 정지층(191)은 제1 상부 층간 절연층(192)의 하면을 따라 배치되는 것으로 도시되었으나, 제2 상부 층간 절연층(195)의 하면을 따라 배치될 수도 있다. 식각 정지층(191)은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
제1 배선 라인들(M1)은 도전성 비아들(V0)을 통해 게이트 구조체들(GS_G1, GS_G2) 및 콘택 구조체들(CA)과 각각 연결될 수 있다. 제1 배선 라인들(M1) 및 도전성 비아들(V0)은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 제1 배선 라인들(M1) 및 도전성 비아들(V0)은 각각 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 배선 라인들(M1) 및 도전성 비아들(V0)의 하면을 따라 배리어층들이 배치될 수 있다. 상기 배리어층들의 배치는 도전성 비아들(V0)과 제1 배선 라인들(M1)을 각각 싱글 다마신 구조 또는 듀얼 다마신 구조로 형성함에 따라 달라질 수 있다. 예를 들어, 싱글 다마신 구조를 이용할 경우, 상기 배리어층은 도전성 비아들(V0)의 하면 및 측면을 덮고, 제1 배선 라인들(M1)의 하면 및 측면을 덮을 수 있다. 예를 들어, 듀얼 다마신 구조를 이용할 경우, 상기 배리어층은 제1 배선 라인들(M1)의 측면 및 하면으로부터 도전성 비아들(V0)의 측면을 따라 도전성 비아들(V0)의 하면으로 연속적으로 연장될 수 있고, 도전성 비아(V0)와 제1 배선 라인(M1)은 연속적인 구조를 이룰 수 있다. 상기 배리어층은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 11은 도 10a에 대응하는 영역을 예시적으로 도시한다.
도 11을 참조하면, 반도체 장치(300A)에서는, 전원 라인(M1(PL2))과 수직 방향(D3)으로 중첩하는 제1 외측 핀 패턴(FP1')이 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 경계(B2) 상에 배치될 수 있다. 제1 외측 핀 패턴(FP1')은 전원 라인(M1(PL2))의 중심축과 정렬될 수 있다. 제1 외측 핀 패턴(FP1')의 중심축이 상기 경계(B2)와 정렬될 수 있다.
제1 핀 패턴들(FP1)은 제1 간격(S1)으로 배치되는 제1 내측 핀 패턴들(FP1)을 포함하고, 제1 외측 핀 패턴(FP1')은 제1 외측 핀 패턴(FP1')과 인접한 제1 내측 핀 패턴(FP1)과 제2 간격(S2)으로 배치될 수 있다. 제1 간격(S1)과 제2 간격(S2)은 서로 다를 수 있다. 예를 들어, 제2 간격(S2)이 제1 간격(S1)보다 클 수 있다. 다른 예에서, 제2 간격(S2)이 제1 간격(S1)보다 작도록 제1 내측 핀 패턴(FP1)이 그 사이에 더 배치될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 12를 참조하면, 반도체 장치(300B)는, 전원 라인을 매립형 전원 라인(BP)으로 구현한 점과, 제1 배선 라인들(M1)의 배열이 상이한 점을 제외하고, 도 10a 내지 도 10c에 도시된 반도체 장치(300)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 10a 내지 도 10c에 도시된 반도체 장치(300)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
반도체 장치(300B)는 제1 방향(D1)으로 표준 셀들(SC1, SC2)의 경계들(B1, B2, B3)를 따라 연장되며 베이스 활성 영역(ACT1, ACT2)의 사이에서 소자 분리 층들(112, 114)의 사이에 매립된 매립형 전원 라인(BP), 매립형 전원 라인(BP)과 연결된 관통 구조물(VS), 및 관통 구조물(VS)과 연결된 제1 배선부(ML1)를 포함할 수 있다. 앞선 실시예에 설명된 전원 라인들은 콘택 구조체들(CA)의 상면보다 높은 레벨에 배치되는 반면에, 본 실시예의 매립형 전원 라인(BP)은 콘택 구조체들(CA)보다 낮은 레벨에 위치할 수 있다. 이러한 매립형 전원 라인(BP)은 제1 배선 라인들(M1)과 같이 반도체 장치의 BEOL(Back End of Line) 구조에 위치하지 않으므로, 동일한 레벨에 위치한 배선 라인을 더 자유롭게 설계할 수 있으며, 동일한 수의 트랙(배선 라인 등의 수)를 갖는 표준 셀을 더 작은 셀 높이로 구현하거나, 동일한 셀 높이를 갖는 표준 셀에서 더 많은 수의 트랙을 보장할 수 있다.
반도체 장치(300B)의 소자 분리 층들(112, 114)은 핀 패턴들(FP1, FP2)을 정의하는 얕은 소자 분리 층(112) 및 베이스 활성 영역(ACT1, ACT2)을 정의하는 깊은 소자 분리 층(114)을 포함할 수 있다. 깊은 소자 분리 층(114)은 얕은 소자 분리 층(112)보다 깊은 바닥면을 가질 수 있다. 깊은 소자 분리 층(114)은 제1 깊이를 갖는 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라고 하며, 얕은 소자 분리 층(112)은 제1 깊이보다 작은 제2 깊이를 갖는 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 한다. 핀 패턴들(FP1, FP2)은 얕은 소자 분리 층(112)을 관통하면서 그 일부가 얕은 소자 분리 층(112) 위로 돌출될 수 있다.
매립형 전원 라인(BP)은 얕은 소자 분리 층(112)으로부터 깊은 소자 분리 층(114)의 바닥면 보다 깊게 연장되어 기판(101) 내에 매립된 바닥면을 갖도록 배치될 수 있다. 매립형 전원 라인(BP)의 바닥면은 소자 분리 층들(112, 114)의 바닥면보다 낮은 높이 레벨에 위치할 수 있다. 매립형 전원 라인(BP)은 제1 방향(D1)을 따라 연장될 수 있다. 매립형 전원 라인(BP)은 핀 패턴들(FP1, FP2)의 상단보다는 낮은 상면을 가질 수 있다. 매립형 전원 라인(BP)은 소스/드레인 영역들(120)을 형성하기 위한 과정에서 외부로 노출되지 않을 수 있다.
매립형 전원 라인(BP)은 콘택 구조체들(CA1)과 전기적으로 연결될 수 있다. 본 실시예에서, 콘택 구조체(CA1)는 소스/드레인 영역들(120)과 매립형 전원 라인(BP)을 함께 연결할 수 있다. 콘택 구조체(CA1)는 도전성 배리어(152)와 콘택 플러그(155)를 포함할 수 있다. 콘택 구조체(CA1)는 소스/드레인 영역들(120)에 연결된 제1 콘택 부분(150A) 및 매립형 전원 라인(BP)에 연결된 제2 콘택 부분(150B)을 포함할 수 있다. 제1 콘택 부분(150A)과 제2 콘택 부분(150B)은 연결될 수 있다. 제2 콘택 부분(150B)은 제1 콘택 부분(150A)보다 깊게 연장되어 매립형 전원 라인(BP)에 전기적으로 연결될 수 있다. 제2 콘택 부분(150B)은 '연장부'로 지칭될 수 있다. 제2 콘택 부분(150B)은 제1 표준 셀(SC1)과 제2 표준 셀(SC2)의 경계(B2)를 지나도록 연장되어 제2 표준 셀(SC2) 내에 일부가 위치할 수 있다. 콘택 구조체(CA1)는 매립형 전원 라인(BP), 관통 구조물(VS) 및 제1 배선부(ML1(PL1), ML1(PL2)))와 연결될 수 있다. 이와 유사하게, 제2 표준 셀(SC2)에서도 콘택 구조체들(CA2)이 소스/드레인 영역들(120)과 연결된 제1 콘택 부분 및 매립형 전원 라인(BP)과 연결된 제2 콘택 부분을 포함할 수 있다. 제1 표준 셀(SC1)의 제2 콘택 부분(150B)는 제2 표준 셀의 제2 콘택 부분과 이격될 수 있다.
관통 구조물(VS)은 기판(101)의 하면으로부터 상면을 향해 연장되는 관통 비아(255)와, 관통 비아(255)와 기판(101) 사이에 배치된 절연성 라이너(251)를 포함할 수 있다. 관통 구조물(VS)은 예를들어, TSV(through silicon via)일 수 있다. 관통 구조물(VS)은 기판(101)의 배면으로부터 형성되어 매립형 전원 라인(BP)과 연결될 수 있다.
본 실시예에서는, 기판(101) 상에 형성된 다수의 소자(예, 소스/드레인 영역들(120) 등)에 연결된 콘택 구조체(CA)를 매립형 전원 라인(BP) 및 관통 구조물(VS)을 통해 기판(101)의 배면에 위치한 제1 배선부(ML1)에 연결할 수 있다. 제1 배선부(ML1)의 하부에는 별도의 도전성 비아들을 통해 연결된 제2 배선부가 더 배치될 수 있다. 상기 제2 배선부는 기판(101)의 배면에 구현된 전원 공급 라인 및 신호 공급 라인들로서, 필요한 BEOL의 일부를 대체하는 배선 구조로 이해될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 13은 도 6에서 게이트 구조체(GS)를 교차하는 절단선 A-A'를 따라 자른 단면에 대응하는 영역을 도시하며, N형 디바이스 영역 및 P형 디바이스 영역에 배치된 복수의 채널층들(130(NS))의 제1 방향(D1)을 따른 단면이 도시된다. 도 13은 도 6의 복수의 채널층들(130(NS))이 도 9b의 표준 셀들(SC1, SC2) 내에 형성된 실시예에서 도 9b의 IV-IV'를 따라 자른 단면에 대응하는 영역으로 이해될 수도 있다.
도 13을 참조하면, 반도체 장치(400)는, 베이스 활성 영역들(ACT) 상에 서로 이격되어 배치되는 복수의 채널층들(130(NS)) 및 복수의 채널층들(130)의 사이에서 게이트 전극층(145)과 나란하게 배치되는 내부 스페이서층들(118)을 더 포함할 수 있다. 반도체 장치(400)는 게이트 구조체(GS)가 핀 패턴들(FP)과 채널층들(130)의 사이 및 나노 시트 형상의 복수의 채널층들(130)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(400)는 채널층들(130), 소스/드레인 영역들(120), 및 게이트 구조체(GS)에 의한 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
복수의 채널층들(130)은 핀 패턴들(FP) 상에서 핀 패턴들(FP)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(130)은 소스/드레인 영역들(120)과 연결되면서, 핀 패턴들(FP)의 상면들과는 이격될 수 있다. 복수의 채널층들(130)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(130)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(130)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
소스/드레인 영역들(120)은 도 6에는 도시되지 않았으나, 도 6의 게이트 구조체(GS)의 양 측의 채널층들(NS)을 포함하는 활성 구조물들을 리세스한 후, 선택적 에피택셜 성장 공정을 수행하여 형성할 수 있다.
도 6을 함께 참조하면, 복수의 채널층들(130)은 제1 표준 셀(SC1)에 포함된 제1 채널층들 및 제2 채널층들을 포함할 수 있다. 상기 제1 채널층들의 제2 방향(D2)을 따른 제1 폭(W1a)은 상기 제2 채널층들의 제2 방향(D2)을 따른 제2 폭(W1b)과 다를 수 있다. 제1 폭(W1a) 및 제2 폭(W1b)은 제1 표준 셀(SC1)의 P형 디바이스 영역의 높이 및 N형 디바이스 영역의 높이에 따라 달라질 수 있다.
도 6을 함께 참조하면, 복수의 채널층들(130)은 제2 표준 셀(SC2)에 포함된 제3 채널층들 및 제4 채널층들을 포함할 수 있다. 상기 제3 채널층들의 제2 방향(D2)을 따른 제3 폭(W2a)은 상기 제4 채널층들의 제2 방향(D2)을 따른 제4 폭(W2b)과 다를 수 있다. 제3 폭(W2a) 및 제4 폭(W2b)은 제2 표준 셀(SC2)의 P형 디바이스 영역의 높이 및 N형 디바이스 영역의 높이에 따라 달라질 수 있다.
게이트 구조체(GS)는 핀 패턴들(FP) 및 복수의 채널층들(130)의 상부에서 핀 패턴들(FP) 및 복수의 채널층들(130)과 교차하여 연장되도록 배치될 수 있다. 게이트 구조체(GS)와 교차되는 핀 패턴들(FP) 및 복수의 채널층들(130)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 절연층(142)은 핀 패턴들(FP)과 게이트 전극층(145)의 사이뿐 아니라, 복수의 채널층들(130)과 게이트 전극층(145)의 사이에도 배치될 수 있다. 게이트 전극층(145)은 핀 패턴들(FP)의 상부에서 복수의 채널층들(130)의 사이를 채우며 복수의 채널층들(130)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(145)은 게이트 절연층(142)에 의해 복수의 채널층들(130)로부터 이격될 수 있다.
내부 스페이서층들(118)은 복수의 채널층들(130)의 사이에서 게이트 전극층(145)과 나란하게 배치될 수 있다. 게이트 전극층(145)은 내부 스페이서층들(118)에 의해 소스/드레인 영역들(120)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(118)은 게이트 전극층(145)과 마주하는 측면이 평탄하거나, 게이트 전극층(145)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서층들(118)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀들을 나타내는 레이아웃도이다. 도 15에서는, 표준 셀들의 일부 구성요소들이 생략되어 도시되나, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 8a 내지 도 9b에 도시된 표준 셀들(100S, 200S)의 콘택 구조체(CA), 도전성 비아들(V0), 전원 라인들(M1(PL1), M1(PL2)) 등에 대한 설명을 참조하여 이해될 수 있다.
도 15를 참조하면, 반도체 장치의 표준 셀들(500S)은 서로 인접한 행에 배열되는 제1 표준 셀(SC1) 및 제2 표준 셀(SC2)과, 이와 다른 열에서 서로 인접한 행에 배치되는 제3 표준 셀(SC3) 및 제4 표준 셀(SC4)을 포함할 수 있다. 제1 표준 셀(SC1)은 제3 표준 셀(SC3)과 제1 방향(D1)에서 인접하여 배치되고, 제2 표준 셀(SC2)은 제4 표준 셀(SC4)과 제1 방향(D1)에서 인접하여 배치될 수 있다.
제1 표준 셀(SC1)의 제1 게이트 구조체(GS_G1)와 제2 표준 셀(SC2)의 제2 게이트 구조체(GS_G2)의 사이에 제1 게이트 분리 패턴(GC1)이 배치될 수 있다. 제3 표준 셀(SC3)의 제3 게이트 구조체(GS_G3)와 제4 표준 셀(SC4)의 제4 게이트 구조체(GS_G4)의 사이에 제2 게이트 분리 패턴(GC2)이 배치될 수 있다. 제1 게이트 분리 패턴(GC1)과 제2 분리 패턴(GC2)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 예를 들어, 도 15에 도시된 것과 같이, 제1 게이트 분리 패턴(GC1)은 경계(B2)로부터 제2 방향(D2)으로 쉬프트되나, 제2 게이트 분리 패턴(GC2)은 경계(B2) 상에 위치할 수 있다.
제1 표준 셀(SC1)의 제1 베이스 활성 영역(ACT1a)과 제3 표준 셀(SC2)의 제1 베이스 활성 영역(ACT1b)은 경계(C2)를 기준으로 제1 방향(D1)에서 서로 비대칭일 수 있다. 상기 경계(C2)는 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이의 경계일 수 있다. 이와 마찬가지로, 제2 표준 셀(SC2)의 제1 베이스 활성 영역(ACT1c)과 제4 표준 셀(SC4)의 제1 베이스 활성 영역(ACT1d)은 상기 경계(C2)를 기준으로 제1 방향(D1)에서 서로 비대칭일 수 있다. 베이스 활성 영역들(ACT1a, ACT1b, ACT1c, ACT1d)이 비대칭적으로 배열되어, 게이트 분리 패턴들(GC1, GC2)도 경계(C2)를 기준으로 비대칭적(예: 지그재그)으로 배열될 수 있다.
제1 표준 셀(SC1)의 제1 더미 게이트 구조체(GS_D1)와 제2 표준 셀(SC2)의 제2 더미 게이트 구조체(GS_D2)의 사이에도 분리 패턴들(GC_d)이 배치될 수 있다. 제3 표준 셀(SC3)의 제3 더미 게이트 구조체(GS_D3)와 제4 표준 셀(SC4)의 제4 더미 게이트 구조체(GS_D4)의 사이에도 분리 패턴들(GC_d)이 배치될 수 있다. 분리 패턴들(GC_d)도 제1 방향(D1)을 따라 지그재그로 배열될 수 있다.
예시적인 실시예들에서, 반도체 장치는 적어도 일 영역에, 기판(101)의 상면에 수직하게 연장되는 활성 영역 및 이를 둘러싸는 게이트 구조물이 배치된 수직형 전계 효과 트랜지스터(vertical FET)를 포함할 수도 있을 것이다. 또는, 반도체 장치는 적어도 일 영역에, 강유전체 특성을 갖는 게이트 절연막을 이용한 네거티브 커패시턴스 FET(negative capacitance FET, NCFET)를 포함할 수도 있을 것이다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
ACT: 베이스 활성 영역 FC: 필러 셀
GS: 게이트 구조체 M1: 제1 배선 라인
SC: 표준 셀 V0: 도전성 비아
100: 반도체 장치 101: 기판
112, 114: 소자 분리 층 120: 소스/드레인 영역
130: 채널층 142: 게이트 절연층
145: 게이트 전극 146: 게이트 캡핑층
150: 하부 층간 절연층

Claims (10)

  1. 기판 상에서 제1 행에 배열되고 제1 셀 높이를 갖는 제1 표준 셀;
    상기 기판 상에서 상기 제1 행과 인접한 제2 행에 배열되고 상기 제1 셀 높이와 다른 제2 셀 높이를 갖는 제2 표준 셀; 및
    상기 제1 표준 셀과 상기 제2 표준 셀 사이의 경계를 따라 제1 방향으로 연장되는 전원 라인을 포함하고,
    상기 제1 표준 셀은,
    소자 분리 층에 의해 정의되는 제1 베이스 활성 영역; 및
    상기 제1 베이스 활성 영역 상에서 상기 제1 방향으로 연장되는 복수의 제1 핀 패턴들을 포함하고,
    상기 제2 표준 셀은,
    상기 소자 분리 층에 의해 정의되는 제2 베이스 활성 영역; 및
    상기 제2 베이스 활성 영역 상에서 상기 제1 방향으로 연장되는 복수의 제2 핀 패턴들을 포함하고,
    상기 소자 분리 층은 상기 제1 베이스 활성 영역과 상기 제2 베이스 활성 영역 사이에 배치되고,
    상기 전원 라인의 상기 제1 방향을 따른 중심축과 상기 소자 분리 층의 중심축은 상기 제1 방향과 수직한 제2 방향에서 오프셋(offset)되고,
    상기 복수의 제1 핀 패턴들은 상기 전원 라인과 상기 기판의 상면에 수직한 제3 방향에서 중첩하는 제1 외측 핀 패턴을 포함하고, 상기 제1 외측 핀 패턴은 상기 제1 표준 셀과 상기 제2 표준 셀 사이의 상기 경계 상에 배치되는 반도체 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 표준 셀은,
    상기 제1 외측 핀 패턴과 교차하여 상기 제2 방향으로 연장되는 제1 게이트 구조체; 및
    상기 제1 게이트 구조체의 양 측에서 상기 제1 외측 핀 패턴 상에 배치되는 제1 소스/드레인 영역들;
    상기 전원 라인의 하부에서 상기 제3 방향으로 연장되어 상기 제1 소스/드레인 영역들과 연결되는 제1 콘택 구조체; 및
    상기 제1 콘택 구조체와 상기 전원 라인을 연결하는 도전성 비아를 더 포함하고,
    상기 제1 외측 핀 패턴은 상기 전원 라인과 전기적으로 연결된 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 표준 셀의 경계 상에는 더미 패턴이 배치되지 않는 반도체 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 복수의 제1 핀 패턴들은 제1 간격으로 배치되는 제1 내측 핀 패턴들을 포함하고,
    상기 제1 외측 핀 패턴은 상기 제1 외측 핀 패턴과 인접한 상기 제1 내측 핀 패턴과 제2 간격으로 배치되고,
    상기 제1 간격과 상기 제2 간격은 다른 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 표준 셀은 상기 복수의 제1 핀 패턴들과 교차하며 상기 제2 방향으로 연장되는 제1 게이트 구조체를 더 포함하고,
    상기 제1 게이트 구조체는, 상기 제1 표준 셀로부터 상기 제1 표준 셀과 상기 제2 표준 셀의 사이의 상기 경계를 지나도록 연장되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 표준 셀은 상기 복수의 제1 핀 패턴들 상에 수직하게 서로 이격되어 배치되는 제1 채널층들을 더 포함하고,
    상기 제2 표준 셀은 상기 복수의 제2 핀 패턴들 상에 수직하게 서로 이격되어 배치되는 제2 채널층들을 더 포함하고,
    상기 제1 채널층들의 상기 제2 방향을 따른 폭은 상기 제2 채널층들의 상기 제2 방향을 따른 폭과 다른 반도체 장치.
  9. 기판 상에서 경계를 공유하는 제1 표준 셀 및 제2 표준 셀, 상기 제1 표준 셀 및 상기 제2 표준 셀은 각각 베이스 활성 영역, 상기 베이스 활성 영역 상에서 제1 방향으로 연장되는 복수의 핀 패턴들, 상기 복수의 핀 패턴들과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조체, 상기 게이트 구조체의 양 측에서 상기 복수의 핀 패턴들 상에 배치되는 소스/드레인 영역들, 및 상기 소스/드레인 영역들에 연결되고 수직 방향으로 연장되는 콘택 구조체를 포함함;
    상기 기판의 하면에서 상기 제1 표준 셀과 상기 제2 표준 셀 사이의 상기 경계와 중첩하도록 배치되며, 상기 제1 방향으로 연장되고, 상기 제1 표준 셀 및 상기 제2 표준 셀에 전원을 공급하는 전원 라인;
    상기 전원 라인에 연결되며, 상기 기판의 하면으로부터 상기 기판의 상면을 향해 연장되는 도전성 관통 구조물; 및
    상기 베이스 활성 영역 내에 적어도 일부가 매립되며, 상기 도전성 관통 구조물에 연결된 매립형 전원 라인;을 포함하고,
    상기 제1 표준 셀의 복수의 핀 패턴들은 상기 전원 라인과 수직 방향으로 중첩하는 외측 핀 패턴을 더 포함하고,
    상기 콘택 구조체는 상기 외측 핀 패턴 상의 소스/드레인 영역들과 상기 매립형 전원 라인과 연결되는 연장부를 포함하고,
    상기 연장부는 상기 제1 표준 셀과 상기 제2 표준 셀 사이의 상기 경계를 지나도록 제2 방향을 따라 연장되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 매립형 전원 라인은 상기 제1 표준 셀의 상기 베이스 활성 영역과 상기 제2 표준 셀의 상기 베이스 활성 영역 사이의 소자 분리 층 내에 매립되고,
    상기 매립형 전원 라인의 바닥면은 상기 소자 분리 층의 바닥면 보다 낮은 높이 레벨에 위치하는 반도체 장치.
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