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KR102903089B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법

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KR102903089B1
KR102903089B1 KR1020230042261A KR20230042261A KR102903089B1 KR 102903089 B1 KR102903089 B1 KR 102903089B1 KR 1020230042261 A KR1020230042261 A KR 1020230042261A KR 20230042261 A KR20230042261 A KR 20230042261A KR 102903089 B1 KR102903089 B1 KR 102903089B1
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KR
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region
substrate
gate
semiconductor device
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웨이방 천
즈난 우
즈청 정
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넥스칩 세미컨덕터 코퍼레이션
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Publication date
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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 공개하였고, 상기 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 및 상기 제2 영역에 설치되고, 상기 기판의 표면보다 낮고, 개구를 형성하는 , 얕은 트렌치 격리 구조; 상기 개구 내 및 상기 기판에 설치되고, 상기 제2 영역에서의 높이는 상기 제1 영역에서의 높이보다 높은, 유전체층; 상기 유전체층에 설치된 게이트; 상기 기판에 설치되고, 상기 게이트의 일측에 위치하는, 소스; 및 상기 기판에 설치되고, 상기 게이트의 타측에 위치하는, 드레인;을 포함하고, 본 발명에서 제공하는 반도체 소자 및 그 제조 방법을 통해, 반도체 소자의 종합적 성능을 향상시킬 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 기술 분야에 속하며, 특히 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 지속적으로 향상됨에 따라, 반도체 소자의 일반적인 추세는 반도체 소자의 소형화이다. 또한 종종 다양한 유형의 소자를 하나에 통합하여 제조해야 하며, 예를 들면 동일 기판에 서로 다른 유형의 트랜지스터를 제조하고, 다른 트랜지스터 사이는 얕은 트렌치 격리 구조에 의해 격리된다. 그러나 트랜지스터 크기가 작을수록, 트랜지스터는 예를 들면 게이트 전류 누설, 붕소 침투 효과 및 트랜지스터 가장자리의 얕은 트렌치 격리 구조에 함몰이 발생되는 등 여러가지 문제가 쉽게 발생하여, 트랜지스터가 전기적으로 감쇠되고, 반도체 소자의 효과가 감소된다.
따라서, 고성능의 반도체 소자를 어떻게 얻을 것인가는 해결해야 할 시급한 문제이다.
본 발명의 배경이 되는 기술은 미국 특허출원 공개공보 US2014/0070327호 (2014.03.13.), 미국 특허출원 공개공보 US2018/0151414호 (2018.05.31.), 미국 특허출원 공개공보 US2010/0109048호 (2010.05.06.), 유럽 특허출원 공개공보 EP0513639 (1992.11.19.), 미국 특허출원 공개공보 US2012/0248511호 (2012.10.04.), 미국 특허출원 공개공보 US2014/0124842호 (2014.05.08.)에 개시되어 있다.
본 발명의 목적은 반도체 소자 및 그 제조 방법을 제공하는 것이며, 본 발명에서 제공하는 반도체 소자 및 그 제조 방법을 통해, 반도체 소자의 종합적 성능을 향상시킬 수 있다.
상기 기술 문제를 해결하기 위해, 본 발명은 아래 기술 방안을 통해 구현된다.
본 발명은, 적어도,
제1 영역 및 제2 영역을 포함하는, 기판;
상기 제1 영역 및 상기 제2 영역에 설치되고, 상기 기판의 표면보다 낮고, 개구를 형성하는, 얕은 트렌치 격리 구조;
상기 개구 내 및 상기 기판에 설치되고, 상기 제2 영역에서의 높이는 상기 제1 영역에서의 높이보다 높은, 유전체층;
상기 유전체층에 설치되는, 게이트;
상기 기판에 설치되고, 상기 게이트의 일측에 위치하는, 소스; 및
상기 기판에 설치되고, 상기 게이트의 타측에 위치하는, 드레인;을 포함하는, 반도체 소자를 제공한다.
본 발명의 일 실시예에서, 상기 얕은 트렌치 격리 구조는 상기 기판 표면보다 10nm~30nm낮다.
본 발명의 일 실시예에서, 상기 반도체 소자는 측벽 구조를 포함하고, 상기 측벽 구조는 상기 게이트 양측에 위치하고, 상기 측벽 구조는 상기 유전체층에 위치한다.
본 발명의 일 실시예에서, 상기 측벽 구조는 단층 절연층이거나 또는 절연층과 응력층의 적층 구조이다.
본 발명의 일 실시예에서, 상기 반도체 소자는 패시베이션 보호층을 포함하고, 상기 패시베이션 보호층은 상기 게이트, 상기 측벽 구조 및 상기 유전체층에 설치된다.
본 발명의 일 실시예에서, 상기 게이트는 제1 금속 게이트를 포함하고, 상기 제1 금속 게이트 양측의 상기 기판에 응력 영역이 설치되어 있다.
본 발명의 일 실시예에서, 상기 응력 영역은 상기 금속 게이트 저부를 향해 연신되고, 상기 측벽 구조와 상기 제1 금속 게이트의 연결부분까지 연신된다.
본 발명의 일 실시예에서, 상기 게이트는 제2 금속 게이트를 포함하고, 상기 제2 금속 게이트 양측의 기판에 저농도 도핑 영역이 설치되어 있다.
본 발명의 일 실시예에서, 상기 유전체층의 상기 제1 영역에서의 두께는 2nm~5nm이고, 상기 유전체층의 상기 제2 영역에서의 두께는 4nm~8nm이다.
본 발명의 일 실시예에서, 상기 게이트는 단층 금속, 다층 금속 또는 금속과 금속 화합물 적층 구조이다.
본 발명은 또한,
제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계;
상기 제1 영역 및 상기 제2 영역에 복수의 얕은 트렌치 격리 구조를 형성하는 단계;
상기 기판상의 패드 산화층을 제거할 때, 식각 시간을 연장하여, 일부의 상기 얕은 트렌치 격리 구조를 제거하는 단계;
상기 얕은 트렌치 격리 구조에 상기 기판 표면보다 낮은 개구를 형성하는 단계;
상기 유전체층의 상기 제2 영역에서의 높이가 상기 제1 영역에서의 높이보다 높도록, 상기 개구 내 및 상기 기판에 유전체층을 형성하는 단계;
상기 유전체층에 게이트를 형성하는 단계;
상기 기판에 상기 게이트 일측에 위치하는 소스를 형성하는 단계; 및
상기 기판에 상기 게이트의 타측에 위치하는 드레인을 형성하는 단계;를 포함하는, 반도체 소자의 제조 방법을 추가로 제공한다.
본 발명이 제공하는 반도체 소자 및 그 제조 방법은, 얕은 트렌치 격리 구조 가장자리의 함몰 현상을 감소시켜, 반도체 소자의 전기적 성능을 향상시킬 수 있다. 제조 과정에서, 포토마스크 수량을 추가하지 않아, 제조 공정이 간소화되고, 원가가 절감된다. 또한, 반도체 소자의 유효 폭을 증가시킬 수 있어, 반도체 소자의 효능을 증가시킨다. 결론적으로, 본 발명의 반도체 소자 및 그 제조 방법을 통해, 반도체 소자의 성능을 향상시킬 수 있다.
물론, 본 발명을 구현하는 모든 제품이 상술한 모든 장점에 반드시 동시에 도달할 필요는 없다.
본 발명 실시예의 기술 방안을 더욱 명백하게 설명하기 위해, 이하, 실시예의 설명에서 사용할 첨부 도면에 대해 간략하게 소개하고, 이하 설명되는 첨부 도면은 본 발명의 일부 실시예이며, 해당 분야의 일반적인 기술자의 경우, 창조적인 노동 없이 이들 도면에 따라 다른 도면을 얻을 수 있음은 자명하다.
도 1은 일 실시예에서 기판의 분포 개략도이다.
도 2는 일 실시예에서 얕은 트렌치 격리 구조의 개략도이다.
도 3은 일 실시예에서 웰 영역의 분포 개략도이다.
도 4는 일 실시예에서 개구의 개략도이다.
도 5는 일 실시예에서 유전체층의 개략도이다.
도 6은 일 실시예에서 게이트의 개략도이다.
도 7은 일 실시예에서 측벽 구조의 개략도이다.
도 8은 일 실시예에서 저농도 도핑 영역의 구조 개략도이다.
도 9 내지 도 11은 일 실시예에서 응력 영역을 형성하는 개략도이다.
도 12는 일 실시예에서 자기정렬 블록(SAB)의 개략도이다.
도 13은 일 실시예에서 다결정 실리콘층을 제거한 개략도이다.
도 14는 일 실시예에서 금속 게이트의 개략도이다.
도 15는 일 실시예에서 기판 상에서의 제1 금속 게이트의 구조 개략도이다.
도 16은 일 실시예에서 기판 상에서의 제2 금속 게이트의 구조 개략도이다.
도 17은 일 실시예에서 패시베이션 보호층의 개략도이다.
도 18은 일 실시예에서 PMOS트랜지스터 및 NMOS트랜지스터를 갖는 반도체 소자의 개략도이다.
이하, 특정의 구체적인 실시예를 통해 본 발명의 실시방식을 설명하며, 당업자는 본 명세서에서 개시된 내용에 따라 본 발명의 다른 장점 및 효과를 쉽게 이해할 수 있다. 본 발명은 또한 다른 상이한 구체적인 실시방식을 통해 실시 또는 응용할 수 있고, 본 명세서의 다양한 세부사항도 다른 관점 및 응용을 토대로, 본 발명의 정신을 벗어나지 않는 한 다양한 수정 또는 변경을 할 수 있다.
설명해야 할 점은, 본 실시예에서 제공하는 도면은 본 발명의 기본 사상을 설명하고, 개략적으로 설명한 것일 뿐이며, 도면에는 실제 구현시의 어셈블리 수량, 형상 및 크기에 따라 도시한 것이 아니라, 본 발명과 관련된 어셈블리만을 도시하였고, 실제 구현시의 각 어셈블리의 형태, 수량 및 비율은 임의로 변경할 수 있으며, 그 어셈블리의 레이아웃 형태도 더 복잡할 수 있다.
본 발명에서, 설명해야 할 점은, “중심”,“상”, “하”, “좌”, “우”, “수직”, “수평”, “내”, “외”등 용어가 나타내는 방위 또는 위치 관계는 도면에 도시된 방위 또는 위치 관계에 기반한 것으로, 단지 본 발명을 용이하게 설명하고 설명을 단순화하기 위한 것일 뿐, 장치 또는 소자가 반드시 특정한 방위를 가지고, 특정한 방위로 구성되거나 조작되어야 함을 지시 또는 암시하는 것이 아니므로, 본 발명을 한정하는 것으로 해석해서는 안 된다. 또한, “제 1” 및 “제 2” 등 용어는 설명 및 구분을 위한 것일 뿐, 상대적 중요성을 지시 또는 암시하는 것으로 이해해서는 안 된다.
본 발명은 반도체 소자 및 그 제조 방법을 제공하여, 동일 기판의 다른 영역에 다른 기능의 반도체 소자를 제조할 수 있고, 또한 각 반도체 소자는 우수한 성능을 갖는다. 본 발명에서 제공하는 반도체 소자의 제조 방법은, 다양한 초소형 반도체 소자의 제조 공정에 널리 응용 가능하다.
도 1에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 기판(110)은 예를 들면 제1 영역(1) 및 제2 영역(2)를 포함하고, 제1 영역(1) 및 제2 영역(2) 내에 복수의 MOS(Metal-Oxide-Semiconductor Field-Effect Transistor)를 설치할 수 있고, 예를 들면 P형 PMOS(Positive Channel Metal Oxide Semiconductor) 및 N형 NMOS(Negative Channel Metal Oxide Semiconductor)를 포함하고, PMOS트랜지스터 및 NMOS트랜지스터는 교차 배열된다. 동일 기판의 다른 영역에 반도체 소자를 제조하는 것을 통해, 생산 효율을 향상시키고, 생산 원가를 절감한다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에서, 먼저 기판(110)을 제공하고, 기판(110)은 형성에 적합한 임의의 재료일 수 있으며, 예를 들면 실리콘 웨이퍼, 게르마늄 기판, 실리콘-게르마늄, 실리콘-온-절연체 또는 적층형 실리콘-온-절연체 등이다. 본 발명은 기판(110)의 종류 및 두께를 한정하지 않고, 본 실시예에서, 기판(110)은 예를 들면 실리콘 웨이퍼를 선택하여 설명하고, 기판(110)은 예를 들면 P형 실리콘 웨이퍼이고, 기판(110)은 예를 들면 제1 영역(1) 및 제2 영역(2)을 포함한다. 제1 영역(1)은 예를 들면 소자 내부에 사용되는 Core MOS를 설치하고, 일반적으로 작동 전압이 낮다. 제2 영역(2)은 예를 들면 Core MOS트랜지스터와 대응되는 가장자리 금속 산화물 반 전계효과 트랜지스터(즉 IO MOS트랜지스터)가 설치되고, 일반적으로 칩과 외부 인터페이스의 상호 작용에 이용되고, 작동 전압은 Core MOS트랜지스터의 작동 전압보다 높다. 본 실시예에서, 제1 영역(1)이 PMOS트랜지스터 및 NMOS트랜지스터를 포함하고, 제2 영역(2)이 PMOS트랜지스터 및 NMOS트랜지스터를 포함하는 것을 예로 들어 설명하고, PMOS트랜지스터 및 NMOS트랜지스터는 교대로 분포되고, PMOS트랜지스터 및 NMOS트랜지스터 사이는 얕은 트렌치 격리 구조에 의해 격리된다.
도1에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 기판(110)에 복수의 얕은 트렌치 격리 구조를 형성하고, 구체적으로, 기판(110)에 패드 산화층(120)을 형성하고, 패드 산화층(120)은 예를 들면 치밀한 산화규소 등 재료이고, 패드 산화층(120)은 예를 들면 열 산화법, 인시츄 증기 생성법(in-situ steam generation) 또는 화학적 기상 증착(Chemical Vapor Deposition，CVD)등 방법에 의해 제조할 수 있다. 패드 산화층(120)에 패드 질화층(130)을 형성하고, 패드 질화층(130)은 예를 들면 질화규소 또는 질화규소와 산화규소의 혼합물이고, 패드 질화층(130)은 화학적 기상 증착 등 방법으로 형성될 수 있다. 얕은 트렌치 격리 구조 형성 과정에서, 패드 산화층(120)은 기판(110)과 패드 산화층(120) 사이의 응력을 개선할 수 있고, 동시에, 이온을 주입하여 웰 영역을 형성할 때, 기판(110)을 보호하고, 고에너지 이온에 의해 기판(110)이 손상되는 것을 방지할 수 있다. 패드 질화층(130)상에 패턴화 포토레지스트층(140)을 형성하고, 패턴화 포토레지스트층(140)에 복수의 제1 오목부(141)를 설치하고, 제1 오목부(141)는 얕은 트렌치 격리 구조의 위치를 정의하고, 제1 오목부(141)는 패드 질화층(130)을 노출시킨다.
도1 내지 도 2에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 패턴화 포토레지스트층(140)을 형성한 후, 패턴화 포토레지스트층(140)을 마스크로 하고, 예를 들면 건식 식각을 사용하여 기판(110)을 향하는 방향으로 식각을 진행하여, 얕은 트렌치를 형성하고, 또한 식각 기체는 예를 들면 염소(Cl2), 트루플루오로메탄(CHF3), 디플루오로메탄(CH2F2), 삼불화질소(NF3), 육불화황(SF6) 또는 브롬화 수소(HBr)등 1종 또는 이들의 혼합물일 수 있다. 얕은 트렌치 내에서 예를 들면 열산화법을 통해 얕은 트렌치 내에 라이닝된 산화층(미도시)을 형성하여, 얕은 트렌치를 형성하는 과정에서의 식각 손상을 복구하여 반도체 소자의 누전 상황을 감소시킨다. 얕은 트렌치 내에서 예를 들면 고밀도 플라즈마 화학 기상 증착(High Density Plasma CVD，HDP-CVD) 또는 고 종횡비 화학 기상 증착(High Aspect Ratio Process CVD, HARP-CVD) 등 방식에 의해 분리 유전체를 증착하고, 분리 유전체는 예를 들면 산화규소 등과 같은 절연 물질이다. 분리 유전체의 증착을 완성한 후, 예를 들면 화학적 기계 연마(Chemical Mechanical Polishing，CMP)공정을 통해 분리 유전체 및 패드 질화층(130)을 평탄화하여, 얕은 트렌치 격리 구조(150)를 형성하고, 얕은 트렌치 격리 구조(150)와 양측의 패드 산화층(120)은 동일선 상에 위치한다.
도 3에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 얕은 트렌치 격리 구조(150)를 제조한 후, 기판(110)에 대해 이온을 주입하여, 다른 웰 영역을 형성한다. 먼저, 높은 주입 에너지로 기판(110)보다 농도가 높은 도핑 이온을 주입하고, 즉 기판(110)내에 제1 웰 영역(160)을 형성한다. NMOS트랜지스터가 형성된 영역에 높은 주입 에너지로 제1 웰 영역(160)보다 높은 농도의 도핑 이온을 주입하여, 제2 웰 영역(170)을 형성하고, 제2 웰 영역(170)은 제1 웰 영역(160)의 일부에 위치한다. 본 실시예에서, 제1 웰 영역(160)과 제2 웰 영역(170)의 유형은 다르며, 제1 웰 영역(160)은 예를 들면 N형의 딥 웰로 설정되고, 도핑 이온은 인(P), 비소(As) 또는 알루미늄(Al) 등이고, 제2 웰 영역(170)은 예를 들면 P형 딥 웰로 설정되고, 도핑 이온은 붕소(B) 또는 갈륨(Ga) 등이다. 제1 웰 영역(160)과 제2 웰 영역(170)을 형성한 후, 제1 웰 영역(160)과 제2 웰 영역(170)에 대해 RTA(Rapid Thermal Anneal)를 진행하고，본 실시예에서, 소둔(anealing) 온도는 예를 들면 1000℃~1400℃이고, 소둔 시간은 1h~3h이고, 소둔 공정은 예를 들면 질소 분위기와 같은 안정된 가스 분위기에서 진행된다. 소둔 공정을 통해, 제1 웰 영역(160)과 제2 웰 영역(170)의 이온을 적당한 깊이로 주입하고, 동시에 반도체 소자의 애벌런치 브레이크다운 저항(avalanche breakdown resistance)을 향상시킨다.
도 3 내지 도 4에 도시한 바와 같이, 본 발명의 일 실시예에서, 제1 웰 영역(160)과 제2 웰 영역(170)을 형성한 후, 패드 산화층(120)을 제거한다. 본 실시예에서, 예를 들면 습식 식각을 이용하여 패드 산화층(120)을 제거하고, 습식 식각액은 예를 들면 불화수소산을 선택하고, 상온에서 식각을 진행한다. 다른 실시예에서, 또한 다른 식각 방식을 이용할 수 있고, 구체적인 제작 요구에 따라 선택한다. 동시에, 패드 산화층(120)을 제거할 때, 식각 시간을 연장하여, 일부 얕은 트렌치 격리 구조(150)중의 격리 유전체를 제거하여, 개구(11)를 형성하고, 개구(11)의 깊이는 예를 들면10nm~30nm이고, 즉 식각 후 개구(11)의 하표면은 양측의 기판(110)의 표면보다 낮고, 높이의 차이는 예를 들면 10nm~30nm이다. 개구(11)를 설치하여, 패드 산화층(120)을 제거할 때, 얕은 트렌치 격리 구조(150)의 가장자리에 함몰이 형성되는 것을 방지하여, 누전의 발생을 감소시키고, 반도체 소자의 전기학적 성능을 향상시킨다. 동시에, 패드 산화층(120) 제거 및 개구(11) 형성은 동일 공정에서 형성되고, 포토마스크 수는 변화없고, 포토레지스트 및 식각의 단계가 증가하지 않고, 원가는 절감된다.
도 5 및 도 15에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 개구(11)를 형성한 후, 개구(11) 내 및 기판(110)에 고 유전상수 재료를 증착하여, 유전체층(180)을 형성하여, 반도체 소자의 게이트 유전체층으로 한다. 본 실시예에서, 유전체층(180)은 예를 들면 원자층 증착(Atomic Layer Deposition，ALD), 금속 유기 기상 증착법(Metal-Organic Chemical Vapor Deposition，MOCVD), 분자빔 에피텍시(Molecular BeamEpitaxy，MBE), 화학 기상 증착법 또는 물리 기상 증착법(Physical Vapor Deposition，PVD) 등 방법을 통해 형성될 수 있다. 유전체층(180)은 예를 들면 산화하프늄(HfO2), 질산화하프늄(HfON), 산화지르코늄(ZrO2), 질산화지르코늄(ZrON), 지르코늄 옥시나이트라이드 실리케이트(ZrSiON), 규산하프늄（HfSiO, 산질화규산하프늄(HfSiON), 란탄 산질화하프늄(HfLaON) 또는 산화하프늄알루미늄(HfAlO) 등 중의 1종 또는 이들의 혼합물이다. 유전체층(180)은 고 유전상수 재료를 선택하여, 기판(110)과 사이의 경계 품질이 낮으므로, 유전체층(180)을 증착하기 전, 예를 들면 인시츄 증기 생성(In-Situ Steam Generation，ISSG)을 이용하여 기판(110) 및 개구(11)의 측벽에 일층의 계면층(111)을 형성하고, 계면층(111)의 두께는 예를 들면 0.5nm~1.5nm으로, 유전체층(180)과 기판(110)사이의 계면 품질을 개선한다. 유전체층(180)의 증착 완성 후, 유전체층(180)에 대해 평탄화 공정을 진행하고, 제2 영역(2)의 트랜지스터의 작동 전압이 비교적 높아, 제1 영역(1) 및 제2 영역(2)에 유전체층(180)의 잔류 두께는 동일하지 않다. 본 실시예에서, 유전체층(180)의 제1 영역(1)에서의 웰 영역의 두께는 예를 들면 2nm~5nm이고, 유전체층(180)의 제2 영역(2)의 웰 영역의 두께는 예를 들면 4nm~8nm이고, 제2 영역(2)의 트랜지스터의 내전압을 향상시킬 수 있다. 개구(11) 및 유전체층(180)을 설치함으로써, 후속 트랜지스터의 유효 폭을 증가시키고, 소자의 성능을 향상시키며, 누설 전류 현상을 감소시킨다.
도 6에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 유전체층(180)을 형성한 후, 유전체층(180)에 더미 게이트(190)를 형성한다. 구체적으로, 유전체층(180)에 보호층(191), 다결정 실리콘층(192), 차폐층(193) 및 반사 방지층(194)을 순차적으로 형성한다. 본 실시예에서, 보호층(191)은 예를 들면 질화티타늄등이며, 예를 들면 ALD(Atomic Layer Deposition)를 이용하여 보호층(191)을 제조하고, 보호층(191)을 설치함으로써, 후속 제조 과정에서, 유전체층(180)이 오염되거나 또는 손상되는 것을 방지하여, 후속 제조의 금속 게이트의 성능을 향상시킬 수 있다. 다결정 실리콘층(192)은 N형 도핑된 다결정 실리콘층이고, 후속 공정에서, 다결정 실리콘층(192)의 제거 속도를 향상시킬 수 있다. 차폐층(193)은 예를 들면 질화규소, 질화티타늄 또는 질탄화규소 중의 1종 이상이다. 반사 방지층(194)은 예를 들면 질산화규소 등 반사 물질로서, 더미 게이트(190) 형성 과정에서, 더미 게이트(190)의 구조의 완전성을 보장한다. 반사 방지층(194)에 패턴화된 포토레지스트층(미도시)을 형성하고, 이후 반사 방지층(194), 차폐층(193), 다결정 실리콘층(192) 및 보호층(191)에 대해 식각하고, 유전체층(180)을 식각 저지층으로 하고, 유전체층(180)에 적층된 기둥형 구조를 형성하여, 차폐층(193) 및 반사 방지층(194)을 제거하고, 유전체층(180)에 더미 게이트(190)를 형성하고, 더미 게이트(190)는 제1 웰 영역(160) 및 제2 웰 영역(170)에 위치한다.
도 7에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 더미 게이트(190) 형성 후, 더미 게이트(190)의 양측에 측벽 구조(200)를 형성하고, 즉, 측벽 구조(200)는 더미 게이트(190)의 측면에 형성되고, 측벽 구조(200)는 유전체층(180)에 위치하고, 측벽 구조(200)의 가장자리는 더미 게이트(190)의 하방에 위치한 유전체층(180)의 가장자리와 중합된다. 본 실시예에서, 측벽 구조(200)는 적층 구조이며, 측벽 구조(200)는 예를 들면 제1 절연층(201), 제1 응력층(202), 제2 절연층(203) 및 제2 응력층(204)을 포함하고, 절연층은 산화규소 등이고, 응력층은 예를 들면 질화규소 등이다. 즉, 측벽 구조(200)는 산화규소층/질화 규소층의 적층이며, 그중 응력층은 더미 게이트(190)를 제거하는 과정에서, 측벽 구조의 안정성을 확보하고, 측벽 구조의 기울기로 인한 후속 게이트의 불균일 증착을 감소시켜, 게이트 구조의 균일성을 향상시키고, 반도체 구조의 임계값 전압의 안정성을 향상시킬 수 있다. 다른 실시예에서, 측벽 구조(200)는 또한 단층 절연층 또는 기타 구조일 수 있다. 측벽 구조를 다층 구조로 설치함으로써, 측벽 구조의 후속 공정에서의 손실을 감소시킬 수 있다.
도 8 내지 도 9에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 측벽 구조(200)를 형성한 후, 제2 웰 영역(170)에 저농도 도핑 영역(210)을 형성하고, 저농도 도핑 영역(210)은 측벽 구조(200)와 얕은 트렌치 격리 구조(150) 사이에 위치하고, 측벽 구조(200) 및 얕은 트렌치 격리 구조(150)에 인접하여, 형성된 트랜지스터의 단채널 효과를 개선한다. 구체적으로, 낮은 주입 에너지로 도핑 이온을 주입하므로, 형성된 저농도 도핑 영역(210)은 제2 웰 영역의 유전체층(180)에 가까운 일측에 위치한다. 주입된 도핑 이온은 예를 들면, 인, 비소 또는 알루미늄등 N형 이온이고, 저농도 도핑 영역(210)은 NMOS트랜지스터의 소스 또는 드레인 영역으로 할 수 있다. 저농도 도핑 영역(210)을 형성한 후, 얕은 트렌치 격리 구조(150), 제1 웰 영역(160) 및 제2 웰 영역(170) 상의 유전체층(180)을 제거하고, 더미 게이트(190) 및 측벽 구조(200)의 피복 영역의 유전체층(180)을 남기고, 개구(11) 내의 유전체층(180)을 남겨, 개구(11) 내의 유전체층(180)과 기판(110)은 동일 평면을 이룬다. 본 실시예에서, 유전체층(180)은 건식 식각, 습식 식각 또는 건식 식각과 습식 식각의 조합을 통해 제거할 수 있다. 저농도 도핑 영역(210)을 형성한 후 유전체층(180)을 제거하여, 저농도 도핑 영역(210)을 형성할 때, 제2 웰 영역(170)의 손상을 방지하여, 반도체 소자의 성능을 향상시킬 수 있다.
도 10 내지 도 11에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 유전체층(180)을 제거한 후, 제1 웰 영역(160)에 오목홈(12)을 형성하고, 오목홈(12)은 측벽 구조(200)와 얕은 트렌치 격리 구조(150) 사이에 위치하고, 측벽 구조(200) 및 얕은 트렌치 격리 구조(150)와 인접한다. 구체적으로, 기판(110)에 패턴화된 포토레지스트층(미도시)을 형성하고, 제1 웰 영역(160) 상의 측벽 구조(200) 양측의 기판(110)을 건식 식각 또는 습식 식각하여, 오목홈(12)을 형성한다. 본 실시예에서, 오목홈(12)의 측벽은 개구가 다변형으로 설치되고, 후속 증착 응력 영역(220)과 트랜지스터의 트렌치 영역의 접촉 면적이 확대되어, 트렌치 영역이 받는 응력 작용을 향상시켜, 트렌치 영역 내의 이동율을 향상시킨다. 오목홈(12) 내에 반도체 재료를 증착시켜 응력 영역(220)을 형성하고, 응력 영역(220)은 PMOS트랜지스터의 소스 영역 또는 드레인 영역일 수 있다. 본 실시예에서, 응력 영역(220)은 예를 들면 실리콘-게르마늄(SiGe)일 수 있고, SiGe는 P형 이물질이 도핑된 SiGe이다. 응력 영역(220)의 형상 및 오목홈(12) 형상은 예를 들면 다각형 형상으로서 일치하고, 다각형의 일변은 얕은 트렌치 격리 구조(150)와 인접하고, 응력 영역(220)은 더미 게이트(190) 저부를 향해 연신되고, 측벽 구조(200) 및 더미 게이트(190)의 연결부분까지 연신된다. 응력 영역(220)이 측벽 구조(200) 및 더미 게이트(190)의 연결부분까지 연신되도록 설정함으로써, 응력 영역(220)이 더미 게이트(190) 저부로 연신될 때, 발생하는 누설 전류 현상을 방지할 수 있고, 동시에, 응력 영역(220)이 측벽 구조(200) 및 더미 게이트(190) 연결 부분까지 연신되지 않으면, 응력 영역(220)사이의 트랜치 영역 폭이 커, 캐리어 이동율이 감소하고, 반도체 소자의 성능에 영향을 미친다. 따라서, 응력 영역(220)이 측벽 구조(200)와 더미 게이트(190)의 연결부분까지 연신될 때, 반도체 소자의 전기적 성능이 제일 좋은 효과에 이르게 된다. 본 실시예에서, 응력 영역(220)은 예를 들면 저온 에피택셜 공정에 의해 증착 및 제조되고, 저온 에피택셜 공정에 이용되는 외부 소스 가스는 게르마늄 소스 가스, 실리콘 소스 가스, 염화수소 가스 및 수소 가스 등을 포함하고, 게르마늄 소스 가스 및 실리콘 소스 가스의 비율을 조절하여, 응력 영역(220) 중 게르마늄의 비율을 조절하고, 응력 영역(220) 중 게르마늄의 비율은 예를 들면 20%~40%이다. 게르마늄 함량을 제어함으로써, 응력 영역(220)과 오목홈(12) 내벽의 격자 상수 차이를 감소시켜, 응력 영역(220) 내의 결함을 감소시킬 수 있다. 응력 영역(220)을 형성한 후, 저농도 도핑 영역(210)과 응력 영역(220)을 활성화하고, 예를 들면 기판(110)에 대해 RTA를 진행한다. RTA를 통해, 제조 공정중 생성된 격자 결함을 보수하고, 도핑 이온을 활성화하고, 도핑 이온이 삼자 사이로의 확산을 최소화하여, 최적화를 획득하고, 나아가 응력층과 저농도 도핑 영역을 활성화하고, RTA는 또한 순간적으로 강해지는 확산을 감소시킬 수 있다.
도 12에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 더미 게이트(190), 저농도 도핑 영역(210) 및 응력 영역(220)은 자기정렬 블록(Self-Aligned Block, SAB)(230)을 형성한다. 구체적으로, 유전체층(180), 더미 게이트(190), 저농도 도핑 영역(210) 및 응력 영역(220) 상에 금속층(미도시)을 형성하고, 금속층은 티타늄층(Ti), 코발트층(Co) 또는 니켈층(Ni) 등이다. 다음, 기판(110)에 대해 제1차 소둔을 진행하고, 제1차 소둔의 온도는 예를 들면 300℃~350℃이고, 금속 원자와 더미 게이트(190), 저농도 도핑 영역(210) 또는 응력 영역(220) 중의 실리콘 원자를 반응시켜, 중간 실리사이드층을 형성하고, 그 다음, 화학용액에 의해 미반응된 금속층을 선택적으로 제거하고, 중간 실리사이드층에 대해 제2차 소둔을 진행하고, 제2차 소둔 온도는 제1 차 소둔 온도보다 높고, 제2차 소둔 온도는 예를 들면 400℃~500℃이다. 중간 실리사이드층은 소둔 이후 실리사이드층으로 변환되고, 바로 자기정렬 블록(230)이다. 자기정렬 블록(230)은 우수한 열안정성을 갖고, 소자의 저항을 감소시킬 수 있고, 후속 제조의 금속 전극과의 우수한 접촉을 보장한다.
도 6 및 도 13에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 자기정렬 블록(230)을 형성한 후, 더미 게이트(190) 상부의 자기정렬 블록(230) 및 더미 게이트(190) 중의 다결정 실리콘층(192)을 제거하고, 더미 게이트(190) 중의 보호층(191)을 남겨, 트렌치(13)를 형성하고, 즉, 트렌치(13)는 보호층(191)을 노출시킨다. 다결정 실리콘층(192)을 제거할 때, 건식 식각, 습식 식각 또는 건식 식각과 습식 식각의 조합을 이용할 수 있다. 건식 식각을 이용할 때, 염소, 브롬, 헬륨, 브롬화수소 또는 이들 중 적어도 하나의 가스와 산소의 혼합 가스를 선택할 수 있고, 건식 식각 이방성, 선택성이 우수하며, 식각 효율이 높다. 습식 식각을 이용하면, 테트라메틸암모늄하이드록시사이드 용액 또는 수산화칼륨용액을 선택 사용하여 다결정 실리콘층(192)을 제거할 수 있고, 습식 식각을 이용하는 장점은 조작이 간단하고, 장비에 대한 요구가 낮으며, 쉽게 대량 생산 가능하다는 점이다. 식각 과정에서, 측벽 구조(200)를 남겨, 금속 게이트의 위치를 정의하고, 후속으로 제조되는 금속 게이트의 측벽 구조로 한다.
도 14 내지 도 16에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 트렌치(13)를 형성한 후, 트렌치(13) 내에 금속을 증착시켜, 금속 게이트(260)를 형성하고, 금속 게이트(260)는 예를 들면 단층 금속, 다층 금속 또는 금속화합물 적층 등 구조일 수 있다. 금속 게이트(260)는 제1 금속 게이트(240) 및 제2 금속 게이트(250)를 포함하고, 제1 금속 게이트(240)는 PMOS트랜지스터의 금속 게이트이고, 제2 금속 게이트(250)는 NMOS트랜지스터의 금속 게이트이다.
도 14 내지 도 15에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 도 15는 제1 금속 게이트(240)의 기판(110) 상에서의 구조 개략도이다. 제1 금속 게이트(240)는 유전체층(180), 보호층(191), 제1 차단층(241), 제1 일-함수 금속층(242) 및 제1 금속 도전층(243)을 포함한다. 유전체층(180)은 고유전상수 유전체층이며, 보호층(191)은 더미 게이트를 형성하는 과정에서 형성되고, 유전체층(180)에 대한 손상을 감소시킨다. 제1 차단층(241)은 보호층(191)에 형성되고, 제1 차단층(241)의 재료는 질화티타늄(TiN) 또는 질화탄탈륨(TaN)등 금속 화합물 또는 이들의 적층일 수 있다. 본 실시예에서, 제1 차단층(241)은 질화티타늄층 또는 질화탄탈륨층을 포함하고, 질화탄탈륨층은 보호층(191)에 설치되고, 질화티타늄층은 질화 탈탄륨층에 설치된다. 제1 차단층(241)은 원자층 증착, 물리 기상 증착 또는 화학 기상 증착 등 방법을 이용하여 형성될 수 있다. 제1 일-함수 금속층(242)은 제1 차단층(241)에 설치되고, 제1 일-함수 금속층(242)은 예를 들면 P형 일-함수 금속층이고, 그 재료는 질화 탄탈륨, 질화 티타늄, 알루미늄화 티타늄(TiAl), 질화티탄알루미늄(TiAIN) 또는 질화텅스텐(WN)등 중 1종 또는 적층일 수 있다. 본 실시예에서, 제1 일-함수 금속층(242)은 예를 들면 알루미늄화 티타늄층 및 질화티타늄의 적층이고, 알루미늄화 티타늄층은 제1 차단층(241)에 설치되고, 질화티타늄은 알루미늄화 티타늄층에 설치되고, 제1 일-함수 금속층(242)은 예를 들면 PECVD(Plasma Enhanced Chemical Vapor Deposition), 원자층 증착 또는 물리 기상 증착 등 방법을 통해 형성된다. 제1 일-함수 금속층(242)에 제1 금속 도전층(243)이 형성되고, 제1 금속 도전층(243)은 예를 들면 금속 텅스텐, 구리 또는 은 등 도전성이 좋은 금속으로서, 트랜지스터의 전기적 성능을 향상시키고, 제1 금속 도전층(243)은 예를 들면 마그네트론 스퍼터링 또는 증착 등 방식으로 형성된다. 제1 금속 도전층(243)을 형성한 후, 평탄화 공정을 진행하여, 제1 금속 도전층(243)의 평탄도를 향상시킨다.
도 14 및 도 16에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 도 16은 기판(110) 상에서의 제2 금속 게이트(250)의 층 구조 개략도이다. 제2 금속 게이트(250)는 유전체층(180), 보호층(191), 제2 차단층(251), 제2 일-함수 금속층(252) 및 제2 금속 도전층(253)을 포함한다. 유전체층(180)은 고유전상수 유전체층이며, 보호층(191)은 더미 게이트를 형성하는 과정에서 형성되고, 유전체층(180)에 대한 손상을 줄인다. 제2 차단층(251)은 보호층(191)에 형성되고, 제2 차단층(251)의 재료는 질화티타늄 또는 질화탄탈륨 등 금속 화합물 또는 이들의 적층일 수 있다. 본 실시예에서, 제2 차단층(251)은 예를 들면 질화탈탄륨층이고, 제2 차단층(251)은 원자층 증착, 물리 기상 증착 또는 화학 기상 증착 등 방법을 이용하여 형성될 수 있다. 제2 일-함수 금속층(252)은 제2 차단층(251)에 설치되고, 제2 일-함수 금속층(252)은 예를 들면 N형 일-함수 금속층이고, 그 재료는 질화탄탈륨, 질화티타늄, 알루미늄화 티타늄, 질화티탄알루미늄 또는 질화 텅스텐 등 중의 1종 또는 적층일 수 있다. 본 실시예에서, 제2 일-함수 금속층(252)은 예를 들면 알루미늄화 티타늄층 및 질화티타늄의 적층이고, 알루미늄화 티타늄층은 제2 차단층(251)에 설치되고, 질화티타늄은 알루미늄화 티타늄층에 설치되고, 제2 일-함수 금속층(252)은 예를 들면 플라즈마 강화 화학 기상 증착법(PECVD), 원자층 증착 또는 물리 기상 증착 등 방법을 통해 형성된다. 제2 일-함수 금속층(252)에 제2 금속 도전층(253)을 형성하고, 제2 금속 도전층(253)은 금속 텅스텐, 구리 또는 은 등 도전성이 좋은 금속으로서, 트랜지스터의 전기적 성능을 향상시키고, 제2 금속 도전층(253)은 예를 들면 마그네트론 스퍼터링 또는 증착 등 방식으로 형성된다. 제2 금속 도전층(253)을 형성한 후, 평탄화 공정을 진행하여, 제2 금속 도전층(253)의 평탄도를 향상시킨다. 본 실시예에서, NMOS트랜지스터 및 PMOS트랜지스터의 금속 게이트의 금속 도전층을 연결하거나 또는 분리할 수 있고, 실제 생산에 따라 조절할 수 있으며, 금속 도전층은 서로 연결하면, 얕은 트렌치 격리 구조(150)에서의 금속 도전층의 높이는 기판(110)에서의 높이보다 낮고, 얕은 트렌치 격리 구조(150)에서의 금속 도전층의 높이는 기판(110)에서의 높이보다 낮고, 높이차는 예를 들면 5nm 및 그 이상이다.
도 17에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 금속 게이트(260)를 형성한 후, 기판(110)의 금속 게이트(260)에 가까운 일측에 패시베이션 보호층(270)을 형성하고, 즉, 패시베이션 보호층(270)은 금속 게이트(260), 유전체층(180), 자기정렬 블록(230) 및 측벽 구조(200)를 커버한다. 패시베이션 보호층(270)은 금속 게이트(260) 및 자기정렬 블록(230)의 위치에 제2 오목부(14)가 설치되어 있고, 금속 게이트(260) 및 자기정렬 블록(230)을 노출시켜, 금속 전극의 위치를 정의하고 금속 전극을 연결한다. 본 실시예에서, 패시베이션 보호층(270)은 예를 들면 산화규소 또는 산화티타늄 등 절연재료이며, 소자를 보호하고, 소자의 내압성을 향상시킨다. 패시베이션 보호층(270)을 설치하여 소자의 사용 수명을 향상시키고, 소자의 성능을 향상시킨다.
도 17 내지 도 18에 도시한 바를 참고하면, 본 발명의 일 실시예에서, 상기 기판(110)에 절연층(280)을 형성하고, 절연층은 전체 기판(110)의 표면을 커버하고, 절연층(280)은 예를 들면 산화규소층으로 설정된다. 절연층(280)을 형성한 후, 평탄화 공정을 진행하고, 절연층(280)에 복수의 채널을 설치하고, 채널은 제2 오목부(14)에 위치하고, 채널은 금속 게이트(260) 및 자기정렬 블록(230)을 노출시키고, 채널 내에 텅스턴, 구리 또는 은 등과 같은 금속 와이어가 설치되어, 전극을 형성한다. 전극은 소스(21), 게이트(22) 및 드레인(23)을 포함하고, 소스(21)는 금속 게이트(260)의 일측에 위치하고, 자기정렬 블록(230)에 연결된다. 게이트(22)는 금속 게이트(260)에 설치되고, 금속 게이트(260)의 금속 도전층과 연결된다. 드레인(23)은 금속 게이트(260)의 타측에 설치되고, 자기정렬 블록(230)과 연결된다.
종합하자면, 본 발명은 반도체 소자 및 그 제조 방법을 제공하고, 더미 게이트를 형성하기 전, 유전체층을 형성하여, 반도체 소자의 전기학적 성능을 향상시키고, 또한 반도체 소자의 유효 폭을 증가시켜, 반도체 소자의 효능을 증가시킨다. 동일 기판 상에 서로 다른 기능의 반도체 소자의 성능을 향상시켜, 고품질의 반도체 소자를 얻는다.
상기 공개된 본 발명의 실시예는 본 발명의 설명을 돕기 위한 것이다. 실시예는 모든 세부 사항을 자세히 설명하지 않았고, 또한 상기 발명이 상술한 구체적인 실시 방식으로만 제한되지 않는다. 본 명세서의 내용에 따라, 다양한 수정 및 변경이 가능한 것은 자명한 것이다. 본 명세서는 이러한 실시예를 선택하여 구체적으로 설명하며, 본 발명의 원리 및 실제 응용을 더욱 잘 이해하기 위한 것이므로, 당업자라면 본 발명을 더욱 잘 이해하고 이용할 수 있다. 본 발명은 단지 청구범위 및 그 전체 범위와 균등물에 의해서만 제한된다.
110: 기판 120: 패드 산화층
130: 패드 질화층 140: 패턴화 포토레지스트층
141: 제1 오목부 150: 얕은 트렌치 격리 구조
160: 제1 웰 영역 170: 제2 웰 영역
180: 유전체층 190: 더미 게이트
191: 보호층 192: 다결정 실리콘층
193: 차폐층 194: 반사 방지층
200: 측벽 구조 201: 제1 절연층
202: 제1 응력층 203: 제2 절연층
204: 제2 응력층 210: 저농도 도핑 영역
220: 응력 영역 230: 자기정렬 블록(SAB, Self-Aligned Block)；
240: 제1 금속 게이트 241: 제1 차단층
242: 제1 일-함수 금속층 243: 제1 금속 도전층
250: 제2 금속 게이트 251: 제2 차단층
252: 제2 일-함수 금속층 253: 제2 금속 도전층
260: 금속 게이트 270: 패시베이션 보호층
280: 절연층 11: 개구
12: 오목홈 13: 트렌치
14: 제2 오목부 21: 소스
22: 게이트 23: 드레인

Claims (11)

  1. 기판, 얕은 트렌치 격리 구조, 유전체층, 게이트, 소스 및 드레인을 포함하는 반도체 소자에 있어서,
    상기 기판은 제1 영역 및 제2 영역을 포함하고;
    상기 얕은 트렌치 격리 구조는 상기 제1 영역 및 상기 제2 영역에 설치되고, 상기 기판의 표면보다 낮고, 개구를 형성하며, 상기 개구는, 상기 기판 상의 패드 산화층을 제거할 때, 식각 시간을 연장하여, 일부 상기 얕은 트렌치 격리 구조를 제거하여 획득하고, 상기 얕은 트렌치 격리 구조는 상기 기판의 표면보다 10nm~30nm 낮고;
    상기 유전체층은 상기 개구 내 및 상기 기판에 설치되고, 또한, 상기 유전체층이 상기 제2 영역에서의 높이는 상기 제1 영역에서의 높이보다 높으며;
    상기 게이트는 상기 유전체층에 설치되고;
    상기 소스는 상기 기판에 설치되고, 상기 게이트의 일측에 위치하고; 및
    상기 드레인은 상기 기판에 설치되고, 상기 게이트의 타측에 위치하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 소자는 측벽 구조를 포함하고, 상기 측벽 구조는 상기 게이트의 양측에 위치하고, 상기 측벽 구조는 상기 유전체층에 위치하는, 반도체 소자.
  3. 제2항에 있어서,
    상기 측벽 구조는 단층 절연층이거나, 또는 절연층과 응력층의 적층 구조인, 반도체 소자.
  4. 제2항에 있어서,
    상기 반도체 소자는 패시베이션 보호층을 포함하고, 상기 패시베이션 보호층은 상기 게이트, 상기 측벽 구조 및 상기 유전체층에 설치되는, 반도체 소자.
  5. 제2항에 있어서,
    상기 게이트는 제1 금속 게이트를 포함하고, 상기 제1 금속 게이트 양측의 상기 기판에 응력 영역이 설치되어 있는, 반도체 소자.
  6. 제5항에 있어서,
    상기 응력 영역은 상기 제1 금속 게이트 저부를 향해 연신되고, 상기 측벽 구조와 상기 제1 금속 게이트의 연결부분까지 연신되는, 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트는 제2 금속 게이트를 포함하고, 상기 제2 금속 게이트 양측의 기판에 저농도 도핑 영역이 설치되어 있는, 반도체 소자.
  8. 제1항에 있어서,
    상기 유전체층의 상기 제1 영역에서의 두께는 2nm~5nm이고, 상기 유전체층의 상기 제2 영역에서의 두께는 4nm~8nm인, 반도체 소자.
  9. 제1항에 있어서,
    상기 게이트는 단층 금속, 다층 금속 또는 금속과 금속 화합물 적층 구조인, 반도체 소자.
  10. 반도체 소자의 제조 방법에 있어서,
    제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 영역 및 상기 제2 영역에 복수의 얕은 트렌치 격리 구조를 형성하는 단계;
    상기 기판 상의 패드 산화층을 제거할 때, 식각 시간을 연장하여, 일부의 상기 얕은 트렌치 격리 구조를 제거하는 단계;
    상기 얕은 트렌치 격리 구조에 상기 기판의 표면보다 낮은 개구를 형성하고, 상기 얕은 트렌치 격리 구조는 상기 기판의 표면보다 10nm~30nm 낮은, 단계;
    상기 개구 내 및 상기 기판에 유전체층을 형성하되, 상기 제2 영역에서의 높이가 상기 제1 영역에서의 높이보다 높도록 상기 유전체층을 형성하는 단계;
    상기 유전체층에 게이트를 형성하는 단계;
    상기 기판에 상기 게이트의 일측에 위치하는 소스를 형성하는 단계; 및
    상기 기판에 상기 게이트의 타측에 위치하는 드레인을 형성하는 단계;를 포함하는, 반도체 소자의 제조 방법.
  11. 삭제
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