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KR102893006B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법

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KR102893006B1
KR102893006B1 KR1020200106870A KR20200106870A KR102893006B1 KR 102893006 B1 KR102893006 B1 KR 102893006B1 KR 1020200106870 A KR1020200106870 A KR 1020200106870A KR 20200106870 A KR20200106870 A KR 20200106870A KR 102893006 B1 KR102893006 B1 KR 102893006B1
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KR
South Korea
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film
pattern
barrier
interlayer insulating
insulating film
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김경욱
김락환
유승용
정은지
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막의 상부에 제공된 하부 배선; 상기 제1 층간 절연막 및 상기 하부 배선 상의 식각 정지막; 상기 식각 정지막 상의 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공된 상부 배선, 상기 상부 배선은 상기 식각 정지막을 관통하여 상기 하부 배선에 연결되는 비아부를 포함한다. 상기 비아부는, 배리어 패턴 및 상기 배리어 패턴 상의 도전 패턴을 포함하고, 상기 배리어 패턴은: 상기 도전 패턴과 상기 제2 층간 절연막 사이에 개재되는 제1 배리어 막; 및 상기 도전 패턴과 상기 하부 배선 사이에 개재되는 제2 배리어 막을 포함하며, 상기 제1 배리어 막의 비저항은 상기 제2 배리어 막의 비저항보다 크고, 상기 제1 배리어 막의 질소(N)의 농도는 상기 제2 배리어 막의 질소(N)의 농도보다 크다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막의 상부에 제공된 하부 배선; 상기 제1 층간 절연막 및 상기 하부 배선 상의 식각 정지막; 상기 식각 정지막 상의 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공된 상부 배선, 상기 상부 배선은 상기 식각 정지막을 관통하여 상기 하부 배선에 연결되는 비아부를 포함할 수 있다. 상기 비아부는, 배리어 패턴 및 상기 배리어 패턴 상의 도전 패턴을 포함하고, 상기 배리어 패턴은: 상기 도전 패턴과 상기 제2 층간 절연막 사이에 개재되는 제1 배리어 막; 및 상기 도전 패턴과 상기 하부 배선 사이에 개재되는 제2 배리어 막을 포함하며, 상기 제1 배리어 막의 비저항은 상기 제2 배리어 막의 비저항보다 크고, 상기 제1 배리어 막의 질소(N)의 농도는 상기 제2 배리어 막의 질소(N)의 농도보다 클 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막의 상부에 제공된 하부 배선; 상기 제1 층간 절연막 및 상기 하부 배선 상의 식각 정지막; 상기 식각 정지막 상의 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공된 상부 배선, 상기 상부 배선은 상기 식각 정지막을 관통하여 상기 하부 배선에 연결되는 비아부를 포함할 수 있다. 상기 비아부는, 배리어 패턴 및 상기 배리어 패턴 상의 도전 패턴을 포함하고, 상기 배리어 패턴은, 상기 도전 패턴과 상기 제2 층간 절연막 사이 및 상기 도전 패턴과 상기 하부 배선 사이에 개재되며, 상기 배리어 패턴은, 상기 도전 패턴과 상기 제2 층간 절연막 사이에서 제1 질소 농도를 갖고, 상기 도전 패턴과 상기 하부 배선 사이에서 제2 질소 농도를 가지며, 상기 제1 질소 농도는 상기 제2 질소 농도보다 크고, 상기 배리어 패턴은, 상기 도전 패턴과 상기 제2 층간 절연막 사이에서 제1 두께를 갖고, 상기 도전 패턴과 상기 하부 배선 사이에서 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 유전 패턴; 상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막 내에 제공된 제1 금속 층; 상기 제2 층간 절연막 상의 제3 층간 절연막 내에 제공된 제2 금속 층; 및 상기 제2 층간 절연막과 상기 제3 층간 절연막 사이에 개재된 식각 정지막을 포함할 수 있다. 상기 제1 금속 층은 상기 제1 방향에 교차하는 제2 방향으로 연장되는 하부 배선을 포함하고, 상기 하부 배선은 상기 활성 콘택과 전기적으로 연결되며, 상기 제2 금속 층은 상기 제1 방향으로 연장되는 상부 배선을 포함하고, 상기 상부 배선은 상기 식각 정지막을 관통하여 상기 하부 배선에 연결되는 비아부를 포함하며, 상기 비아부는, 배리어 패턴 및 상기 배리어 패턴 상의 도전 패턴을 포함하고, 상기 배리어 패턴은, 상기 도전 패턴과 상기 제3 층간 절연막 사이 및 상기 도전 패턴과 상기 하부 배선 사이에 개재되며, 상기 배리어 패턴은, 상기 도전 패턴과 상기 제2 층간 절연막 사이에서 제1 질소 농도를 갖고, 상기 도전 패턴과 상기 하부 배선 사이에서 제2 질소 농도를 가지며, 상기 제1 질소 농도는 상기 제2 질소 농도보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 트랜지스터들을 형성하는 것; 상기 트랜지스터들 상에 제1 층간 절연막을 형성하는 것; 상기 제1 층간 절연막의 상부에 하부 배선을 형성하는 것; 상기 제1 층간 절연막 및 상기 하부 배선 상에 식각 정지막을 형성하는 것; 상기 식각 정지막 상에 제2 층간 절연막을 형성하는 것; 및 상기 제2 층간 절연막 내에 상부 배선을 형성하는 것을 포함할 수 있다. 상기 상부 배선을 형성하는 것은: 상기 제2 층간 절연막을 패터닝하여, 상기 제2 층간 절연막 및 상기 식각 정지막을 관통하여 상기 하부 배선의 상면을 노출하는 배선 홀을 형성하는 것; 상기 하부 배선의 상기 노출된 상면 상에 금속 증착 억제층을 선택적으로 형성하는 것; 상기 배선 홀 내에 제1 배리어 막을 형성하는 것, 상기 제1 배리어 막은 상기 금속 증착 억제층을 제외한 상기 배선 홀의 내벽 상에 형성되고; 상기 금속 증착 억제층을 선택적으로 제거하여, 상기 하부 배선의 상기 상면을 다시 노출하는 것; 상기 배선 홀 내에 상기 제1 배리어 막보다 비저항이 작은 제2 배리어 막을 형성하는 것, 상기 제2 배리어 막은 상기 하부 배선의 상기 노출된 상면을 덮고; 및 상기 제2 배리어 막 상에 상기 배선 홀을 채우는 도전 막을 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자에 있어서, 하부 도전체에 연결되는 상부 도전체(예를 들어, 배선 또는 콘택)는 제1 배리어 막과 제2 배리어 막으로 이루어진 배리어 패턴을 포함할 수 있다. 제2 배리어 막은 제1 배리어 막보다 비저항이 작을 수 있다. 제1 배리어 막을 제외한 제2 배리어 막이 하부 도전체와 상부 도전체 사이에 개재되어, 이들을 전기적으로 연결할 수 있다. 결과적으로, 본 발명에 따르면 하부 도전체와 상부 도전체 사이의 접촉 저항이 낮아질 수 있고, 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 4a는 도 3의 상부 배선의 비아부에 대하여 제4 방향에 따른 성분 분석 결과를 나타낸 그래프이다.
도 4b는 도 3의 상부 배선의 비아부에 대하여 제5 방향에 따른 성분 분석 결과를 나타낸 그래프이다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 10c, 도 12c 및 도 14c는 각각 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 10d, 도 12d 및 도 14d는 각각 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다.
도 15 내지 도 19는 본 발명의 실시예들에 따른 상부 배선을 형성하는 방법을 설명하기 위한 것으로, 도 14a의 M 영역을 확대한 단면도들이다.
도 20 내지 도 29 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M 영역을 확대한 단면도이다.
도 30은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 N 영역을 확대한 단면도이다.
도 31a 내지 도 31d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 32는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 33a 내지 도 33d는 각각 도 32의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 36는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 즉, 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 층, 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 제1 금속 층은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 층은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 층의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 층은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 층은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속, 및 질소(N)를 포함할 수 있다. 제1 금속 층은 탄소(C)를 더 포함할 수 있다. 제1 금속 층은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 층은 제1 금속 층에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 층은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는, 게이트 전극들(GE)간의 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 제1 도전 패턴(FM1) 및 제1 도전 패턴(FM1)을 감싸는 제1 배리어 패턴(BM1)을 포함할 수 있다. 예를 들어, 제1 도전 패턴(FM1)은 알루미늄, 구리, 텅스텐, 몰리브데늄, 루테늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 측벽들 및 바닥면을 덮을 수 있다. 제1 배리어 패턴(BM1)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 포함할 수 있다. 하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2) 아래에 제공될 수 있다.
제1 하부 배선들(LIL1)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(LIL1) 각각은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(LIL1)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(LIL2)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)과 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1) 사이에 배치될 수 있다. 제2 하부 배선들(LIL2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제2 하부 배선들(LIL2)은 라인 형태 또는 바 형태를 가질 수 있다. 제2 하부 배선들(LIL2) 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다.
도 2c를 다시 참조하면, 제1 하부 배선들(LIL1) 각각의 선폭은 제1 폭(W1)일 수 있다. 제2 하부 배선들(LIL2) 각각의 선폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 예를 들어, 제2 폭(W2)은 12nm보다 작을 수 있다. 제1 폭(W1)은 12nm보다 클 수 있다.
제1 및 제2 하부 배선들(LIL1, LIL2) 각각은, 제2 도전 패턴(FM2) 및 제2 도전 패턴(FM2)을 감싸는 제2 배리어 패턴(BM2)을 포함할 수 있다. 제2 배리어 패턴(BM2)의 단면은 U자 형태를 가질 수 있다. 제2 배리어 패턴(BM2)의 상면은 제3 층간 절연막(130)의 상면과 실질적으로 동일할 수 있다. 다른 예로, 제2 배리어 패턴(BM2)의 상면은 제3 층간 절연막(130)의 상면보다 낮을 수도 있다.
제2 배리어 패턴(BM2)은, 하부 배선(LIL1 또는 LIL2)과 제3 층간 절연막(130)간의 접착 특성(adhesion)을 향상시킬 수 있다. 제2 배리어 패턴(BM2)은, 제2 도전 패턴(FM2)의 금속 성분이 제3 층간 절연막(130)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 제2 배리어 패턴(BM2)은, 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
제2 배리어 패턴(BM2) 상에 제2 도전 패턴(FM2)이 제공될 수 있다. 제2 배리어 패턴(BM2)은 제2 도전 패턴(FM2)의 양 측벽들과 바닥면을 덮을 수 있다. 제2 도전 패턴(FM2)은, 하부 배선(LIL1 또는 LIL2)을 구성하는 금속 패턴들 중 가장 큰 부피를 가질 수 있다. 제2 도전 패턴(FM2)은, 예를 들어, 구리(Cu), 루테늄(Ru), 코발트(Co), 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다.
도시되진 않았지만, 제2 도전 패턴(FM2) 상에 금속 캐핑 패턴이 더 제공될 수 있다. 금속 캐핑 패턴은 제2 도전 패턴(FM2)의 상면을 덮는 얇고 균일한 두께의 막일 수 있다. 금속 캐핑 패턴은 루테늄(Ru), 코발트(Co), 또는 그래핀(Graphene)을 포함할 수 있다.
하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 하부 비아들(VI)은, 제2 하부 배선들(LIL2)과 게이트 콘택들(GC) 사이에 개재될 수 있다.
제3 및 제4 층간 절연막들(130, 140) 사이에 식각 정지막(ESL)이 개재될 수 있다. 식각 정지막(ESL)은 제1 및 제2 하부 배선들(LIL1, LIL2)을 직접 덮을 수 있다. 식각 정지막(ESL)은 제3 층간 절연막(130)의 상면을 덮을 수 있다.
식각 정지막(ESL)은 단일 층 또는 적층된 복수개의 층들을 포함할 수 있다. 일 실시예로, 식각 정지막(ESL)은 Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유하는 금속 산화막 또는 금속 질화막을 포함할 수 있다. 다른 실시예로, 식각 정지막(ESL)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(UIL)을 포함할 수 있다. 상부 배선들(UIL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(UIL)은 라인 형태 또는 바 형태를 가질 수 있다. 상부 배선들(UIL)은 제2 방향(D2)을 따라 배열될 수 있다.
상부 배선(UIL)은 라인부(LIP) 및 비아부(VIP)를 포함할 수 있다. 라인부(LIP)는 제4 층간 절연막(140) 상부에 제공되어, 제1 방향(D1)으로 연장되는 부분일 수 있다. 비아부(VIP)는 제4 층간 절연막(140)의 하부에 제공되어, 라인부(LIP)로부터 제1 금속 층(M1)을 향해 연장될 수 있다. 다시 말하면, 비아부(VIP)는 제1 금속 층(M1)과 라인부(LIP) 사이에 개재되어, 이들을 서로 연결하는 비아일 수 있다. 비아부(VIP)는 제4 층간 절연막(140) 및 식각 정지막(ESL)을 관통하여 제1 금속 층(M1)을 향해 연장될 수 있다.
라인부(LIP) 및 비아부(VIP)는 서로 일체로 연결되어 하나의 도전체, 즉 하나의 상부 배선(UIL)을 구성할 수 있다. 라인부(LIP) 및 비아부(VIP)는 듀얼 다마신 공정을 통해 하나의 상부 배선(UIL)으로 형성될 수 있다.
도 3을 참조하여, 본 실시예에 따른 상부 배선(UIL)에 대해 보다 상세히 설명한다. 상부 배선(UIL)은 제3 배리어 패턴(BM3) 및 제3 배리어 패턴(BM3) 상의 제3 도전 패턴(FM3)을 포함할 수 있다.
제3 배리어 패턴(BM3)은, 제3 도전 패턴(FM3)의 금속 성분이 제4 층간 절연막(140)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 제3 배리어 패턴(BM3)은 제1 배리어 막(BAP1) 및 제2 배리어 막(BAP2)을 포함할 수 있다.
제1 배리어 막(BAP1)은 제3 도전 패턴(FM3)과 제4 층간 절연막(140) 사이게 개재되어 수직한 방향(즉, 제3 방향(D3))으로 연장될 수 있다. 제1 배리어 막(BAP1)은 제3 도전 패턴(FM3)과 제2 하부 배선(LIL2) 사이에 개재되지 않을 수 있다. 다시 말하면, 제1 배리어 막(BAP1)은 제3 도전 패턴(FM3)과 제2 하부 배선(LIL2) 사이에서 제2 방향(D2)으로 연장되는 부분을 포함하지 않을 수 있다.
제2 배리어 막(BAP2)은 제1 배리어 막(BAP1)과 제3 도전 패턴(FM3) 사이에 개재되어 제3 방향(D3)으로 연장될 수 있다. 제2 배리어 막(BAP2)은 제3 도전 패턴(FM3)과 제2 하부 배선(LIL2) 사이에 개재되어 제2 방향(D2)으로 연장될 수 있다. 다시 말하면, 제2 배리어 막(BAP2)의 단면은 U자 형태를 가질 수 있다. 제2 배리어 막(BAP2)은 제2 하부 배선(LIL2)의 제2 상면(TOS2)을 덮을 수 있다. 다시 말하면, 제3 도전 패턴(FM3)은 제2 배리어 막(BAP2)을 통해 제2 하부 배선(LIL2)과 전기적으로 연결될 수 있다.
제1 배리어 막(BAP1)은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다. 제2 배리어 막(BAP2)은 제1 배리어 막(BAP1)보다 비저항이 낮은 물질을 포함할 수 있다. 제2 배리어 막(BAP2)은 탄탈륨, 티타늄, 텅스텐, 니켈, 코발트, 백금 및 그래핀 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 배리어 막(BAP1)은 탄탈륨 질화막(TaN)이고 제2 배리어 막(BAP2)은 탄탈륨 막(Ta)일 수 있다.
본 발명의 일 실시예로, 후술할 도 4a에 나타난 바와 같이, 제1 배리어 막(BAP1)은 상대적으로 고농도의 질소(N)를 함유할 수 있다. 제1 배리어 막(BAP1)의 질소(N)의 농도는, 10 at% 내지 60 at%일 수 있다. 바람직하기로, 제1 배리어 막(BAP1)의 질소(N)의 농도는, 40 at% 내지 60 at%일 수 있다.
후술할 도 4b에 나타난 바와 같이, 제2 배리어 막(BAP2)은 상대적으로 저농도의 질소(N)를 함유하거나, 질소(N)를 전혀 함유하지 않을 수 있다. 제2 배리어 막(BAP2)의 질소(N)의 농도는, 0 at% 내지 5 at%일 수 있다. 즉, 제2 배리어 막(BAP2)은 질소(N)를 함유하지 않거나, 5 at%보다 작은 농도의 질소(N)만을 함유할 수 있다. 제2 배리어 막(BAP2)이 질소(N)를 함유하지 않거나 질소(N)를 미량으로 함유함으로써, 제2 배리어 막(BAP2)의 비저항이 제1 배리어 막(BAP1)의 비저항보다 작을 수 있다.
제3 도전 패턴(FM3)은 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)을 포함할 수 있다. 제1 도전 막(MEP1)은, 제3 배리어 패턴(BM3)과 제2 도전 막(MEP2) 사이에 개재될 수 있다. 제1 도전 막(MEP1)의 단면은 U자 형태를 가질 수 있다. 제1 도전 막(MEP1)은, 제2 도전 막(MEP2)과 제3 배리어 패턴(BM3)간의 접착 특성을 향상시킬 수 있다.
제2 도전 막(MEP2)은 상부 배선(UIL)을 구성하는 도전 막들 중 가장 큰 부피를 가질 수 있다. 제2 도전 막(MEP2)은 상대적으로 비저항이 작은 금속을 함유할 수 있다. 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)은, 구리(Cu), 코발트(Co), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택된 서로 다른 금속들을 포함할 수 있다. 예를 들어, 제1 도전 막(MEP1)은 코발트(Co)를 포함할 수 있고, 제2 도전 막(MEP2)은 구리(Cu)를 포함할 수 있다.
제1 배리어 막(BAP1)은 제2 방향(D2)으로 제1 두께(T1)를 가질 수 있다. 제2 배리어 막(BAP2)은, 제2 하부 배선(LIL2)의 제2 상면(TOS2) 상에서 제3 방향(D3)으로 제2 두께(T2)를 가질 수 있다. 제1 도전 막(MEP1)은 제2 하부 배선(LIL2)의 제2 상면(TOS2) 상에서 제3 방향(D3)으로 제3 두께(T3)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다. 제3 두께(T3)는 제1 두께(T1)보다 클 수 있다. 예를 들어, 제1 두께(T1)는 1nm 내지 2nm일 수 있다. 제2 두께(T2)는 1nm보다 작을 수 있다. 제3 두께(T3)는 2nm 내지 3nm일 수 있다.
제2 하부 배선(LIL2)의 상면은, 제1 상면(TOS1) 및 제2 상면(TOS2)을 포함할 수 있다. 제1 상면(TOS1)은 제1 레벨(LV1)에 위치하고, 제2 상면(TOS2)은 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)에 위치할 수 있다. 제2 상면(TOS2)이 제1 상면(TOS1)보다 낮아지면서, 제2 하부 배선(LIL2)의 상부에 제1 리세스(RS1)가 정의될 수 있다. 다시 말하면, 제1 리세스(RS1)의 바닥은 제2 상면(TOS2)일 수 있다. 식각 정지막(ESL)은 제2 하부 배선(LIL2)의 제1 상면(TOS1)을 덮을 수 있다.
상부 배선(UIL)의 비아부(VIP)의 하부는, 식각 정지막(ESL)을 관통하여 제1 리세스(RS1) 내에 제공될 수 있다. 제1 배리어 막(BAP1)은 제1 바닥면(BS1)을 가질 수 있다. 제1 바닥면(BS1)은 제2 상면(TOS2)으로부터 제3 방향(D3)으로 이격될 수 있다. 제1 바닥면(BS1)은 제2 상면(TOS2)보다 높을 수 있다.
제2 배리어 막(BAP2)은 제1 리세스(RS1)를 채울 수 있다. 제2 배리어 막(BAP2)은 제2 바닥면(BS2)을 가질 수 있다. 제2 바닥면(BS2)은 제2 상면(TOS2)과 동일한 레벨(LV2)에 위치할 수 있다. 다시 말하면, 제2 바닥면(BS2)은 제2 상면(TOS2)을 완전히 덮을 수 있다. 제2 배리어 막(BAP2)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제2 배리어 막(BAP2)은 제1 배리어 막(BAP1)의 제1 바닥면(BS1)을 덮을 수 있다.
본 발명의 실시예들에 따르면, 상부 배선(UIL)과 하부 배선(LIL1 또는 LIL2)간의 접촉은, 상대적으로 비저항이 큰 제1 배리어 막(BAP1)이 아닌, 상대적으로 비저항이 작은 제2 배리어 막(BAP2)에 의해 이루어질 수 있다. 결과적으로, 상부 배선(UIL)과 하부 배선(LIL1 또는 LIL2)간의 접촉 저항을 낮추어 소자의 전기적 특성을 향상시킬 수 있다.
한편 상부 배선(UIL)과 제4 층간 절연막(140) 사이에는 금속의 확산을 효과적으로 막을 수 있는 제1 배리어 막(BAP1)을 배치하여, 상부 배선(UIL)으로부터 제4 층간 절연막(140) 내부로 금속이 확산되는 문제를 효과적으로 방지할 수 있다.
도 4a는 도 3의 상부 배선(UIL)의 비아부(VIP)에 대하여 제4 방향(D4)에 따른 성분 분석 결과를 나타낸 그래프이다. 도 4b는 도 3의 상부 배선(UIL)의 비아부(VIP)에 대하여 제5 방향(D5)에 따른 성분 분석을 결과를 나타낸 그래프이다.
도 4a를 참조하면, 비아부(VIP)의 중심에서 제4 방향(D4)으로 갈수록 구리(Cu), 코발트(Co), 탄탈륨(Ta) 및 질소(N)가 순차적으로 검출되는 것을 확인할 수 있다. 이는, 제2 도전 막(MEP2), 제1 도전 막(MEP1), 제2 배리어 막(BAP2), 및 제1 배리어 막(BAP1)을 구성하는 성분들이 순차적으로 검출된 것이다.
도 4b를 참조하면, 비아부(VIP)의 중심에서 제5 방향(D5)으로 갈수록 구리(Cu), 코발트(Co), 탄탈륨(Ta) 및 구리(Cu)가 순차적으로 검출되는 것을 확인할 수 있다. 이는, 제2 도전 막(MEP2), 제1 도전 막(MEP1), 제2 배리어 막(BAP2), 및 제2 하부 배선(LIL2)을 구성하는 성분들이 순차적으로 검출된 것이다. 한편, 제5 방향(D5) 상에는 제1 배리어 막(BAP1)이 존재하지 않으므로, 탄탈륨(Ta) 및 질소(N)가 함께 검출되지 않은 것이다. 제5 방향(D5) 상에 질소(N) 성분이 존재하지 않으므로, 제5 방향(D5)의 비저항은 제4 방향(D4)에 비해 낮을 수 있다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다. 도 10c, 도 12c 및 도 14c는 각각 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다. 도 10d, 도 12d 및 도 14d는 각각 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다. 도 15 내지 도 19는 본 발명의 실시예들에 따른 상부 배선을 형성하는 방법을 설명하기 위한 것으로, 도 14a의 M 영역을 확대한 단면도들이다.
도 5 및 도 6을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 기판(100) 상에 로직 셀(LC)을 정의할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 일정한 피치로 제2 방향(D2)을 따라 배열되도록 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스 영역들(RSR1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고).
제1 활성 패턴(AP1)의 제1 리세스 영역(RSR1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스 영역들(RSR2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스 영역(RSR2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 형성하는 것을 포함할 수 있다.
제1 금속 층(M1) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140)을 패터닝하여, 배선 홀들(UIH)이 형성될 수 있다. 배선 홀들(UIH)은 포토리소그래피 공정을 이용하여 형성될 수 있다.
배선 홀들(UIH) 각각은, 라인홀(LIH) 및 비아홀(VIH)을 포함할 수 있다. 라인홀(LIH)은 제4 층간 절연막(140)의 상부가 리세스되어 형성된 것일 수 있다. 라인홀(LIH) 상에 식각 공정을 추가로 진행하여, 라인홀(LIH)로부터 제1 금속 층(M1)을 향해 수직하게 연장되는 비아홀(VIH)이 형성될 수 있다. 비아홀(VIH)은 하부 배선(LIL1 또는 LIL2)의 상면을 노출할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 배선 홀들(UIH)에 도전 물질을 매립하여 상부 배선들(UIL)이 형성될 수 있다. 구체적으로 상부 배선(UIL)을 형성하는 것은, 배선 홀(UIH) 내에 제3 배리어 패턴(BM3)을 형성하는 것, 및 제3 배리어 패턴(BM3) 상에 배선 홀(UIH)을 완전히 채우는 제3 도전 패턴(FM3)을 형성하는 것을 포함할 수 있다. 일 예로, 상부 배선들(UIL)은 듀얼 다마신 공정을 통해 형성될 수 있다.
도 15 내지 도 19를 참조하여, 본 발명의 상부 배선(UIL)의 형성 방법을 상세히 설명한다. 도 15를 참조하면, 라인홀(LIH)로부터 제2 하부 배선(LIL2)을 향해 연장되는 비아홀(VIH)이 형성될 수 있다. 비아홀(VIH)을 형성하는 식각 공정 동안, 제2 하부 배선(LIL2)의 상부가 과식각되어 제1 리세스(RS1)가 형성될 수 있다. 이로써, 제2 하부 배선(LIL2)은 식각 정지막(ESL)에 의해 덮인 제1 상면(TOS1) 및 비아홀(VIH)에 의해 노출되는 제2 상면(TOS2)을 포함할 수 있다.
제1 리세스(RS1) 상에 금속 증착 억제층(IHL)이 형성될 수 있다. 금속 증착 억제층(IHL)을 형성하는 것은, 배선 홀(UIH) 내에 억제제(inhibitor)를 제공하는 것을 포함할 수 있다. 상기 억제제는 탄소(C)를 주요 구성 성분으로 하는 유기 화합물을 포함할 수 있다. 상기 억제제는 금속막 상에 선택적으로 흡착될 수 있고, 실리콘 산화막 또는 실리콘 질화막과 같은 무기막 상에는 흡착되지 않을 수 있다. 따라서 금속 증착 억제층(IHL)은 제2 하부 배선(LIL2)의 노출된 표면 상에만 선택적으로 형성될 수 있다. 금속 증착 억제층(IHL)은 식각 정지막(ESL)의 노출된 표면 및 제4 층간 절연막(140)의 노출된 표면 상에는 형성되지 않을 수 있다.
금속 증착 억제층(IHL)은 단분자층(monolayer) 또는 1nm보다 작은 두께의 층으로 형성될 수 있다. 앞서 설명한 바와 같이, 금속 증착 억제층(IHL)은 제1 리세스(RS1) 내에만 선택적으로 형성될 수 있다. 금속 증착 억제층(IHL)은 제2 하부 배선(LIL2)의 제2 상면(TOS2)을 덮을 수 있다.
도 16을 참조하면, 배선 홀(UIH) 내에 제1 배리어 막(BAP1)이 형성될 수 있다. 제1 배리어 막(BAP1)은 금속 증착 억제층(IHL) 상에는 형성되지 않을 수 있다. 다시 말하면, 제1 배리어 막(BAP1)은 금속 증착 억제층(IHL)에 의해 식각 정지막(ESL)의 노출된 표면 및 제4 층간 절연막(140)의 노출된 표면 상에만 선택적으로 형성될 수 있다. 제1 배리어 막(BAP1)은 제2 하부 배선(LIL2) 상에는 형성되지 않을 수 있다.
구체적으로, 제1 배리어 막(BAP1)을 형성하는 것은, 제1 배리어 막(BAP1)의 전구체를 배선 홀(UIH) 내에 제공하는 것을 포함할 수 있다. 제1 배리어 막(BAP1)을 형성하는 것은, 상기 전구체를 이용한 ALD 또는 CVD 공정을 포함할 수 있다. 상기 전구체는 금속 증착 억제층(IHL) 상에는 흡착되지 않을 수 있다. 상기 전구체는 식각 정지막(ESL) 및 제4 층간 절연막(140) 상에만 선택적으로 흡착될 수 있다. 이로써, 제1 배리어 막(BAP1)은 제1 리세스(RS1)를 제외한 배선 홀(UIH)의 내벽 상에만 선택적으로 형성될 수 있다. 일 예로, 제1 배리어 막(BAP1)은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
도 17을 참조하면, 금속 증착 억제층(IHL)이 선택적으로 제거될 수 있다. 일 예로, 금속 증착 억제층(IHL)은 상대적으로 저온에서 연소될 수 있는 유기 화합물을 포함할 수 있다. 따라서 금속 증착 억제층(IHL)은 고온의 애시(Ash) 공정을 통해 제거될 수 있다. 금속 증착 억제층(IHL)이 제거됨으로써, 제1 리세스(RS1)를 정의하는 제2 하부 배선(LIL2)의 표면이 노출될 수 있다. 다시 말하면, 제2 하부 배선(LIL2)의 제2 상면(TOS2)이 노출될 수 있다.
도 18을 참조하면, 배선 홀(UIH) 내에 제2 배리어 막(BAP2)이 형성될 수 있다. 제2 배리어 막(BAP2)은 제1 배리어 막(BAP1) 상에 콘포멀하게 형성될 수 있다. 제2 배리어 막(BAP2)은, 금속 증착 억제층(IHL)이 제거되어 제2 하부 배선(LIL2)의 노출된 표면 상에도 형성될 수 있다. 다시 말하면, 제2 배리어 막(BAP2)은 제2 하부 배선(LIL2)의 노출된 표면(예를 들어, 제2 상면(TOS2))을 직접 덮도록 형성될 수 있다. 한편, 배선 홀(UIH)의 내벽은 제1 배리어 막(BAP1)에 의해 덮일 수 있다. 제1 배리어 막(BAP1)과 제2 배리어 막(BAP2)은 제3 배리어 패턴(BM3)을 구성할 수 있다.
제2 배리어 막(BAP2)은 제1 배리어 막(BAP1)보다 비저항이 작은 물질로 형성될 수 있다. 예를 들어, 제2 배리어 막(BAP2)은 탄탈륨, 티타늄, 텅스텐, 니켈, 코발트, 백금 및 그래핀 중 적어도 하나를 포함할 수 있다. 다시 말하면, 제2 하부 배선(LIL2)의 노출된 표면은 비저항이 작은 금속으로 덮일 수 있다.
도 19를 참조하면, 제2 배리어 막(BAP2) 상에 배선 홀(UIH)을 완전히 채우는 제3 도전 패턴(FM3)이 형성될 수 있다. 제3 도전 패턴(FM3)을 형성하는 것은, 제2 배리어 막(BAP2) 상에 제1 도전 막(MEP1)을 콘포멀하게 형성하는 것, 및 상기 제1 도전 막(MEP1) 상에 제2 도전 막(MEP2)을 형성하는 것을 포함할 수 있다. 일 예로, 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)은, 구리(Cu), 코발트(Co), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택된 서로 다른 금속들을 포함할 수 있다.
도 20 내지 도 29 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20을 참조하면, 제1 배리어 막(BAP1)은 제1 바닥면(BS1)을 가질 수 있다. 제1 바닥면(BS1)은 제2 하부 배선(LIL2)의 제2 상면(TOS2)의 적어도 일부와 접촉할 수 있다. 제2 배리어 막(BAP2)은 제2 바닥면(BS2)을 가질 수 있다. 제2 배리어 막(BAP2)은, 제1 바닥면(BS1)과 접하는 상기 적어도 일부를 제외한 제2 상면(TOS2)을 덮을 수 있다. 제2 배리어 막(BAP2)이 제2 상면(TOS2)의 면적의 80% 이상을 덮을 수 있다. 제1 바닥면(BS1)과 제2 바닥면(BS2)은 서로 실질적으로 동일한 레벨에 위치할 수 있다. 예를 들어, 제1 바닥면(BS1)과 제2 바닥면(BS2)은, 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)에 위치할 수 있다.
도 21을 참조하면, 앞서 설명한 도 20과 마찬가지로, 제1 배리어 막(BAP1)의 제1 바닥면(BS1)과 제2 배리어 막(BAP2)의 제2 바닥면(BS2)은 제2 하부 배선(LIL2)의 상면(TOS)을 덮을 수 있다. 제2 배리어 막(BAP2)이 제2 상면(TOS2)의 면적의 80% 이상을 덮을 수 있다. 본 실시예에 다르면 제1 리세스(RS1)가 생략될 수 있다. 따라서 제1 바닥면(BS1)과 제2 바닥면(BS2)은 식각 정지막(ESL)의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 22를 참조하면, 제1 배리어 막(BAP1)의 제1 바닥면(BS1)은 제2 하부 배선(LIL2)의 제2 상면(TOS2)으로부터 제3 방향(D3)으로 이격될 수 있다. 제1 배리어 막(BAP1)의 제1 바닥면(BS1)과 제2 하부 배선(LIL2)의 제2 상면(TOS2) 사이에 보이드(VD)가 개재될 수 있다. 제2 배리어 막(BAP2)이 제1 배리어 막(BAP1)의 제1 바닥면(BS1)을 덮지 못할 수 있다. 제2 배리어 막(BAP2)이 채워지지 않은 제1 리세스(RS1)의 나머지 영역에 보이드(VD)가 형성될 수 있다.
도 23을 참조하면, 제1 배리어 막(BAP1)의 제1 바닥면(BS1)은 제2 하부 배선(LIL2)의 제1 상면(TOS1)과 접촉할 수 있다. 다시 말하면, 제1 배리어 막(BAP1)의 제1 바닥면(BS1)은 제1 레벨(LV1)에 위치할 수 있다. 제2 배리어 막(BAP2)의 제2 바닥면(BS2)은 제2 하부 배선(LIL2)의 제2 상면(TOS2)과 접촉할 수 있다. 제2 배리어 막(BAP2)의 제2 바닥면(BS2)은 제1 바닥면(BS1)보다 낮을 수 있다.
도 24를 참조하면, 상부 배선(UIL)의 제3 도전 패턴(FM3)은 하나의 금속막으로 이루어질 수 있다. 다시 말하면, 도 3의 제3 도전 패턴(FM3)을 구성하는 제1 도전 막(MEP1) 및 제2 도전 막(MEP2) 중 제1 도전 막(MEP1)이 생략될 수 있다. 제3 도전 패턴(FM3)은 구리(Cu), 코발트(Co), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택된 금속을 포함할 수 있다. 예를 들어, 제3 도전 패턴(FM3)은 구리(Cu)를 포함할 수 있다.
도 25를 참조하면, 앞서 도 3의 제3 배리어 패턴(BM3)을 구성하는 제1 배리어 막(BAP1) 및 제2 배리어 막(BAP2) 중 제2 배리어 막(BAP2)이 생략될 수 있다. 제3 배리어 패턴(BM3)은 제2 하부 배선(LIL2)의 표면을 덮지 못할 수 있다. 제3 배리어 패턴(BM3)은 배선 홀의 내벽, 즉 식각 정지막(ESL)과 제4 층간 절연막(140)만을 선택적으로 덮을 수 있다.
제3 배리어 패턴(BM3) 상의 제1 도전 막(MEP1)이 제1 리세스(RS1)를 채울 수 있다. 제1 도전 막(MEP1)의 제3 바닥면(BS3)이 제2 하부 배선(LIL2)의 제2 상면(TOS2)을 덮을 수 있다. 제1 도전 막(MEP1)의 제3 바닥면(BS3)은 제2 하부 배선(LIL2)의 제1 상면(TOS1)보다 낮을 수 있다.
본 실시예에 따르면, 제2 도전 막(MEP2)은 제1 도전 막(MEP1)을 통해 제2 하부 배선(LIL2)과 전기적으로 연결될 수 있다. 제2 도전 막(MEP2)은 제3 배리어 패턴(BM3)에 비해 비저항이 낮으므로, 상부 배선(UIL)과 하부 배선(LIL1 또는 LIL2)간의 접촉 저항이 감소할 수 있다.
도 26을 참조하면, 비아부(VIP)의 제2 배리어 막(BAP2)은, 제2 방향(D2)으로 제4 두께(T4)를 가질 수 있다. 제4 두께(T4)는 제2 두께(T2)와 실질적으로 동일하거나 더 클 수 있다. 라인부(LIP)의 제2 배리어 막(BAP2)은, 제2 방향(D2)으로 제5 두께(T5)를 가질 수 있다. 제5 두께(T5)는 제4 두께(T4)보다 클 수 있다.
비아부(VIP)의 제1 도전 막(MEP1)은, 제2 방향(D2)으로 제6 두께(T6)를 가질 수 있다. 제6 두께(T6)는 제3 두께(T3)와 실질적으로 동일하거나 더 클 수 있다. 라인부(LIP)의 제1 도전 막(MEP1)은, 제2 방향(D2)으로 제7 두께(T7)를 가질 수 있다. 제7 두께(T7)는 제6 두께(T6)보다 클 수 있다.
도 27을 참조하면, 제2 배리어 막(BAP2)이 제1 리세스(RS1) 내에만 선택적으로 형성될 수 있다. 일 예로, 제2 배리어 막(BAP2)의 상면(TOS3)은 제1 레벨(LV1)에 위치할 수 있다. 제2 배리어 막(BAP2)은 제1 배리어 막(BAP1)을 따라 제3 방향(D3)으로 연장되지 않을 수 있다. 제1 도전 막(MEP1)은 제1 배리어 막(BAP1)과 직접 접촉할 수 있다. 제1 도전 막(MEP1)은 제2 배리어 막(BAP2)의 상면(TOS3)과 직접 접촉할 수 있다.
도 28을 참조하면, 도 3에 비해 제1 리세스(RS1)가 제2 하부 배선(LIL2) 내부로 더 확장될 수 있다. 제1 리세스(RS1)의 내벽(RIS)은 볼록한 프로파일을 가질 수 있다. 제1 리세스(RS1) 내에 제1 배리어 막(BAP1)이 제공될 수 있다. 제1 리세스(RS1)가 더 확장됨으로써, 제1 배리어 막(BAP1)과 제2 하부 배선(LIL2) 사이의 접촉 면적이 더 증가될 수 있다. 결과적으로 상부 배선(UIL)과 하부 배선(LIL1 또는 LIL2)간의 접촉 저항을 낮추어 소자의 전기적 특성을 향상시킬 수 있다.
도 29를 참조하면, 상부 배선(UIL)이 싱글 다마신 공정을 통해 형성될 수 있다. 구체적으로, 상부 배선(UIL) 아래에 상부 비아(UVI)가 제공될 수 있다. 상부 비아(UVI)는 상부 배선(UIL)과 제2 하부 배선(LIL2)을 서로 연결할 수 있다.
상부 비아(UVI)는 제4 배리어 패턴(BM4) 및 제4 배리어 패턴(BM4) 상의 제4 도전 패턴(FM4)을 포함할 수 있다. 제4 배리어 패턴(BM4)은 제1 배리어 막(BAP1) 및 제2 배리어 막(BAP2)을 포함할 수 있다. 제4 도전 패턴(FM4)은 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)을 포함할 수 있다. 상부 비아(UVI)의 제4 배리어 패턴(BM4) 및 제4 도전 패턴(FM4)에 관한 구체적인 설명은, 실질적으로 도 3의 상부 배선(UIL)의 비아부(VIP)와 동일할 수 있다.
상부 비아(UVI) 상의 상부 배선(UIL)은 제3 배리어 패턴(BM3) 및 제3 도전 패턴(FM3)을 포함할 수 있다. 상부 비아(UVI)와 달리, 제3 배리어 패턴(BM3) 내에 제2 배리어 막(BAP2)은 생략될 수도 있다.
도 30은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 N 영역을 확대한 단면도이다. 도 30을 참조하면, 활성 콘택(AC)의 제1 배리어 패턴(BM1)은 제1 배리어 막(BAP1) 및 제2 배리어 막(BAP2)을 포함할 수 있다. 제1 소스/드레인 패턴(SD1) 상의 실리사이드 패턴(SC)에 제2 리세스(RS2)가 정의될 수 있다. 제2 배리어 막(BAP2)은 제2 리세스(RS2) 내에 제공되어 실리사이드 패턴(SC)을 직접 덮을 수 있다. 제1 배리어 막(BAP1)은 제2 리세스(RS2) 내에 제공되지 않을 수 있다. 제1 배리어 막(BAP1)은 층간 절연막(110, 120)과 제1 도전 패턴(FM1) 사이에 개재될 뿐, 실리사이드 패턴(SC)과 접촉하지 않을 수 있다. 그 외, 제1 및 제2 배리어 막들(BAP1, BAP2) 및 제2 배리어 막(BAP2)에 관한 구체적인 설명은, 앞서 도 3의 제1 및 제2 배리어 막들(BAP1, BAP2)에서 설명한 것과 실질적으로 동일할 수 있다.
본 실시예에 따르면, 활성 콘택(AC)과 소스/드레인 패턴(SD1 또는 SD2)간의 연결을 비저항이 상대적으로 낮은 제2 배리어 막(BAP2)에 의해 달성할 수 있다. 또한 도시되진 않았지만, 게이트 콘택(GC)과 게이트 전극(GE)간의 연결 역시 활성 콘택(AC)과 동일하게 비저항이 상대적으로 낮은 제2 배리어 막(BAP2)에 의해 달성할 수 있다.
도 31a 내지 도 31d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 31a 내지 도 31d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 31d 참조). 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 33a 내지 도 33d는 각각 도 32의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 32 및 도 33a 내지 도 33d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC)은 논리 소자를 구성하는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100) 상의 로직 셀(LC)은, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 및 제2 활성 영역들(PR, NR)이 정의될 수 있다. 제1 및 제2 활성 영역들(PR, NR)은 제1 방향(D1)으로 서로 이격될 수 있다.
제1 활성 영역(PR) 상에 제1 하부 에피 패턴(SOP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 하부 에피 패턴(SOP2)이 제공될 수 있다. 평면적 관점에서, 제1 하부 에피 패턴(SOP1)은 제1 활성 영역(PR)과 중첩될 수 있고, 제2 하부 에피 패턴(SOP2)은 제2 활성 영역(NR)과 중첩될 수 있다. 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 하부 에피 패턴(SOP1)은 기판(100)의 제3 리세스 영역(RSR3) 내에 제공될 수 있고, 제2 하부 에피 패턴(SOP2)은 기판(100)의 제4 리세스 영역(RSR4) 내에 제공될 수 있다.
제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 제1 활성 패턴들(AP1)은 제2 방향(D2)을 따라 배열될 수 있고, 제2 활성 패턴들(AP2)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 제1 활성 패턴들(AP1)은, 제1 하부 에피 패턴(SOP1)으로부터 수직하게 돌출된 제1 채널 패턴(CHP1) 및 제1 채널 패턴(CHP1) 상의 제1 상부 에피 패턴(DOP1)을 포함할 수 있다. 각각의 제2 활성 패턴들(AP2)은, 제2 하부 에피 패턴(SOP2)으로부터 수직하게 돌출된 제2 채널 패턴(CHP2) 및 제2 채널 패턴(CHP2) 상의 제2 상부 에피 패턴(DOP2)을 포함할 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공되어 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)의 상면들을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST) 상에, 제1 방향(D1)으로 서로 평행하게 연장되는 복수개의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극(GE)은 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)을 감쌀 수 있고, 제2 활성 패턴(AP2)의 제2 채널 패턴(CHP2)을 감쌀 수 있다. 예를 들어, 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)은 제1 내지 제4 측벽들(SW1-SW4)을 가질 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 제2 방향(D2)으로 서로 대향할 수 있고, 제3 및 제4 측벽들(SW3, SW4)은 제1 방향(D1)으로 서로 대향할 수 있다. 게이트 전극(GE)은 제1 내지 제4 측벽들(SW1-SW4) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 내지 제4 측벽들(SW1-SW4)을 둘러쌀 수 있다.
게이트 전극(GE)과 각각의 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)의 바닥면과 게이트 전극(GE)의 내측벽을 덮을 수 있다. 예를 들어, 게이트 유전 패턴(GI)은 제1 활성 패턴(AP1)의 제1 내지 제4 측벽들(SW1-SW4)을 직접 덮을 수 있다.
제1 및 제2 상부 에피 패턴들(DOP1, DOP2)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 게이트 전극(GE)의 상면은, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2) 각각의 바닥면보다 낮을 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은, 기판(100)으로부터 수직하게 돌출되어 게이트 전극(GE)을 관통하는 구조를 가질 수 있다.
본 실시예에 따른 반도체 소자는, 캐리어들이 제3 방향(D3)으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 게이트 전극(GE)에 전압이 인가되어 트랜지스터가 "온(on)"될 경우, 하부 에피 패턴(SOP1, SOP2)으로부터 채널 패턴(CHP1, CHP2)을 통해 상부 에피 패턴(DOP1, DOP2)으로 캐리어들이 이동할 수 있다. 본 실시예에 따른 게이트 전극(GE)은 채널 패턴(CHP1, CHP2)의 측벽(SW1-SW4)을 완전히 둘러쌀 수 있다. 본 발명에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 완전히 둘러싸기 때문에, 본 발명에 따른 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
소자 분리막(ST) 상에, 게이트 전극들(GE) 및 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 스페이서(SPC)가 제공될 수 있다. 스페이서(SPC)는 실리콘 질화막 또는 실리콘 산화질화막을 함유할 수 있다. 스페이서(SPC)는 하부 스페이서(LS), 상부 스페이서(US) 및 하부 및 상부 스페이서들(LS, US) 사이의 게이트 스페이서(GS)를 포함할 수 있다.
하부 스페이서(LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(LS)에 의해 게이트 전극들(GE)이 소자 분리막(ST)으로부터 제3 방향(D3)으로 이격될 수 있다. 게이트 스페이서(GS)는 게이트 전극들(GE) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)을 덮을 수 있다. 단, 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮지 못하고 상기 상면들을 노출할 수 있다.
스페이서(SPC) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)의 상면은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 내지 제4 층간 절연막들(120, 130, 140)이 순차적으로 적층될 수 있다. 제2 층간 절연막(120)은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮을 수 있다.
제2 층간 절연막(120)을 관통하여 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)에 접속하는 적어도 하나의 제1 활성 콘택(AC1)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 하부 스페이서(LS) 및 소자 분리막(ST)을 순차적으로 관통하여, 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)에 접속하는 적어도 하나의 제2 활성 콘택(AC2)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 및 게이트 스페이서(GS)를 순차적으로 관통하여, 게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 제공될 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택(GC)의 상면들은, 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 활성 콘택들(AC1) 각각은, 제2 방향(D2)으로 연장되면서 적어도 하나의 상부 에피 패턴(DOP1, DOP2)과 연결될 수 있다. 제2 활성 콘택들(AC2) 각각은, 제1 하부 배선(LIL1) 아래에 제공되어 이와 수직적으로 중첩될 수 있다. 제2 활성 콘택(AC2)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다.
평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 배치될 수 있다. 다시 말하면, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이의 소자 분리막(ST) 상의 게이트 전극(GE)에 접속될 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 34 및 도 35 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d 및 도 31a 내지 도 31d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 34 및 도 35를 참조하면, 제1 소스/드레인 패턴(SD1)에 접속하는 활성 콘택(AC)의 바닥면의 최저 레벨은 제3 레벨(LV3)일 수 있다. 제2 소스/드레인 패턴(SD2)에 접속하는 활성 콘택(AC)의 바닥면의 최저 레벨은 제4 레벨(LV4)일 수 있다. 이때, 제3 레벨(LV3)과 제4 레벨(LV4)은 서로 다를 수 있다. 예를 들어, 제3 레벨(LV3)은 제4 레벨(LV4)보다 높을 수 있다.
제1 소스/드레인 패턴(SD1)의 부피와 제2 소스/드레인 패턴(SD2)의 부피는 서로 다를 수 있다. 예를 들어, 제1 소스/드레인 패턴(SD1)의 부피가 제2 소스/드레인 패턴(SD2)의 부피보다 더 클 수 있다. 에피 패턴들 간의 부피 차이로 인하여, 활성 콘택들(AC)의 형성 시 이들이 리세스되는 레벨이 달라질 수 있다. 따라서 제1 소스/드레인 패턴(SD1) 상의 활성 콘택(AC)의 바닥면은, 제2 소스/드레인 패턴(SD2) 상의 활성 콘택(AC)의 바닥면보다 더 높게 형성될 수 있다.
도 36은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 36을 참조하면, 기판(100)의 바닥면(100B) 상에 파워 전송 네트워크(power delivery network, PON)가 제공될 수 있다. 파워 전송 네트워크(PON)는, 기판(100)의 바닥면(100B) 상에 순차적으로 적층된 제1 후면 절연막(first backside insulating layer, 150) 및 제2 후면 절연막(160)을 포함할 수 있다.
파워 전송 네트워크(PON)는 제1 후면 배선들(BIL1) 및 제2 후면 배선들(BIL2)을 더 포함할 수 있다. 제1 후면 절연막(150) 내에 제1 후면 배선들(BIL1)이 제공될 수 있고, 제2 후면 절연막(160) 내에 제2 후면 배선들(BIL2)이 제공될 수 있다. 제1 후면 배선(BIL1)과 후술할 관통 비아(TVI) 사이에 제1 후면 비아(BVI1)가 제공될 수 있고, 제2 후면 배선(BIL2)과 제1 후면 배선(BIL1) 사이에 제2 후면 비아(BVI2)가 제공될 수 있다.
기판(100)의 바닥면(100B)으로부터 제1 하부 배선(LIL1)까지 연장되는 관통 비아(TVI)가 제공될 수 있다. 관통 비아(TVI)의 바닥면은 기판(100)의 바닥면(100B)과 공면을 이룰 수 있다. 관통 비아(TVI)의 상면은 제1 하부 배선(LIL1)의 바닥면과 접촉할 수 있다. 관통 비아(TVI)를 통해, 제1 하부 배선(LIL1)이 파워 전송 네트워크(PON)과 연결될 수 있다. 제1 및 제2 후면 배선들(BIL1, BIL2)은, 제1 하부 배선(LIL1)에 전원 전압(VDD) 또는 접지 전압(VSS)을 인가하기 위한 배선 네트워크를 구성할 수 있다.
관통 비아(TVI)는 제5 배리어 패턴(BM5) 및 제5 배리어 패턴(BM5) 상의 제5 도전 패턴(FM5)을 포함할 수 있다. 제5 배리어 패턴(BM5)은 제1 배리어 막(BAP1) 및 제2 배리어 막(BAP2)을 포함할 수 있다. 제5 도전 패턴(FM5)은 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)을 포함할 수 있다. 관통 비아(TVI)의 제5 배리어 패턴(BM5) 및 제5 도전 패턴(FM5)에 관한 구체적인 설명은, 실질적으로 도 3의 상부 배선(UIL)의 비아부(VIP)와 동일할 수 있다.
관통 비아(TVI)의 제5 도전 패턴(FM5)은, 비저항이 작은 제2 배리어 막(BAP2)을 통해 제1 하부 배선(LIL1)의 제2 도전 패턴(FM2)과 연결될 수 있다. 결과적으로, 관통 비아(TVI)와 제1 하부 배선(LIL1)간의 접촉 저항을 낮추어 소자의 전기적 특성을 향상시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 트랜지스터들;
    상기 트랜지스터들 상의 제1 층간 절연막;
    상기 제1 층간 절연막의 상부에 제공된 하부 배선;
    상기 제1 층간 절연막 및 상기 하부 배선 상의 식각 정지막;
    상기 식각 정지막 상의 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에 제공된 상부 배선, 상기 상부 배선은 상기 식각 정지막을 관통하여 상기 하부 배선에 연결되는 비아부를 포함하되,
    상기 비아부는, 배리어 패턴 및 상기 배리어 패턴 상의 도전 패턴을 포함하고,
    상기 배리어 패턴은:
    상기 도전 패턴과 상기 제2 층간 절연막 사이에 개재되는 제1 배리어 막; 및
    상기 도전 패턴과 상기 하부 배선 사이에 개재되는 제2 배리어 막을 포함하며,
    상기 제1 배리어 막의 비저항은 상기 제2 배리어 막의 비저항보다 크고,
    상기 제1 배리어 막의 질소(N)의 농도는 상기 제2 배리어 막의 질소(N)의 농도보다 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 배리어 막의 질소(N)의 농도는 10 at% 내지 60 at%이고,
    상기 제2 배리어 막의 질소(N)의 농도는 5 at%보다 작은 반도체 소자.
  3. 제1항에 있어서,
    상기 하부 배선은, 상기 식각 정지막에 의해 덮인 제1 상면 및 상기 비아부와 접촉하는 제2 상면을 포함하고,
    상기 제2 상면은 상기 제1 상면보다 낮은 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 상면이 상기 제1 상면보다 낮음으로써 상기 하부 배선 상부에 리세스가 정의되고,
    상기 제2 배리어 막은 상기 리세스를 채우며 상기 제1 배리어 막의 바닥면을 덮는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 배리어 막은 제1 바닥면을 포함하고,
    상기 제2 배리어 막은 제2 바닥면을 포함하며,
    상기 제2 바닥면은 상기 제2 상면의 면적의 80% 이상을 덮는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 바닥면은 상기 제2 상면의 적어도 일부를 덮고,
    상기 제2 바닥면은 상기 제2 상면의 상기 적어도 일부를 제외한 나머지를 덮는 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 바닥면은 상기 제2 상면으로부터 이격되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 배리어 막은, 탄탈륨 질화막, 티타늄 질화막 및 망간 질화막 중 적어도 하나를 포함하고,
    상기 제2 배리어 막은, 탄탈륨, 티타늄, 텅스텐, 니켈, 코발트, 백금 및 그래핀 중 적어도 하나를 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 도전 패턴은, 상기 배리어 패턴 상의 제1 도전 막, 및 상기 제1 도전 막 상의 제2 도전 막을 포함하고,
    상기 제1 및 제2 도전 막들은, 구리, 코발트, 루테늄, 텅스텐, 몰리브덴, 알루미늄, 은 및 금으로 이루어진 군에서 선택된 서로 다른 금속들을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 배리어 막의 두께는 상기 제2 배리어 막의 두께보다 큰 반도체 소자.
  11. 기판 상의 트랜지스터들;
    상기 트랜지스터들 상의 제1 층간 절연막;
    상기 제1 층간 절연막의 상부에 제공된 하부 배선;
    상기 제1 층간 절연막 및 상기 하부 배선 상의 식각 정지막;
    상기 식각 정지막 상의 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에 제공된 상부 배선, 상기 상부 배선은 상기 식각 정지막을 관통하여 상기 하부 배선에 연결되는 비아부를 포함하되,
    상기 비아부는, 배리어 패턴 및 상기 배리어 패턴 상의 도전 패턴을 포함하고,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 제2 층간 절연막 사이 및 상기 도전 패턴과 상기 하부 배선 사이에 개재되며,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 제2 층간 절연막 사이에서 제1 질소 농도를 갖고, 상기 도전 패턴과 상기 하부 배선 사이에서 제2 질소 농도를 가지며,
    상기 제1 질소 농도는 상기 제2 질소 농도보다 크고,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 제2 층간 절연막 사이에서 제1 두께를 갖고, 상기 도전 패턴과 상기 하부 배선 사이에서 제2 두께를 가지며,
    상기 제1 두께는 상기 제2 두께보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 질소 농도는 10 at% 내지 60 at%이고,
    상기 제2 질소 농도는 5 at%보다 작은 반도체 소자.
  13. 제11항에 있어서,
    상기 배리어 패턴은:
    상기 도전 패턴과 상기 제2 층간 절연막 사이의 제1 배리어 막; 및
    상기 도전 패턴과 상기 하부 배선 사이의 제2 배리어 막을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 하부 배선은, 상기 식각 정지막에 의해 덮인 제1 상면 및 상기 비아부와 접촉하는 제2 상면을 포함하고,
    상기 제2 상면은 상기 제1 상면보다 낮음으로써 상기 하부 배선 상부에 리세스가 정의되고,
    상기 제2 배리어 막은 상기 리세스를 채우며 상기 제2 상면과 접촉하는 반도체 소자.
  15. 제13항에 있어서,
    상기 제1 배리어 막은, 탄탈륨 질화막, 티타늄 질화막 및 망간 질화막 중 적어도 하나를 포함하며,
    상기 제2 배리어 막은, 탄탈륨, 티타늄, 텅스텐, 니켈, 코발트, 백금 및 그래핀 중 적어도 하나를 포함하는 반도체 소자.
  16. 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며;
    상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴;
    상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서;
    상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 유전 패턴;
    상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택;
    상기 제1 층간 절연막 상의 제2 층간 절연막 내에 제공된 제1 금속 층;
    상기 제2 층간 절연막 상의 제3 층간 절연막 내에 제공된 제2 금속 층; 및
    상기 제2 층간 절연막과 상기 제3 층간 절연막 사이에 개재된 식각 정지막을 포함하되,
    상기 제1 금속 층은 상기 제1 방향에 교차하는 제2 방향으로 연장되는 하부 배선을 포함하고, 상기 하부 배선은 상기 활성 콘택과 전기적으로 연결되며,
    상기 제2 금속 층은 상기 제1 방향으로 연장되는 상부 배선을 포함하고,
    상기 상부 배선은 상기 식각 정지막을 관통하여 상기 하부 배선에 연결되는 비아부를 포함하며,
    상기 비아부는, 배리어 패턴 및 상기 배리어 패턴 상의 도전 패턴을 포함하고,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 제3 층간 절연막 사이 및 상기 도전 패턴과 상기 하부 배선 사이에 개재되며,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 제3 층간 절연막 사이에서 제1 질소 농도를 갖고, 상기 도전 패턴과 상기 하부 배선 사이에서 제2 질소 농도를 가지며,
    상기 제1 질소 농도는 상기 제2 질소 농도보다 큰 반도체 소자.
  17. 제16항에 있어서,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 제3 층간 절연막 사이에서 제1 두께를 갖고, 상기 도전 패턴과 상기 하부 배선 사이에서 제2 두께를 가지며,
    상기 제1 두께는 상기 제2 두께보다 큰 반도체 소자.
  18. 제16항에 있어서,
    상기 제1 질소 농도는 10 at% 내지 60 at%이고,
    상기 제2 질소 농도는 5 at%보다 작은 반도체 소자.
  19. 제16항에 있어서,
    상기 배리어 패턴은:
    상기 도전 패턴과 상기 제3 층간 절연막 사이의 제1 배리어 막; 및
    상기 도전 패턴과 상기 하부 배선 사이의 제2 배리어 막을 포함하고,
    상기 하부 배선은, 상기 식각 정지막에 의해 덮인 제1 상면 및 상기 비아부와 접촉하는 제2 상면을 포함하며,
    상기 제2 상면은 상기 제1 상면보다 낮음으로써 상기 하부 배선 상부에 리세스가 정의되고,
    상기 제2 배리어 막은 상기 리세스를 채우며 상기 제2 상면과 접촉하는 반도체 소자.
  20. 제16항에 있어서,
    상기 하부 배선은:
    드레인 전압(VDD) 및 소스 전압(VSS)이 각각 인가되는 한 쌍의 제1 하부 배선들; 및
    상기 한 쌍의 제1 하부 배선들 사이에서 상기 제1 방향으로 배열된 제2 하부 배선들을 포함하고,
    상기 한 쌍의 제1 하부 배선들 사이에 로직 셀이 정의되는 반도체 소자.
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TW110113312A TWI867206B (zh) 2020-08-25 2021-04-14 半導體元件以及其製造方法
US17/235,984 US11587867B2 (en) 2020-08-25 2021-04-21 Semiconductor devices and methods for manufacturing the same
CN202110532732.5A CN114121934A (zh) 2020-08-25 2021-05-17 半导体装置
US18/053,487 US11967554B2 (en) 2020-08-25 2022-11-08 Semiconductor devices and methods for manufacturing the same

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102816111B1 (ko) * 2020-05-07 2025-06-05 삼성전자주식회사 반도체 소자
US12272731B2 (en) * 2020-09-22 2025-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Middle-of-line interconnect structure and manufacturing method
KR20220158886A (ko) * 2021-05-24 2022-12-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US12490477B2 (en) * 2021-06-21 2025-12-02 Sk Hynix Nand Product Solutions Corp. Binary metallic alloy source and drain (BMAS) for applying compressive stress in non-planar transistor architectures
JP2023031707A (ja) * 2021-08-25 2023-03-09 キオクシア株式会社 半導体装置およびその製造方法
KR20230147394A (ko) * 2022-04-14 2023-10-23 삼성전자주식회사 반도체 장치
KR20230155270A (ko) * 2022-05-03 2023-11-10 삼성전자주식회사 반도체 장치
US20240079330A1 (en) * 2022-09-06 2024-03-07 Samsung Electronics Co., Ltd. Integrated circuit devices including a back side power distribution network structure and methods of forming the same
US12387978B2 (en) * 2022-10-21 2025-08-12 Applied Materials, Inc. Ru liner above a barrier layer

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150268A (en) * 1998-11-04 2000-11-21 Advanced Micro Devices, Inc. Barrier materials for metal interconnect
JP2002176099A (ja) * 2000-12-08 2002-06-21 Nec Corp 半導体装置及びその製造方法
US7211508B2 (en) 2003-06-18 2007-05-01 Applied Materials, Inc. Atomic layer deposition of tantalum based barrier materials
KR100640662B1 (ko) * 2005-08-06 2006-11-01 삼성전자주식회사 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
JP2008112847A (ja) * 2006-10-30 2008-05-15 Shin Etsu Chem Co Ltd 単結晶シリコン太陽電池の製造方法及び単結晶シリコン太陽電池
US7964442B2 (en) * 2007-10-09 2011-06-21 Applied Materials, Inc. Methods to obtain low k dielectric barrier with superior etch resistivity
KR101548674B1 (ko) * 2009-08-26 2015-09-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8907483B2 (en) 2012-10-10 2014-12-09 Globalfoundries Inc. Semiconductor device having a self-forming barrier layer at via bottom
KR20150055469A (ko) * 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
KR102399345B1 (ko) * 2014-11-12 2022-05-19 삼성전자주식회사 반도체 장치의 제조 방법
US9425093B2 (en) 2014-12-05 2016-08-23 Tokyo Electron Limited Copper wiring forming method, film forming system, and storage medium
KR102458923B1 (ko) * 2016-02-01 2022-10-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9793213B2 (en) 2016-02-16 2017-10-17 International Business Machines Corporation Ion flow barrier structure for interconnect metallization
US9953864B2 (en) 2016-08-30 2018-04-24 International Business Machines Corporation Interconnect structure
DE102018104944B4 (de) * 2017-06-30 2024-12-12 Parabellum Strategic Opportunities Fund Llc Halbleiter-Bauelement mit einer Auskleidungsschicht mit einem konfigurierten Profil und Verfahren zu dessen Herstellung
US10504735B2 (en) * 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device by high-pressure anneal and post-anneal treatment
US10629708B2 (en) * 2017-11-14 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with barrier layer and method for forming the same
US10204829B1 (en) 2018-01-12 2019-02-12 International Business Machines Corporation Low-resistivity metallic interconnect structures with self-forming diffusion barrier layers
KR102593561B1 (ko) * 2018-06-25 2023-10-26 삼성전자주식회사 반도체 소자

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