[go: up one dir, main page]

KR102873009B1 - 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치 - Google Patents

다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치

Info

Publication number
KR102873009B1
KR102873009B1 KR1020230016908A KR20230016908A KR102873009B1 KR 102873009 B1 KR102873009 B1 KR 102873009B1 KR 1020230016908 A KR1020230016908 A KR 1020230016908A KR 20230016908 A KR20230016908 A KR 20230016908A KR 102873009 B1 KR102873009 B1 KR 102873009B1
Authority
KR
South Korea
Prior art keywords
chip
semiconductor chip
dicing
wafer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020230016908A
Other languages
English (en)
Other versions
KR20240124090A (ko
Inventor
김태현
최광열
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울대학교산학협력단 filed Critical 서울대학교산학협력단
Priority to KR1020230016908A priority Critical patent/KR102873009B1/ko
Priority to US18/435,227 priority patent/US20240266181A1/en
Publication of KR20240124090A publication Critical patent/KR20240124090A/ko
Application granted granted Critical
Publication of KR102873009B1 publication Critical patent/KR102873009B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H10P50/242—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/31—Electron-beam or ion-beam tubes for localised treatment of objects for cutting or drilling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H10P54/00—
    • H10P72/0428—
    • H10W46/00—
    • G—PHYSICS
    • G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
    • G21K—TECHNIQUES FOR HANDLING PARTICLES OR IONISING RADIATION NOT OTHERWISE PROVIDED FOR; IRRADIATION DEVICES; GAMMA RAY OR X-RAY MICROSCOPES
    • G21K1/00—Arrangements for handling particles or ionising radiation, e.g. focusing or moderating
    • H10P52/00—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Dicing (AREA)

Abstract

웨이퍼 레벨의 반도체 칩 제조 방법이 개시된다. 본 제조 방법은, 미리 결정된 반도체 칩의 외곽 형상에 기초하여, 복수의 반도체 칩 각각의 외곽선 일부가 웨이퍼까지 관통되는 플라즈마 다이싱 공정을 수행하는 단계 및 인접하는 반도체 칩 간의 연결 부위를 포함하는 복수의 반도체 칩 각각의 나머지 외곽선이 직선으로 절단되는 블레이드 다이싱 공정을 수행하는 단계를 포함할 수 있다.

Description

다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치{METHOD AND APPARATUS FOR MANUFACTURING SEMICONDUCTOR CHIPS WITH VARIOUS SHAPES OF CHIP OUTLINES AT WAFER LEVEL}
본 발명은 웨이퍼 레벨의 반도체 칩 제조 방법 및 장치에 관한 것이다. 더 상세하게는, 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 이를 위한 제조 장치에 관한 것이다.
이하에서 기술되는 내용은 본 발명의 실시예와 관련되는 배경 정보를 제공할 목적으로 기재된 것일 뿐이고, 기술되는 내용들이 당연하게 종래기술을 구성하는 것은 아니다.
웨이퍼 레벨의 반도체 칩 제조 시 반도체 칩 사이즈 단위로 다이싱(dicing)하는 공정은 제조 공정의 마지막 단계로 필수적 공정이다. 다이싱은 트랜지스터 형성, 상호 배선 및 전극 형성이 끝난 반도체 웨이퍼를 반도체 칩으로 분할하는 방식의 하나로, 블레이드 다이싱, 레이저 다이싱 및 플라즈마 다이싱 등이 대표적이라 할 수 있다.
다이싱 방법 중 블레이드 다이싱은 가장 단순한 방법으로, 다이싱 스트리트(street)가 일직선으로만 가능하여 단순한 직사각형 또는 평행사변형 시편의 모양만 제작 가능하다는 한계가 있다.
레이저 다이싱은 100um 이상의 두께의 웨이퍼에 대해서는 생산성이 떨어지며, 컷팅 시 발생하는 고열로 인해 적용 가능한 디바이스의 종류에 제약이 있고, 웨이퍼 표면에 열이나 레이저의 물리적 접촉에 의한 데미지가 가해져 홈(grooving)이 발생될 여지가 있으며, 이를 방지하기 위해 표면 코팅이 필요하다.
플라즈마 다이싱은 Deep Si etching 또는 이와 유사한 플라즈마 기반의 식각 과정을 거치므로 식각 과정 중에 컷팅이 되지 말아야 할 시편 영역을 보호하기 위한 두꺼운 보호막 층을 웨이퍼 전면에 증착해야 하는 추가 공정이 필요할 수 있다.
그러나, 이온을 포획하는 이온 트랩 소자와 같이 시편의 구조에 따라 웨이퍼의 전면에 추가적인 보호막 층을 쌓을 수 없는 소자의 경우에는 이와 같은 방식의 적용이 어려울 수 있다.
위와 같은 문제점을 피하기 위해서 플라즈마 다이싱 공정을 다른 공정들 이전에 적용하기 위해서는 다이싱 이후부터는 시편 단위의 공정을 반복하거나 웨이퍼 단위의 공정을 하기 위해 웨이퍼의 나머지 부분과의 연결을 유지하기 위한 얇은 빔(beam)을 남겨놓은 후 최종 단계에서 이 빔을 깨뜨리는 과정을 거쳐야 한다.
그러나, 이렇게 얇은 beam 을 깨뜨릴 경우 이로 인해 발생하는 작은 파편들이 칩의 표면을 손상시키거나 칩 사이에 달라 붙어서 칩의 기능을 방해하는 요소로 작용할 가능성이 높아 소자의 수율을 저해하는 원인으로 작용할 수 있다.
이에, 보다 효과적으로 웨이퍼 레벨에서 반도체 칩을 다이싱하는 방법이 필요하다.
한편, 전술한 선행기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
대한민국 공개특허공보 KR10-2015-0129962호 (공개일 : 2015.11.23)
본 발명이 해결하고자 하는 일 과제는 반도체 칩의 적용 형태에 따라 단순 일직선에 국한되지 않고 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법을 제공하는 데에 있다.
본 발명의 다른 과제는 이온을 포획하는 이온 트랩 칩에서 이온을 효과적으로 포획하면서도 레이저 산란을 최소화하기 위한 반도체 칩을 웨이퍼 레벨에서 제조하는 방법을 제공하는 데에 있다.
본 발명의 목적은 이상에서 언급한 과제에 한정되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시 예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 알 수 있을 것이다.
본 발명의 일 실시 예에 따른 웨이퍼 레벨(wafer level)의 반도체 칩 제조 방법은, 미리 결정된 반도체 칩의 외곽 형상에 기초하여, 복수의 반도체 칩 각각의 외곽선 일부가 웨이퍼까지 관통되는 플라즈마 다이싱 공정을 수행하는 단계; 및 인접하는 반도체 칩 간의 연결 부위를 포함하는 상기 복수의 반도체 칩 각각의 나머지 외곽선이 직선으로 절단되는 블레이드 다이싱 공정을 수행하는 단계를 포함할 수 있다.
상기 웨이퍼 레벨의 반도체 칩 제조 방법은, 상기 플라즈마 다이싱 공정을 수행하는 단계 이후에, 쿨링(cooling)을 위한 가스가 플라즈마와 섞이지 않는 하나 이상의 공정을 수행하는 단계를 더 포함할 수 있다.
상기 하나 이상의 공정을 수행하는 단계는, 증착 공정 및 패터닝(patterning) 공정 중 적어도 하나의 공정을 수행하는 단계를 포함할 수 있다.
상기 웨이퍼 레벨의 반도체 칩 제조 방법은, 상기 플라즈마 다이싱 공정을 수행하는 단계 이전에, 상기 복수의 반도체 칩 각각의 다이싱 대상이 되는 상기 외곽선 일부가 미리 결정되는 단계를 더 포함할 수 있다.
상기 미리 결정되는 상기 복수의 반도체 칩 각각의 외곽선 일부는, 곡선 및 꺾은선 중 적어도 하나를 포함할 수 있다.
상기 복수의 반도체 칩 각각은 이온을 포획하기 위한 이온 트랩 칩일 수 있다.
상기 플라즈마 다이싱 공정을 수행하는 단계는, 상기 이온 트랩 칩 상부에서 이온이 포획되는 경우, 레이저에 의한 간섭이 감쇄 또는 제거되도록, 상기 복수의 이온 트랩 칩 각각의 외곽선 일부가 다이싱되는 단계를 포함할 수 있다.
상기 반도체 칩은 MEMS(micro electro mechanical systems) 칩일 수 있다.
또한, 상술한 방법에 의해 제조된 반도체 칩이 생산될 수 있다.
본 발명의 일 실시 예에 따른 웨이퍼 레벨(wafer level)의 반도체 칩 제조 장치는, 반도체 칩의 외곽 형상을 결정하는 컨트롤러; 상기 결정된 반도체 칩의 외곽 형상에 기초하여, 복수의 반도체 칩 각각의 외곽선 일부가 웨이퍼까지 관통되는 플라즈마 다이싱 공정을 수행하는 플라즈마 다이싱 모듈; 및 인접하는 반도체 칩 간의 연결 부위를 포함하는 상기 복수의 반도체 칩 각각의 나머지 외곽선이 직선으로 절단되는 블레이드 다이싱 공정을 수행하는 블레이드 다이싱 모듈을 포함할 수 있다.
상기 컨트롤러는, 상기 복수의 반도체 칩 각각의 다이싱 대상이 되는 상기 외곽선 일부를 미리 결정하도록 구성될 수 있다.
상기 미리 결정되는 상기 복수의 반도체 칩 각각의 외곽선 일부는, 곡선 및 꺾은선 중 적어도 하나를 포함할 수 있다.
상기 복수의 반도체 칩 각각은 이온을 포획하기 위한 이온 트랩 칩일 수 있다.
상기 플라즈마 다이싱 모듈은, 상기 이온 트랩 칩 상부에서 이온이 포획되는 경우, 레이저에 의한 간섭이 감쇄 또는 제거되도록, 상기 복수의 이온 트랩 칩 각각의 외곽선 일부를 다이싱하도록 구성될 수 있다.
전술한 것 외의 다른 측면, 특징, 및 이점이 이하의 도면, 청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 다양한 실시 예에 의하면, 반도체 칩의 사용 형태에 따라 단순 일직선에 국한되지 않고 다양한 모양의 칩 외곽선을 갖는 반도체 칩이 웨이퍼 레벨에서 제조될 수 있으며, 이온을 포획하는 이온 트랩 칩에서 이온을 효과적으로 포획하면서도 레이저 산란을 최소화하기 위한 반도체 칩이 웨이퍼 레벨에서 제조될 수 있고, 1차 플라즈마 다이싱 및 2차 블레이드 다이싱 사이에 다양한 제조 공정이 추가될 수 있어서 제조 공정 루트의 다변화가 가능하며, 제조 효율이 제고될 수 있으며, 고객 니즈가 효과적으로 충족될 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1(a) 내지 도 1(f)는 본 발명의 일 실시 예에 따른 반도체 칩 제조 과정을 개략적으로 설명하기 위한 도면들,
도 2는 본 발명의 일 실시 예에 따른 웨이퍼 레벨의 반도체 칩 제조 장치의 구성을 나타내는 블록도,
도 3은 본 발명의 일 실시 예에 따른 웨이퍼 레벨의 반도체 칩 제조 방법을 나타내는 시퀀스도,
도 4는 본 발명의 일 실시 예에 따른 제1 형상의 반도체 칩을 설명하기 위한 도면,
도 5는 본 발명의 일 실시 예에 따른 제2 형상의 반도체 칩을 설명하기 위한 도면,
도 6(a) 내지 도 7은 다양한 모양의 칩 외곽선 형성으로 인한 기술적 장점을 설명하기 위한 도면들, 그리고,
도 8(a) 내지 도 9는 본 발명의 일 실시 예에 따라 제조되는 반도체 칩을 설명하기 위한 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예들에 한정되지 않는다. 이하 실시 예에서는 본 발명을 명확하게 설명하기 위해서 설명과 직접적인 관계가 없는 부분을 생략하지만, 본 발명의 사상이 적용된 장치 또는 시스템을 구현함에 있어서, 이와 같이 생략된 구성이 불필요함을 의미하는 것은 아니다. 아울러, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조번호를 사용한다.
이하의 설명에서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 되며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 이하의 설명에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 설명에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1(a) 내지 도 1(f)는 본 발명의 일 실시 예에 따른 반도체 칩 제조 과정을 개략적으로 설명하기 위한 도면들이며, 도 2는 본 발명의 일 실시 예에 따른 웨이퍼 레벨의 반도체 칩 제조 장치(100)의 구성을 나타내는 블록도이다.
먼저, 웨이퍼(410)가 반도체 칩 제조 장치(100) 내부의 공정 수행 위치에 배치될 수 있다(도 1(a)).
여기서, 웨이퍼(410)는 플라즈마 다이싱을 위해 Si 웨이퍼일 수 있으나, 실시 예가 이에 한정되는 것은 아니다. 또한, 웨이퍼(410)는 전체 웨이퍼의 일부분을 표시한 것이며, 전체 웨이퍼는 원형 기반으로 다양한 직경을 갖을 수 있다.
그 다음, 웨이퍼(410) 상부에 포토레지스트(PR) 코팅(420)이 수행될 수 있다(도 1(b)).
여기서, 웨이퍼(410)의 두께가 500 마이크로 미터(um) 정도 될 때, 웨이퍼 관통을 위해 500 마이크로 미터 식각(가령, Si 식각)을 버틸 수 있는 정도의 포토레지스트(PR)가 사용(가령, AZ4330 을 이용하여 3.9 마이크로 미터 정도의 두께로 코팅)될 수 있으나, 구현 예에 따라, 웨이퍼(410)의 두께가 달라질 수 있으며, 웨이퍼(410)의 두께에 따라 포트레스트(PR)의 적용 예도 달라질 수 있다.
그 후에, 노광을 통한 패턴이 현상을 통해 생성될 수 있다(430)(도 1(c)).
여기서, 노광 장비를 이용하여 시편의 외곽선 일부분에 해당되는 패턴이 현상될 수 있으며, Positive 또는 Negative 방식에 의해 현상이 수행될 수 있다.
그 후에, 플라즈마 다이싱(가령, Si 식각 포함)을 통해 웨이퍼가 관통될 수 있다(도 1(d)).
즉, 플라즈마 다이싱은 폴리머 증착, 바닥면 폴리머 제거 및 Si 식각 공정을 반복함으로써, 웨이퍼(410)가 관통될 수 있다. 이때, 중심부위(PD) 및 외곽부위의 식각 모양이 면적을 갖는 다양한 모양으로 관통될 수 있다. 중심부위(PD)의 경우 마름모 모양으로 관통될 수 있으며, 웨이퍼(410)의 일부분은 팔각형 모양을 형성할 수 있다. 블레이드 다이싱을 적용할 경우, 제조하기 어려운 모양이라 할 수 있다.
그 후에, 코팅된 포토레지스트(PR)가 제거될 수 있다(도 1(e)).
여기서, 스트리퍼 용액을 이용하여 식각에 사용된 포토레지스트가 제거될 수 있다. 웨이퍼(410)의 가장 상부 레이어(440)는 하나 이상의 공정을 통해 생성된 레이어(가령, 산화막층, 전극층 등) 등을 포함할 수 있으나, 실시 예가 이에 한정되는 것은 아니다.
본 단계 이후에, 증착 공정, 식각 공정 및 포토 공정 등이 배치될 수 있으나, 가스(가령, 쿨링을 위한 가스(He))가 플라즈마와 섞이지 않는다면, 다양한 공정이 배치될 수 있다.
실시 예에서, 블레이드 다이싱이 먼저 수행되고, 플라즈마 다이싱이 수행될 수 있다.
마지막으로, 직선 기반의 블레이드 다이싱에 의해 시편(450)(450a~450d)이 제작될 수 있다(도 1(f)).
블레이드 다이싱을 수행한 영역(BD)은 관통될 수 있으며, 제조된 시편(450)(450a~450d)은 육각형 모양으로 형성될 수 있다. 제조된 시편(450)은 복수의 소자를 포함할 수 있으며, 하나의 패키지 형태의 소자일 수 있으나, 실시 예가 이에 한정되는 것은 아니다.
본 발명의 일 실시 예에 따른 웨이퍼 레벨의 반도체 칩 제조 장치(100)에 의해 1차 플라즈마 다이싱 공정 및 2차 블레이드 다이싱 공정이 수행됨으로써, 다양한 칩 외곽선이 형성될 수 있다.
도 2를 참고하면, 웨이퍼 레벨의 반도체 칩 제조 장치(100)는 플라즈마 다이싱 모듈(110), 블레이드 다이싱 모듈(120) 및 반도체 칩의 외곽 형상을 결정하는 컨트롤러(190, controller(제어부))를 포함할 수 있다. 다만, 도 2에 도시된 구성들은 반도체 칩 제조 장치(100)를 구성하는데 필수적인 것은 아니므로, 본 명세서에 개시된 반도체 칩 제조 장치(100)는 더 많은 또는 더 적은 구성들을 포함할 수 있다.
먼저, 컨트롤러(190)는 반도체 칩의 외곽 형상을 결정할 수 있는데, 컨트롤러(190)는 반도체 칩 설계자의 의도에 따라 외곽 형상을 결정할 수 있다. 외곽 형상(모양)은 사각형 또는 사각형보다 복잡한 형상(오각형 이상, 곡선/꺽은선을 포함하는 다양한 도형 등)이 될 수 있다.
플라즈마 다이싱 모듈(110)은 플라즈마 다이싱을 수행하는 모듈로, 웨이퍼 레벨에서 정교한 다이싱을 수행할 수 있다.
여기서, 플라즈마 다이싱 모듈(110)은 원료로 화학반응 가스 사용하고 식각 공정으로 다이싱을 수행할 수 있으나, 실시 예가 이에 한정되는 것은 아니다.
블레이드 다이싱 모듈(120)은 직선 기반의 다이싱을 수행하는 모듈로, 웨이퍼 레벨에서 최종적인 다이싱을 수행할 수 있다.
블레이드 다이싱 모듈(120)은 블레이드를 이용하여 다이싱을 수행할 수 있다. 블레이드가 구동되고 그 아래로 웨이퍼가 지나가며 다이싱이 수행될 수 있다. 이때, 블레이드의 구동 속도 및 웨이퍼의 이동 속도는 좋은 수율이 되도록 적절하게 세팅될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 웨이퍼 레벨의 반도체 칩 제조 방법을 나타내는 시퀀스도이며, 도 4는 본 발명의 일 실시 예에 따른 제1 형상의 반도체 칩을 설명하기 위한 도면이며, 도 5는 본 발명의 일 실시 예에 따른 제2 형상의 반도체 칩을 설명하기 위한 도면이며, 도 3을 설명하면서 필요한 부분에서 함께 참조하기로 한다.
먼저, 복수의 반도체 칩 각각의 다이싱 대상이 되는 외곽선 일부가 미리 결정될 수 있다(S210).
칩 설계자에 의해 복수의 반도체 칩 각각의 다이싱 대상이 되는 모든 영역이 결정될 수 있으며, 1차적으로 다이싱될 외곽선 일부가 결정될 수 있다. 여기서, 외곽선 일부는 플라즈마 다이싱 대상이 되는 외곽선일 수 있다. 컨트롤러(190)는 반도체 칩의 외곽 형상을 결정할 수 있다. 컨트롤러(190)는 반도체 내부의 소자들 배치, 적용 예 등을 고려하여 반도체 칩의 다이싱 대상인 외곽선 일부를 결정할 수 있다.
선택적 또는 부가적 실시 예로, 반도체 칩 제조 장치(100)의 컨트롤러(190)는 이온 트랩 칩이 제조되는 경우, 반도체 상부의 이온 포획 위치, 레이저 투과 위치/방향 등에 기초하여, 이온 포획되는 위치의 반도체 칩 모양/형상/사이즈 등을 설정할 수 있다.
플라즈마 다이싱 모듈(110)은 결정된 반도체 칩의 외곽 형상에 기초하여, 복수의 반도체 칩 각각의 외곽선 일부가 웨이퍼까지 관통되는 플라즈마 다이싱 공정을 수행할 수 있다(S220, 플라즈마 다이싱 공정 단계). 웨이퍼의 두께는 100 마이크로 미터 이상인 경우에도 관통될 수 있다.
도 4를 참고하면, 반도체 칩 제조 장치(100)의 플라즈마 다이싱 모듈(110)은 1차 다이싱 단계에서, 단순 직선이 아닌 복잡한 모양(PD1)으로 웨이퍼 레벨에서 플라즈마 다이싱을 수행할 수 있다. 플라즈마 다이싱 모듈(110)은 꺾은선 및 곡선 등의 모양으로 다이싱을 수행할 수 있으며, 이에, 일직선으로만 다이싱하는 블레이드 다이싱의 한계가 극복될 수 있다.
특히, 생성되는 반도체 칩(SC1)이 이온 트랩 칩인 경우, 팔각형 모양으로 구현되는 경우, 이온 포획 시 레이저 산란이 최소화될 수 있다.
도 5를 참고하면, 반도체 칩 제조 장치(100)의 플라즈마 다이싱 모듈(110)은 1차 다이싱 단계에서, 단순 직선이 아닌 복잡한 모양(PD2)으로 웨이퍼 레벨에서 플라즈마 다이싱을 수행할 수 있다. 플라즈마 다이싱 모듈(110)은 꺽은선 및 곡선 등으로 다이싱이 가능하여, 일직선으로만 다이싱하는 블레이드 다이싱의 한계가 극복될 수 있다.
특히, 생성되는 반도체 칩(SC2)이 나비넥타이 형태인 경우, 이온 포획 시 레이저 산란이 최소화될 수 있다.
도 4 및 도 5를 참고하면, 플라이즈 다이싱 모듈(110)은 다양한 모양의 면단위 다이싱을 수행할 수 있다.
블레이드 다이싱 모듈(120)은, 플라즈마 다이싱 공정 단계(S220) 이후, 쿨링을 위한 가스가 플라즈마와 섞이지 않는 하나 이상의 공정을 수행할 수 있다(S230).
해당 공정은 증착 공정 및 패터닝(patterning) 공정 중 적어도 하나의 공정을 포함할 수 있으며, 패터닝 공정은 PR코팅 공정, 노광 공정, 현상 공정 등을 포함할 수 있으나, 실시 예가 이에 한정되는 것은 아니다.
상기 S230 단계 이후, 블레이드 다이싱 모듈(120)은 인접하는 반도체 칩 간의 연결 부위를 포함하는 복수의 반도체 칩 각각의 나머지 외곽선이 직선으로 절단할 수 있다(S240).
도 4를 참고하면, 블레이드 다이싱 모듈(120)은 2차적으로 일직선 기반의 다이싱(BD1)을 수행하며, 인접하는 반도체 칩 간의 연결 부위, 반도체 칩에 외접하는 사각형 등을 다이싱할 수 있으며, 최종적으로 팔각형 타입의 반도체 칩(SC1)이 제조될 수 있다.
도 5를 참고하면, 블레이드 다이싱 모듈(120)은 일직선으로 다이싱(BD2)을 수행하며, 인접하는 반도체 칩 간의 연결 부위 및 반도체 칩에 외접하는 영역(가령, 사각형) 등을 다이싱할 수 있으며, 최종적으로 나비넥타이와 유사한 모양인 반도체 칩(SC2)이 제조될 수 있다.
도 6(a) 내지 도 7은 다양한 모양의 칩 외곽선 형성으로 인한 기술적 장점을 설명하기 위한 도면들이다. 도 6(a) 및 도 6(b)는 도 5에 도시된 반도체 칩(SC2)을 설명하기 위한 도면이며, 도 7은 도 4에 도시된 반도체 칩(SC1)을 설명하기 위한 도면이다.
도 6(a) 및 도 6(b)를 참고하면, 반도체 칩(SC2)은 양자 컴퓨터 등에서 적용되고, 전자기장에 의해 이온을 포획하는 이온 트랩 칩으로 구현될 수 있다. 특히, 반도체 칩(SC2)은 MEMS(Micro-Electro-Mechanical System) 칩으로 구현될 수 있으나, 실시 예가 이에 한정되는 것은 아니다.
먼저 이온 트랩 칩의 상부에는 이온(Io)이 포획될 수 있는데, 레이저(Ra1, Ra2)가 투과될 때, 이온 트랩 칩의 칩폭(d)이 외곽 칩폭(L)보다 짧아서, 레이저에 의한 산란이 최소화될 수 있다.
만약, 이온 포획되는 지점에서 칩폭이 두껍다고 가정하면(가령, L), 레이저가 반도체 칩 일정 부분(C1,C2)에 닿아, 산란 현상이 발생될 수 있다.
도 7을 참고하면, 레이저(Ra3, Ra4, Ra5)에 의한 간섭이 발생되지 않도록 반도체 칩(SC1)의 외곽선이 단순한 직사각형 또는 평형사변형의 형상이 아니고, 팔각형 모양의 외곽선일 수 있다.
또한, 반도체 칩(SC1)은 레이저가 칩 위를 이동하는 경로를 최대한 줄이고, 레이저 산란이 최소화되도록 설계될 수 있다.
또한 반도체 칩(SC1)은 CPGA 와 연결되는 와이어 본딩 부분을 옮겨 레이저의 조사 과정에서 와이어에 닿을 가능성이 미연에 방지될 수 있다.
도 8(a) 내지 도 9는 본 발명의 일 실시 예에 따라 제조되는 반도체 칩을 설명하기 위한 도면이다.
반도체 칩(SC5)는 이온 트랩 칩일 수 있으며, 희생층(PI를 이용한 복잡한 구조 공정)을 포함(3차원 구조를 만들기 위해)할 수 있으며, MEMS 칩으로 구현될 수 있다. 반도체 칩(SC5)은 구조가 변하지 않고, comb drive resonator, comb drive actuator 등을 포함할 수 있으며, 구조가 고정된 상태로 표면에 금속을 증착하여 전극으로 사용될 수 있다.
반도체 칩(SC5)은 SiO2 증착, SiO2 건식식각, Al 증착, Al 건식식각, SiNx 증착, SiNx 건식식각 및 Si 기반의 플라즈마 다이싱 공정 등을 포함할 수 있으나, 실시 예가 이에 한정되는 것은 아니다.
도 9를 참고하면, KOH 를 이용한 loading slot 기울기(적색 사각형 밑부분)가 추가될 수 있으며, 포획되는 이온에서 노출되는 Si 가 최소화하기 위한 구조로 구현될 수 있다.
도 8(a)에서 플라즈마 다이싱이 수행될 수 있으며, 도 8(a) 및 8(b) 사이에서 블레이드 다이싱이 수행될 수 있으나, 실시 예가 이에 한정되는 것은 아니다.
실시 예에서, 상술한 웨이퍼 레벨의 반도체 칩 제조 방법은, 플라즈마 다이싱 공정을 여러 번 나누어 수행할 수 있다. 플라즈마 다이싱 모듈(110)은 제1 플라즈마 다이싱 공정 시 플라즈마 다이싱 대상인 외곽선 일부를 다이싱하되, 웨이퍼를 완전히 관통하지 않고, 다이싱할 수 있다. 가령, 플라즈마 다이싱 모듈(110)은 웨이퍼 두께가 500 마이크로 미터인 경우, 400 마이크로 미터를 식각할 수 있다.
제1 플라즈마 다이싱 공정 후 소정 시점에, 블레이드 다이싱 모듈(120)은 플라즈마 다이싱 대상인 외곽선 일부를 제외한 상술한 나머지 외곽선을 직선으로 다이싱할 수 있다.
그 후, 플라즈마 다이싱 모듈(110)은 플라즈마 다이싱 대상 외곽선 일부에 대해서 제2 플라즈마 다이싱 공정을 수행함으로써, 반도체 칩이 제조될 수 있다.
상술한 바와 같이, 플라즈마 다이싱 공정은 웨이퍼가 관통되기까지 2 회 이상 수행될 수 있으며, 블레이드 다이싱 공정을 포함한 다양한 공정이 플라즈마 다이싱 사이에 배치될 수 있으며, 이에 따라, 복잡한 모양의 반도체 칩이 생성될 수 있다.
이상 설명된 본 발명의 실시 예에 대한 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 웨이퍼 레벨의 반도체 칩 제조 장치.

Claims (15)

  1. 웨이퍼 레벨(wafer level)의 반도체 칩 제조 방법으로서,
    반도체 칩의 외곽 형상을 기반으로 복수의 반도체 칩 각각의 일면을 형성하는 제1 외곽선을 따라서 웨이퍼까지 관통하는 플라즈마 다이싱 공정을 수행하는 단계; 및
    상기 외곽 형상을 기반으로 상기 복수의 반도체 칩 각각의 서로 인접한 타면을 형성하는 직선의 제2 외곽선을 따라서 상기 웨이퍼까지 절단하여, 상기 웨이퍼에서 상기 복수의 반도체 칩 각각을 분할하는 블레이드 다이싱 공정을 수행하는 단계를 포함하고,
    상기 복수의 반도체 칩 각각은 이온을 포획하기 위한 이온 트랩 칩이고,
    상기 플라즈마 다이싱 공정을 수행하는 단계는,
    상기 이온 트랩 칩 상부에서 이온이 포획되는 경우, 레이저의 산란이 감쇄 또는 제거되도록, 상기 복수의 이온 트랩 칩 각각의 제1 외곽선 일부가 다이싱되는 단계를 포함하고,
    상기 반도체 칩의 외곽 형상은 칩폭이 외곽 칩폭보다 짧은 나비넥타이 모양이고,
    상기 제1 외곽선은 곡선 및 꺾은선 중 적어도 하나를 포함하는, 반도체 칩 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 플라즈마 다이싱 공정을 수행하는 단계 이후에,
    증착 공정 및 패터닝(patterning) 공정 중 적어도 하나의 공정을 수행하는 단계를 포함하는, 반도체 칩 제조 방법.
  4. 제1항에 있어서,
    상기 플라즈마 다이싱 공정을 수행하는 단계 이전에,
    상기 외곽 형상을 기반으로 상기 복수의 반도체 칩 각각의 다이싱 대상이 되는 상기 제1 외곽선이 미리 결정되는 단계를 더 포함하는, 반도체 칩 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 반도체 칩은 MEMS(micro electro mechanical systems) 칩인, 반도체 칩 제조 방법.
  9. 삭제
  10. 웨이퍼 레벨(wafer level)의 반도체 칩 제조 장치로서,
    반도체 칩의 외곽 형상을 결정하는 컨트롤러;
    상기 외곽 형상을 기반으로 복수의 반도체 칩 각각의 일면을 형성하는 제1 외곽선을 따라서 웨이퍼까지 관통하는 플라즈마 다이싱 공정을 수행하는 플라즈마 다이싱 모듈; 및
    상기 외곽 형상을 기반으로 상기 복수의 반도체 칩 각각의 서로 인접한 타면을 형성하는 직선의 제2 외곽선을 따라서 상기 웨이퍼까지 절단하여, 상기 웨이퍼에서 상기 복수의 반도체 칩 각각을 분할하는 블레이드 다이싱 공정을 수행하는하는 블레이드 다이싱 모듈을 포함하고,
    상기 복수의 반도체 칩 각각은 이온을 포획하기 위한 이온 트랩 칩이고,
    상기 플라즈마 다이싱 모듈은,
    상기 이온 트랩 칩 상부에서 이온이 포획되는 경우, 레이저에 의한 산란이 감쇄 또는 제거되도록, 상기 복수의 이온 트랩 칩 각각의 제1 외곽선 일부를 다이싱하도록 구성되고,
    상기 반도체 칩의 외곽 형상은 칩폭이 외곽 칩폭보다 짧은 나비넥타이 모양이고,
    상기 제1 외곽선은, 곡선 및 꺾은선 중 적어도 하나를 포함하는, 반도체 칩 제조 장치.
  11. 제10항에 있어서,
    상기 컨트롤러는,
    상기 복수의 반도체 칩 각각의 다이싱 대상이 되는 상기 제1 외곽선을 미리 결정하도록 구성되는, 반도체 칩 제조 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제11항에 있어서,
    상기 반도체 칩은 MEMS 칩인, 반도체 칩 제조 장치.
KR1020230016908A 2023-02-08 2023-02-08 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치 Active KR102873009B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020230016908A KR102873009B1 (ko) 2023-02-08 2023-02-08 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치
US18/435,227 US20240266181A1 (en) 2023-02-08 2024-02-07 Method and apparatus for manufacturing semiconductor chip with chip outline of various shapes at wafer level

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020230016908A KR102873009B1 (ko) 2023-02-08 2023-02-08 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20240124090A KR20240124090A (ko) 2024-08-16
KR102873009B1 true KR102873009B1 (ko) 2025-10-16

Family

ID=92120105

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230016908A Active KR102873009B1 (ko) 2023-02-08 2023-02-08 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치

Country Status (2)

Country Link
US (1) US20240266181A1 (ko)
KR (1) KR102873009B1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101446288B1 (ko) * 2008-03-25 2014-10-01 삼성전자주식회사 반도체 장치의 제조 방법
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
KR101588642B1 (ko) 2014-05-12 2016-01-27 (주)유우일렉트로닉스 웨이퍼레벨 패키징 소자의 제조방법
KR101725793B1 (ko) * 2014-10-30 2017-04-12 에스케이 텔레콤주식회사 이온 트랩 구조를 관통하는 레이저 사용을 위한 mems 기반 3차원 이온트랩 장치 및 그 제작 방법
US9741617B2 (en) * 2015-11-16 2017-08-22 Amkor Technology, Inc. Encapsulated semiconductor package and method of manufacturing thereof

Also Published As

Publication number Publication date
KR20240124090A (ko) 2024-08-16
US20240266181A1 (en) 2024-08-08

Similar Documents

Publication Publication Date Title
US7867879B2 (en) Method for dividing a semiconductor substrate and a method for producing a semiconductor circuit arrangement
CN103021962B (zh) 半导体晶片及其处理方法
US9754832B2 (en) Semiconductor wafer and method of producing the same
US8212180B2 (en) Method for severing brittle flat materials by laser beam with previously produced traces
US20150098482A1 (en) Methods for dicing a compound semiconductor wafer, and diced wafers and die obtained thereby
CN100448043C (zh) 发光器件的制造方法
US12060266B2 (en) Method with mechanical dicing process for producing MEMS components
CN101071790A (zh) 半导体衬底和半导体器件以及该半导体器件的制造方法
CN106340491A (zh) 用于制造半导体器件裸片的方法
CN110690176B (zh) 目标晶粒的区分方法及封装芯片的失效分析方法
CN115206880B (zh) 一种GaN管芯的制备方法
US10748801B2 (en) Carrier arrangement and method for processing a carrier by generating a crack structure
US10566495B2 (en) Method for producing light-emitting device
CN106467289B (zh) 晶圆结构及晶圆加工方法
US8969869B2 (en) Integrated circuit wafer and integrated circuit die
KR102873009B1 (ko) 다양한 모양의 칩 외곽선을 갖는 반도체 칩을 웨이퍼 레벨에서 제조하는 방법 및 장치
US9865776B2 (en) Method for separating regions of a semiconductor layer
US20180061695A1 (en) Method for processing a wafer and method for processing a carrier
CN113644035B (zh) 一种半导体晶圆及其激光加工方法、系统
US11939216B2 (en) Method with stealth dicing process for fabricating MEMS semiconductor chips
JP6625386B2 (ja) 半導体装置および半導体装置の製造方法
KR102678638B1 (ko) 포토닉스와 일렉트로닉스의 이종 통합을 위한 원자 층 퇴적 본딩
JP5535213B2 (ja) オプトエレクトロニクスデバイスおよびオプトエレクトロニクスデバイスの製造方法
CN118213268A (zh) 一种半导体芯片制备方法、晶圆结构及半导体芯片
US20240364073A1 (en) Method for producing a multiplicity of semiconductor laser chips, and semiconductor laser chip

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0302 Request for accelerated examination

St.27 status event code: A-1-2-D10-D17-exm-PA0302

St.27 status event code: A-1-2-D10-D16-exm-PA0302

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

T11 Administrative time limit extension requested

Free format text: ST27 STATUS EVENT CODE: U-3-3-T10-T11-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T13 Administrative time limit extension granted

Free format text: ST27 STATUS EVENT CODE: U-3-3-T10-T13-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

T13-X000 Administrative time limit extension granted

St.27 status event code: U-3-3-T10-T13-oth-X000

E13 Pre-grant limitation requested

Free format text: ST27 STATUS EVENT CODE: A-2-3-E10-E13-LIM-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11 Amendment of application requested

Free format text: ST27 STATUS EVENT CODE: A-2-2-P10-P11-NAP-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

F13 Ip right granted in full following pre-grant review

Free format text: ST27 STATUS EVENT CODE: A-3-4-F10-F13-REX-PX0701 (AS PROVIDED BY THE NATIONAL OFFICE)

PX0701 Decision of registration after re-examination

St.27 status event code: A-3-4-F10-F13-rex-PX0701

F11 Ip right granted following substantive examination

Free format text: ST27 STATUS EVENT CODE: A-2-4-F10-F11-EXM-PR0701 (AS PROVIDED BY THE NATIONAL OFFICE)

PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-2-2-U10-U11-OTH-PR1002 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

Q13 Ip right document published

Free format text: ST27 STATUS EVENT CODE: A-4-4-Q10-Q13-NAP-PG1601 (AS PROVIDED BY THE NATIONAL OFFICE)

R18 Changes to party contact information recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R18-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000