KR102876877B1 - 반도체 장치의 제조 방법 - Google Patents

Abstract

반도체 장치의 제조 방법은, 기판의 상부에 매립되어 상기 기판의 상면에 평행한 제1 방향을 따라 서로 이격되고 상기 기판 상에 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물들을 형성하고, 상기 기판 상에 상기 제2 방향을 따라 서로 이격되고 상기 제1 방향으로 연장되는 비트 라인 구조물들을 형성하고, 상기 게이트 구조물들 및 상기 비트 라인 구조물들을 커버하는 희생막을 형성하고, 상기 희생막을 부분적으로 식각하여 상기 기판의 상면에 수직한 제3 방향으로 상기 게이트 구조물과 오버랩되는 트렌치를 형성하고, 상기 희생막의 상부를 커버하며 상기 희생막과는 다른 물질을 포함하는 제1 절연 패턴을 형성하고, 상기 트렌치에 대해 세정 공정을 수행함으로써 상기 제1 절연 패턴에 의해 커버되지 않은 상기 희생막의 하부를 제거함에 따라, 상기 트렌치는 상기 게이트 구조물의 상면을 노출시키도록 확장되며, 상기 희생막은 희생 패턴으로 변환되고, 상기 트렌치를 채우며 상기 제1 절연 패턴과 동일한 물질을 포함하는 제2 절연 패턴을 형성함으로써, 제1 및 제2 절연 패턴들은 절연 패턴 구조물을 형성하고, 상기 희생 패턴을 제거하고, 상기 비트 라인 구조물들 사이 및 상기 절연 패턴 구조물들 사이의 상기 기판의 상부를 식각하여 리세스를 형성하고, 그리고 상기 리세스를 채우는 콘택 플러그 구조물을 형성하는 것을 포함할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치의 제조 방법에 관한 것이다.

디램(Dynamic random access memory: DRAM) 장치의 제조 공정에서, 기판 상에 형성된 게이트 구조물들 상에 절연 패턴 구조물들을 형성하는 과정에서, 상기 절연 패턴 구조물의 상부는 두꺼우나 하부는 얇게 형성될 수 있다. 이후, 상기 절연 패턴 구조물들 사이의 상기 기판의 상부에 콘택 플러그를 형성하기 위한 리세스를 형성할 때, 서로 인접한 절연 패턴 구조물들 간의 이격 거리가 좁아 리세스를 제대로 형성하지 못하는 문제가 발생한다.

본 발명의 과제는 개선된 특성을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.

본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판의 상부에 매립되어 상기 기판의 상면에 평행한 제1 방향을 따라 서로 이격되고 상기 기판 상에 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물들을 형성하고, 상기 기판 상에 상기 제2 방향을 따라 서로 이격되고 상기 제1 방향으로 연장되는 비트 라인 구조물들을 형성하고, 상기 게이트 구조물들 및 상기 비트 라인 구조물들을 커버하는 희생막을 형성하고, 상기 희생막을 부분적으로 식각하여 상기 기판의 상면에 수직한 제3 방향으로 상기 게이트 구조물과 오버랩되는 트렌치를 형성하고, 상기 희생막의 상부를 커버하며 상기 희생막과는 다른 물질을 포함하는 제1 절연 패턴을 형성하고, 상기 트렌치에 대해 세정 공정을 수행함으로써 상기 제1 절연 패턴에 의해 커버되지 않은 상기 희생막의 하부를 제거함에 따라, 상기 트렌치는 상기 게이트 구조물의 상면을 노출시키도록 확장되며, 상기 희생막은 희생 패턴으로 변환되고, 상기 트렌치를 채우며 상기 제1 절연 패턴과 동일한 물질을 포함하는 제2 절연 패턴을 형성함으로써, 제1 및 제2 절연 패턴들은 절연 패턴 구조물을 형성하고, 상기 희생 패턴을 제거하고, 상기 비트 라인 구조물들 사이 및 상기 절연 패턴 구조물들 사이의 상기 기판의 상부를 식각하여 리세스를 형성하고, 그리고 상기 리세스를 채우는 콘택 플러그 구조물을 형성하는 것을 포함할 수 있다.

예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 절연 패턴 구조물을 형성하기 위한 희생막을 형성한 후, 상기 희생막에 트렌치를 형성할 수 있다. 상기 트렌치에 대한 세정 공정을 수행하기 전에 상기 희생막의 상부를 커버하는 절연 패턴을 형성함에 따라서, 상기 세정 공정 시 상기 희생막의 상부는 상기 절연 패턴에 의해 제거되지 않으나 상기 희생막의 하부는 제거될 수 있으므로, 상기 트렌치의 수직성(verticality)이 개선될 수 있다. 이에 따라, 상기 트렌치 내에 형성되는 절연 패턴 구조물의 수직성도 개선될 수 있으므로, 콘택 플러그를 형성하기 위한 리세스를 용이하게 형성할 수 있다.

도 1 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.

[실시예]

도 1 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 9, 14, 17, 28 및 35는 평면도들이고, 도 2, 3, 5-8, 10-13, 15, 16, 18-27, 29-34, 36 및 37은 단면도들이다. 이때, 도 2, 5, 7, 10, 12, 15, 18, 20, 22, 24, 26, 29, 31, 33 및 36은 도 1의 A-A'선으로 절단한 단면을 포함하고, 도 3, 6, 8, 11, 13, 16, 19, 21, 23, 25, 27, 30, 32, 34 및 37은 도 1의 B-B' 및 C-C'선으로 절단한 단면들을 포함한다.

이하의 발명의 상세한 설명에서는, 기판 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하기로 한다.

도 1 내지 3을 참조하면, 기판(100) 상에 액티브 패턴들(105)을 형성할 수 있으며, 액티브 패턴들(105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.

기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.

소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.

이후, 상기 제1 리세스 내부에 게이트 구조물(160)을 형성할 수 있다. 게이트 구조물(160)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되어 상기 제1 리세스의 하부를 채우는 게이트 전극(140), 및 게이트 전극(140) 상에 형성되어 상기 제1 리세스의 상부를 채우는 게이트 마스크(150)를 포함할 수 있다. 이때, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.

일 실시예에 있어서, 게이트 절연막(130)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.

게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(140)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

도 4 내지 도 6을 참조하면, 기판(100) 상에 절연막 구조물(190), 제1 도전막(200) 및 제1 마스크(210)를 순차적으로 형성하고, 제1 마스크(210)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(200) 및 절연막 구조물(190)을 식각함으로써 액티브 패턴(105)을 노출시키는 제1 홀(220)을 형성할 수 있다.

예시적인 실시예들에 있어서, 절연막 구조물(190)은 순차적으로 적층된 제1 및 제2 절연막들(170, 180)을 포함할 수 있다.

제1 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

제1 도전막(200)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

상기 식각 공정 시, 제1 홀(220)에 의해 노출된 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제2 리세스가 형성될 수 있다. 즉, 제1 홀(220)의 저면은 제2 리세스로도 지칭될 수 있다.

예시적인 실시예들에 있어서, 제1 홀(220)은 상기 제3 방향으로 연장되는 각 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.

이후, 제1 홀(220)을 채우는 제2 도전막(230)을 형성할 수 있다.

예시적인 실시예들에 있어서, 제2 도전막(230)은 액티브 패턴(105), 소자 분리 패턴(110), 게이트 마스크(150), 및 제1 마스크(210) 상에 제1 홀(220)을 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(230)은 제1 도전막(200)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.

예시적인 실시예들에 있어서, 제2 도전막(230)은 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(230)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 도전막(200)과 병합될 수도 있다.

도 8을 참조하면, 제1 마스크(210)를 제거한 후, 제1 및 제2 도전막들(200, 230) 상에 제3 도전막(240), 확산 배리어 막(260), 제4 도전막(270), 및 캐핑막(280)을 순차적으로 형성할 수 있다.

제3 도전막(240)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 및 제2 도전막들(200, 230)과 병합될 수 있다.

확산 배리어 막(260)은 예를 들어, 티타늄 실리콘 산화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있고, 제4 도전막(270)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있으며, 캐핑막(280)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

도 9 내지 도 11을 참조하면, 캐핑막(280)을 패터닝하여 캐핑 패턴(285)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제4 도전막(270), 확산 배리어 막(260), 제3 도전막(240), 및 제1 및 제2 도전막들(200, 230)을 순차적으로 식각할 수 있다.

예시적인 실시예들에 있어서, 캐핑 패턴(285)은 기판(100) 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.

상기 식각 공정을 수행함에 따라, 제1 홀(220) 내의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150) 상에는 순차적으로 적층된 제2 도전 패턴(235), 제3 도전 패턴(245), 확산 배리어(265), 제4 도전 패턴(275) 및 캐핑 패턴(285)이 형성될 수 있으며, 제1 홀(220) 바깥의 절연막 구조물(190)의 제2 절연막(180) 상에는 순차적으로 적층된 제1 도전 패턴(205), 제3 도전 패턴(245), 확산 배리어(265), 제4 도전 패턴(275) 및 캐핑 패턴(285)이 형성될 수 있다.

제1 내지 제3 도전막들(200, 230, 240)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제2 및 제3 도전 패턴들(235, 245), 및 제1 및 제3 도전 패턴들(205, 245)은 각각 하나의 도전 구조물(255)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 도전 구조물(255), 확산 배리어(265), 제4 도전 패턴(275) 및 캐핑 패턴(285)을 비트 라인 구조물(295)로 지칭하기로 한다.

예시적인 실시예들에 있어서, 비트 라인 구조물(295)은 기판(100) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 비트 라인 구조물들(295)은 제1 홀(220)을 통해서 대응하는 각 액티브 패턴들(105)의 상기 제3 방향으로의 가운데 부분과 접촉하여 이에 전기적으로 연결될 수 있다.

도 12 및 도 13을 참조하면, 비트 라인 구조물(295)을 커버하는 제1 스페이서 막을 제1 홀(220)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면, 제1 홀(220)의 측벽, 및 제2 절연막(180) 상에 형성한 후, 상기 제1 스페이서 막 상에 제3 및 제4 절연막들을 순차적으로 형성할 수 있으며, 상기 제4 절연막은 제1 홀(220)을 모두 채우도록 형성될 수 있다.

이후, 식각 공정을 수행하여, 상기 제3 및 제4 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제3 및 제4 절연막들 중에서 제1 홀(220) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 홀(220) 내에 형성된 부분 이외의 상기 제2 스페이서 막 부분이 모두 노출될 수 있으며, 제1 홀(220) 내에 잔류하는 상기 제3 및 제4 절연막들 부분은 각각 제3 및 제4 절연 패턴들(310, 320)을 형성할 수 있다.

상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제3 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제4 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

이후, 상기 노출된 제1 스페이서 막 표면 및 제1 홀(220) 내에 형성된 제3 및 제4 절연 패턴들(310, 320) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(295)의 측벽을 커버하는 제2 스페이서(330)를 상기 제1 스페이서 막 표면, 및 제3 및 제4 절연 패턴들(310, 320) 상에 형성할 수 있다.

상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.

이후, 캐핑 패턴(285) 및 제2 스페이서(330)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제1 개구(340)를 형성할 수 있으며, 제1 개구(340)에 의해 소자 분리 패턴(110) 상면 및 게이트 마스크(150)의 상면도 노출될 수 있다.

상기 건식 식각 공정에 의해서, 캐핑 패턴(285) 상면 및 제2 절연막(180) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(295)의 측벽을 커버하는 제1 스페이서(305)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(295) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(295) 하부에 순차적으로 적층된 제1 및 제2 절연 패턴들(175, 185)은 제1 절연 패턴 구조물(195)을 형성할 수 있다.

이후, 캐핑 패턴(285) 상면, 제2 스페이서(330)의 외측벽, 제3 및 제4 절연 패턴들(310, 320) 상면 일부, 및 제1 개구(340)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 제3 스페이서 막을 형성하고, 이를 이방성 식각하여 비트 라인 구조물(295)의 측벽을 커버하는 제3 스페이서(355)를 형성할 수 있다.

상기 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

기판(100) 상에서 비트 라인 구조물(325)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(305, 330, 355)은 함께 예비 스페이서 구조물로 지칭될 수 있다.

도 14 내지 도 16을 참조하면, 제1 개구(340)를 채우는 희생막(360)을 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(160) 상에 형성할 수 있다.

예시적인 실시예들에 있어서, 희생막(360)을 충분한 높이로 형성한 후, 캐핑 패턴(285)의 상면이 노출될 때까지 그 상부를 평탄할 수 있다. 이후, 희생막(360)을 원자층 증착(ALD) 공정을 통해 추가적으로 형성함으로써, 희생막(360)은 캐핑 패턴(285)의 상면보다 높은 높이로 형성될 수 있다. 즉, 희생막(360)은 비트 라인 구조물들(295) 및 게이트 구조물(160)들을 커버하도록 형성될 수 있다.

상기 희생막(360)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.

이후, 폴리실리콘 막(370)을 희생막(360) 상에 형성할 수 있다.

도 17 내지 도 19를 참조하면, 희생막(360)에 대해 부분적으로 식각 공정을 수행하여 기판(100) 상면에 수직한 수직 방향으로 게이트 구조물(160)과 오버랩되는 트렌치(380)를 형성할 수 있다. 이때, 폴리실리콘 막(370)은 상기 제2 방향을 따라 서로 이격된 복수의 폴리실리콘 패턴(375)으로 변환될 수 있다.

예시적인 실시예들에 있어서, 트렌치(380)는 상부에서 하부로 갈수록 상기 제2 방향으로의 폭이 점차 감소할 수 있으며, 트렌치(380)의 최상단에 대한 트렌치(380)의 최하단의 상기 제2 방향으로의 폭의 비율은 약 1.7:1 이상일 수 있다.

예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정일 수 있으며, 불소(F)를 포함하는 식각 가스를 사용하여 수행될 수 있다.

이후, 폴리실리콘 패턴(375)의 상면 및 트렌치(380)의 측벽 및 저면 상에 제5 절연막(390)을 형성할 수 있다.

예시적인 실시예들에 있어서, 제5 절연막(390)은 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자층 증착 공정을 통해 형성될 수 있다.

제5 절연막(390)은 희생막(360)과는 다른 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

도 20 및 도 21을 참조하면, 제5 절연막(390)에 대해 식각 공정을 수행하여 폴리실리콘 패턴(375) 및 희생막(360)의 상부를 커버하는 제5 절연 패턴(395)을 형성할 수 있다. 이에 따라, 희생막(360)의 하부는 제5 절연 패턴(395)에 의해 커버되지 않아 노출될 수 있다.

예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정일 수 있으며, 염소(cl) 및 산소(O₂)를 포함하는 식각 가스를 사용하여 수행될 수 있다.

도 22 및 도 23을 참조하면, 트렌치(380)에 대해 세정 공정을 수행할 수 있다. 상기 세정 공정에 의해 트렌치(380)의 측벽 및 저면의 식각 부산물이 제거될 수 있으며, 이때 상기 노출된 희생막(360)의 하부도 함께 상기 제2 및 수직 방향들로 제거될 수 있다.

상기 노출된 희생막(360)의 하부가 상기 수직 방향으로 제거됨에 따라, 트렌치(380)는 게이트 구조물(160)의 상면을 노출시키도록 상기 수직 방향으로 확장될 수 있다. 이에 따라, 희생막(360)은 상기 제2 방향을 따라 서로 이격된 복수의 희생 패턴(365)으로 변환될 수 있다.

한편, 희생막(360)의 하부가 상기 제2 방향으로 제거됨에 따라, 트렌치(380)의 하부의 상기 제2 방향으로의 폭은 확장될 수 있다. 반면, 희생막(360)의 상부는 제5 절연 패턴(395)에 의해 커버되어 상기 제2 방향으로 제거되지 않음에 따라, 트렌치(380)의 상부의 상기 제2 방향으로의 폭은 확장되지 않을 수 있다.

이에 따라, 상기 세정 공정 후 트렌치(380)의 최상단에 대한 트렌치(380)의 최하단의 상기 제2 방향으로의 폭의 비율은 감소할 수 있다. 예시적인 실시예들에 있어서, 트렌치(380)의 최상단에 대한 트렌치(380)의 최하단의 상기 제2 방향으로의 폭의 비율은 약 1.2:1 이하일 수 있다.

예시적인 실시예들에 있어서, 상기 세정 공정은 불소를 포함하는 세정 가스를 사용하여 수행될 수 있다. 일 실시예에 있어서, 상기 세정 가스는 예를 들어, 불산(HF)을 포함할 수 있다.

도 24 및 도 25를 참조하면, 폴리실리콘 패턴(375) 및 폴리실리콘 패턴(375) 상의 제5 절연 패턴(395) 부분에 대해 제3 식각 공정을 수행하여 이들을 제거할 수 있다.

예시적인 실시예들에 있어서, 폴리실리콘 패턴(375) 및 폴리실리콘 패턴(375) 상의 제5 절연 패턴(395) 부분을 제거한 후 트렌치(380)의 최상단에 대한 트렌치(380)의 최하단의 상기 제2 방향으로의 폭의 비율은 약 1.2:1 이하일 수 있다.

예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정일 수 있으며, 불소를 포함하는 식각 가스를 사용하여 수행될 수 있다.

도 26 및 도 27을 참조하면, 트렌치(380)를 채우는 제6 절연막을 형성한 후, 희생 패턴(365)의 상면이 노출될 때까지 상기 제6 절연막에 대해 평탄화 공정을 수행하여 트렌치(380) 내에 제6 절연 패턴(405)을 형성할 수 있다.

제6 절연 패턴(405)은 제5 절연 패턴(395)과 동일한 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 이에 따라, 트렌치(380) 내에 순차적으로 적층된 제5 및 제6 절연 패턴들(395, 405)은 제2 절연 패턴 구조물(415)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 절연 패턴 구조물(415)의 상면에 대한 제2 절연 패턴 구조물(415)의 저면의 상기 제2 방향으로의 길이의 비율은 약 1.2:1 이하일 수 있다.

예시적인 실시예들에 있어서, 상기 평탄화 공정은 에치 백 공정을 통해 수행될 수 있다.

이후, 희생 패턴(365)에 대해 식각 공정을 수행하여 이를 제거할 수 있다. 이에 따라, 제2 절연 패턴 구조물(415)은 게이트 구조물(160)과 상기 수직 방향으로 오버랩되도록 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정일 수 있으며, 불소를 포함하는 식각액을 사용하여 수행될 수 있다. 일 실시예에 있어서, 상기 식각액은 예를 들어, 불산(HF)을 포함할 수 있다.

도 28 내지 도 30을 참조하면, 비트 라인 구조물들(295) 사이 및 제2 절연 패턴 구조물들(415) 사이의 제1 개구(340)에 노출된 액티브 패턴(105) 상부 및 소자 분리 패턴(110)의 상부에 대해 식각 공정을 수행함으로써, 제1 개구(340)에 연통하는 제3 리세스(420)를 형성할 수 있다. 이때, 상기 식각 공정으로 인해 제3 리세스(420) 상에 식각 부산물 및 산화막이 형성될 수 있으며, 이들을 제거하기 위해 세정 공정을 수행할 수 있다.

예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정일 수 있으며, 불소를 포함하는 식각 가스를 사용하여 수행될 수 있다. 일 실시예에 있어서, 상기 식각 가스는 예를 들어, 불산을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 세정 공정은 불소를 포함하는 세정액을 사용하여 수행될 수 있다. 일 실시예에 있어서, 상기 세정액은 예를 들어, 불산을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 식각 공정 및 상기 습식 식각 공정은 비트 라인 구조물들(295) 사이 및 제2 절연 패턴 구조물들(415) 사이로 상기 식각 가스 및 상기 세정액을 주입함으로써 수행될 수 있다. 한편, 제2 절연 패턴 구조물들(415)의 저면들 간의 상기 제2 방향으로의 이격 거리에 대한 제2 절연 패턴 구조물들(415)의 상면들 간의 상기 제2 방향으로의 이격 거리의 비율은 1.2:1 이하일 수 있다. 즉, 상기 식각 가스 및 상기 세정액을 주입하기에 충분한 제2 절연 패턴 구조물들(415)의 상면들 간의 상기 제2 방향으로의 이격 거리를 확보할 수 있으며, 이에 따라 제3 리세스(420)를 용이하게 형성할 수 있다.

이후, 기판(100) 상에 형성된 제1 개구(340) 및 제3 리세스(420)를 채우는 하부 콘택 플러그 막(430)을 충분한 높이로 형성한 후, 캐핑 패턴(285)의 상면 및 제2 절연 패턴 구조물(415)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.

예시적인 실시예들에 있어서, 하부 콘택 플러그 막(430)은 상기 제1 방향을 따라 비트 라인 구조물들(295)에 의해 서로 이격되고, 상기 제2 방향을 따라 제2 절연 패턴 구조물(415)에 의해 서로 이격되도록 복수 개로 형성될 수 있다.

하부 콘택 플러그 막(430)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

도 31 및 도 32를 참조하면, 하부 콘택 플러그(435)의 상부를 제거하여 비트 라인 구조물(295)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(330, 355)의 상부를 제거할 수 있다.

이후, 하부 콘택 플러그(435)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(435)의 상면은 제2 및 제3 스페이서들(330, 355)의 최상면보다 낮아질 수 있다.

이후, 비트 라인 구조물(295), 상기 예비 스페이서 구조물, 제2 절연 패턴 구조물(415), 및 하부 콘택 플러그(435) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(295)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(305, 330, 355)을 커버하는 제4 스페이서(445)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(435)의 상면이 노출될 수 있다.

이후, 상기 노출된 하부 콘택 플러그(435)의 상면에 오믹 콘택 패턴(455)을 형성할 수 있다. 예시적인 실시예들에 있어서, 오믹 콘택 패턴(455)은 하부 콘택 플러그(435), 제4 스페이서(445), 캐핑 패턴(285), 및 제2 절연 패턴 구조물(415) 상에 금속막을 형성하고 열처리한 후, 상기 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.

오믹 콘택 패턴(455)은 예를 들어, 코발트 실리사이드 혹은 니켈 실리사이드를 포함할 수 있다.

도 33 및 도 34를 참조하면, 제4 스페이서(445), 오믹 콘택 패턴(455), 캐핑 패턴(285), 및 제2 절연 패턴 구조물(415) 상에 배리어 막(460)을 형성하고, 배리어 막(460) 상에 비트 라인 구조물들(295) 사이의 공간을 충분히 채우는 상부 콘택 플러그 막(470)을 형성한 후, 그 상부를 평탄화할 수 있다.

예시적인 실시예들에 있어서, 상부 콘택 플러그 막(470)의 상면은 캐핑 패턴(285) 및 제2 절연 패턴 구조물(415)의 상면보다 높을 수 있다.

배리어 막(410)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 상부 콘택 플러그(425)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 저저항 금속을 포함할 수 있다.

도 35 내지 도 37을 참조하면, 상부 콘택 플러그 막(470) 상부, 배리어 막(460) 일부, 캐핑 패턴(285) 상부, 제2 절연 패턴 구조물(415) 상부 및 제1 내지 제4 스페이서들(305, 330, 355, 445) 상부를 제거하여 제2 홀(480)을 형성할 수 있다.

제2 홀(480)이 형성됨에 따라서, 상부 콘택 플러그 막(470)은 상부 콘택 플러그(475)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(475)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(475)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.

기판(100)의 상에서 순차적으로 적층된 하부 콘택 플러그(435), 오믹 콘택 패턴(455), 배리어 막(460), 및 상부 콘택 플러그(475)는 함께 콘택 플러그 구조물을 형성할 수 있다.

이후, 노출된 제2 스페이서(330)를 제거하여, 제2 홀(480)에 연통하는 에어 갭(335)를 형성할 수 있다. 제2 스페이서(330)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.

예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(295)의 측벽에 형성된 제2 스페이서(330)는 제2 홀(480)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제2 홀(480)에 의해 노출되어 상부 콘택 플러그(475)에 의해 커버되지 않는 제2 스페이서 부분(330)뿐만 아니라, 상기 제2 방향으로 이웃하여 제2 절연 패턴 구조물(415)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(475)에 의해 커버된 부분까지 모두 제거될 수 있다.

이후, 제2 홀(480)을 채우면서 순차적으로 적층된 제1 및 제2 층간 절연막들(490, 500)을 형성할 수 있다. 제1 및 제2 층간 절연막들(490, 500)은 제2 절연 패턴 구조물(415) 상에도 순차적으로 적층될 수 있다.

제1 층간 절연막(490)은 낮은 갭필 특성을 갖는 절연 물질을 포함할 수 있으며, 이에 따라 제2 홀(480) 하부의 에어 갭(335)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(335)은 에어 스페이서(335)로 지칭될 수도 있으며, 제1, 제2 및 제4 스페이서들(305, 355, 445)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(335)은 공기를 포함하는 스페이서일 수 있다.

제2 층간 절연막(500)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

이후, 상부 콘택 플러그(475)의 상면과 접촉하는 커패시터(550)를 형성할 수 있다.

즉, 상부 콘택 플러그(475) 상에 식각 저지막(510) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(475)의 상면을 부분적으로 노출시키는 제3 홀을 형성할 수 있다.

상기 제3 홀의 측벽, 노출된 상부 콘택 플러그(475)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제3 홀의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(475)의 상면에는 실린더형(cylindrical) 하부 전극(520)이 형성될 수 있다. 이와는 달리, 상기 제3 홀을 전부 채우는 필라형(pillar) 하부 전극(520)이 형성될 수도 있다.

식각 저지막(510)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 하부 전극 막은 도핑된 폴리실리콘 및/또는 예를 들어, 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등과 같은 금속을 포함할 수 있다.

이후, 하부 전극(520)의 표면 및 식각 저지막(510) 상에 유전막(530)을 형성하고, 유전막(530) 상에 상부 전극(540)을 형성함으로써, 하부 전극(520), 유전막(530) 및 상부 전극(540)을 각각 포함하는 커패시터(550)를 형성할 수 있다.

유전막(530)은 예를 들어, 실리콘 산화물, 금속 산화물 등과 같은 산화물 및/또는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상부 전극(540)은 도핑된 폴리실리콘 및/또는 예를 들어, 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등과 같은 금속을 포함할 수 있다.

이후, 커패시터(550)를 커버하는 제3 층간 절연막(560)을 기판(100)의 상에 형성함으로써 상기 반도체 장치를 완성할 수 있다.

제3 층간 절연막(560)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.

전술한 바와 같이, 트렌치(380)에 대한 상기 세정 공정을 수행하기 전에, 폴리실리콘 패턴(375) 및 희생막(360)의 상부를 커버하는 제5 절연 패턴(395)을 형성할 수 있다.

이를 통해, 트렌치(380)에 대한 상기 세정 공정 수행 시, 희생막(360)의 상부는 제5 절연 패턴(395)에 의해 상기 세정 가스로부터 제거되는 것이 방지될 수 있고, 상기 노출된 희생막(360)의 하부는 상기 제2 방향으로 제거될 수 있으므로, 트렌치(380)에 대한 세정 공정 후 트렌치(380)의 최상단에 대한 트렌치(380)의 최하단의 상기 제2 방향으로의 폭의 비율은 제5 절연 패턴(395)를 형성하기 전에 비해 감소할 수 있다. 즉, 트렌치(380)의 상부의 상기 제2 방향으로의 폭은 증가하고, 트렌치(380)의 하부의 상기 제2 방향으로의 폭은 감소함에 따라서, 트렌치(380)의 수직성(verticality)이 개선될 수 있다.

이에 따라, 이후 트렌치(380) 내에 형성되는 제2 절연 패턴 구조물(415)의 수직성도 개선될 수 있다. 이로 인해, 상기 제2 방향으로 인접한 제2 절연 패턴 구조물들(415) 사이로 제3 리세스(420)를 형성하기 위한 상기 식각 가스 및 상기 세정액 주입 시, 충분한 제2 절연 패턴 구조물들(415)의 상면들 간의 상기 제2 방향으로의 이격 거리가 확보될 수 있으므로, 제3 리세스(420)를 용이하게 형성할 수 있다. 또한, 제2 절연 패턴 구조물(415)의 하부는 충분한 상기 제2 방향으로의 두께를 가질 수 있으며, 이에 따라 제3 리세스(420) 형성 과정에서 제2 절연 패턴 구조물(415)의 하부 일부가 상기 식각 가스 및 상기 세정액에 의해 제거되더라도 제2 절연 패턴 구조물(415)은 쓰러지지 않을 수 있다.

전술한 공정들을 통해 완성된 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(160), 비트 라인 구조물(295), 상기 스페이서 구조물, 제2 절연 패턴 구조물(415), 상기 콘택 플러그 구조물, 및 커패시터(550)를 포함할 수 있다. 또한, 상기 반도체 장치는 제1 절연 패턴 구조물(195), 제1 내지 제3 층간 절연막들(490, 500, 560), 및 식각 저지막(510)을 더 포함할 수 있다.

상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 기판 105: 액티브 패턴
110: 소자 분리 패턴 130: 게이트 절연막
140: 게이트 전극 150: 게이트 마스크
160: 게이트 구조물
170, 180, 390: 제1, 제2, 제5 절연막
175, 185, 310, 320, 395, 405: 제1 내지 제6 절연 패턴
190: 절연 구조물
195, 415: 제1, 제2 절연 패턴 구조물
200, 230, 240, 270: 제1 내지 제4 도전막
205, 235, 245, 275: 제1 내지 제4 도전 패턴
210: 제1 마스크 220, 420: 제2 및 제3 리세스
220, 480: 제1 및 제2 홀 255: 도전 구조물
260: 확산 배리어 막 265: 확산 배리어
280: 캐핑막 285: 캐핑 패턴
295: 비트 라인 구조물
305, 330, 355, 445: 제1 내지 제4 스페이서
335: 에어 스페이서 340: 제1 개구
360: 희생막 365: 희생 패턴
370: 폴리실리콘 막 375: 폴리실리콘 패턴
380: 트렌치
430, 470: 하부, 상부 콘택 플러그 막
435, 475: 하부, 상부 콘택 플러그
455: 오믹 콘택 패턴 460: 배리어 막
490, 500, 560: 제1 내지 제3 층간 절연막
510: 식각 저지막 520: 하부 전극
530: 유전막 540: 상부 전극
550: 커패시터

Claims (10)

1. 기판의 상부에 매립되어 상기 기판의 상면에 평행한 제1 방향을 따라 서로 이격되고 상기 기판 상에 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물들을 형성하고;
   상기 기판 상에 상기 제2 방향을 따라 서로 이격되고 상기 제1 방향으로 연장되는 비트 라인 구조물들을 형성하고;
   상기 게이트 구조물들 및 상기 비트 라인 구조물들을 커버하는 희생막을 형성하고;
   상기 희생막을 부분적으로 식각하여 상기 기판의 상면에 수직한 제3 방향으로 상기 게이트 구조물과 오버랩되는 트렌치를 형성하고;
   상기 희생막의 상부를 커버하며 상기 희생막과는 다른 물질을 포함하는 제1 절연 패턴을 형성하고;
   상기 트렌치에 대해 세정 공정을 수행함으로써 상기 제1 절연 패턴에 의해 커버되지 않은 상기 희생막의 하부를 제거함에 따라, 상기 트렌치는 상기 게이트 구조물의 상면을 노출시키도록 확장되며, 상기 희생막은 희생 패턴으로 변환되고;
   상기 트렌치를 채우며 상기 제1 절연 패턴과 동일한 물질을 포함하는 제2 절연 패턴을 형성함으로써, 제1 및 제2 절연 패턴들은 절연 패턴 구조물을 형성하고;
   상기 희생 패턴을 제거하고;
   상기 비트 라인 구조물들 사이 및 상기 절연 패턴 구조물들 사이의 상기 기판의 상부를 식각하여 리세스를 형성하고; 그리고
   상기 리세스를 채우는 콘택 플러그 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 제1 절연 패턴을 형성하는 것은
   상기 희생막의 상면 및 상기 트렌치의 측벽 및 저면을 상에 제1 절연막을 형성하고; 그리고
   상기 제1 절연막에 대해 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
3. 제2항에 있어서, 제1 절연막은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 통해 형성되는 반도체 장치의 제조 방법.
4. 제2항에 있어서, 상기 식각 공정은 염소(cl) 및 산소(O₂)를 포함하는 가스를 사용하여 수행되는 반도체 장치의 제조 방법.
5. 제1항에 있어서, 상기 희생막은 산화물을 포함하고,
   상기 제1 및 제2 절연 패턴들은 질화물을 포함하는 반도체 장치의 제조 방법.
6. 제1항에 있어서, 상기 세정 공정은 불소(F)를 포함하는 가스를 사용하여 수행되는 반도체 장치의 제조 방법.
7. 제1항에 있어서, 상기 세정 공정 시 상기 희생막의 하부 일부는 상기 제1 방향으로 제거되며,
   상기 세정 공정 후 상기 트렌치의 최상단에 대한 상기 트렌치의 최하단의 상기 제1 방향으로의 폭의 비율은 1.2:1 이하인 반도체 장치의 제조 방법.
8. 제1항에 있어서, 상기 리세스를 형성하는 것은 상기 비트 라인 구조물들 사이 및 상기 절연 패턴 구조물들 사이로 식각 가스를 주입하는 것을 포함하고,
   상기 절연 패턴 구조물들의 저면들 간의 상기 제1 방향으로의 이격 거리에 대한 상기 상기 절연 패턴 구조물들의 상면들 간의 상기 제1 방향으로의 이격 거리의 비율은 1.2:1 이하인 반도체 장치의 제조 방법.
9. 제1항에 있어서, 상기 희생막을 형성한 후 상기 희생막 상에 폴리실리콘 막을 형성하는 것을 더 포함하고,
   상기 폴리실리콘 막은 상기 희생막을 식각하여 상기 트렌치를 형성 시 함께 식각되어 폴리실리콘 패턴으로 변환되며,
   상기 제1 절연 패턴은 상기 폴리실리콘 패턴도 커버하도록 형성되고,
   상기 폴리실리콘 패턴은 상기 제2 절연 패턴이 형성되기 전에 제거되는 반도체 장치의 제조 방법.
10. 제9항에 있어서, 상기 폴리실리콘 패턴 제거 시 상기 폴리실리콘 패턴을 커버하는 제1 절연 패턴 부분도 함께 제거되며,
    상기 폴리실리콘 패턴을 제거한 후 상기 트렌치의 최상단에 대한 상기 트렌치의 최하단의 상기 제1 방향으로의 폭의 비율은 1.2:1 이하인 반도체 장치의 제조 방법.