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KR102861819B1 - 안테나를 포함하는 반도체 패키지 - Google Patents

안테나를 포함하는 반도체 패키지

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KR102861819B1
KR102861819B1 KR1020200102714A KR20200102714A KR102861819B1 KR 102861819 B1 KR102861819 B1 KR 102861819B1 KR 1020200102714 A KR1020200102714 A KR 1020200102714A KR 20200102714 A KR20200102714 A KR 20200102714A KR 102861819 B1 KR102861819 B1 KR 102861819B1
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South Korea
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frame portion
redistribution
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conductive
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이용군
김진구
이상규
최석규
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US18/125,989 priority patent/US12183694B2/en
Priority to US18/925,155 priority patent/US20250046737A1/en
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Abstract

본 발명에 따른 반도체 패키지는, 제1 재배선 절연층 및 제1 재배선 도전 구조물을 포함하는 지지 배선 구조물, 지지 배선 구조물 상에 배치되고 실장 공간과 관통 홀을 가지며 도전성 물질로 이루어지는 프레임부, 실장 공간 내에 배치되며 제1 재배선 도전 구조물과 전기적으로 연결되는 반도체 칩, 프레임부 및 반도체 칩 상에 배치되며 제2 재배선 절연층 및 제2 재배선 도전 구조물을 포함하는 커버 배선 구조물, 커버 배선 구조물 상에 배치되는 안테나 구조물, 관통 홀 내를 따라서 연장되도록 배치되며 제1 재배선 도전 구조물과 제2 재배선 도전 구조물을 전기적으로 연결하는 연결 구조물, 및 반도체 칩, 프레임부 및 연결 구조물을 감싸며, 관통 홀 내에서 연결 구조물과 프레임부 사이에 개재되는 절연성 충전 부재를 포함한다.

Description

안테나를 포함하는 반도체 패키지{Semiconductor package having a antenna}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 안테나를 포함하는 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여, 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 다양한 기능을 포함할 것이 요구되고 있다. 이에 따라 반도체 칩과 다른 부품을 함께 반도체 패키지 내에 실장하는 일체형 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 안테나와 반도체 칩을 함께 포함하는 일체형 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 제1 재배선 절연층 및 제1 재배선 도전 구조물을 포함하는 지지 배선 구조물; 상기 지지 배선 구조물 상에 배치되고, 실장 공간과 관통 홀을 가지며 도전성 물질로 이루어지는 프레임부; 상기 실장 공간 내에 배치되며 상기 제1 재배선 도전 구조물과 전기적으로 연결되는 반도체 칩; 상기 프레임부 및 상기 반도체 칩 상에 배치되며, 제2 재배선 절연층 및 제2 재배선 도전 구조물을 포함하는 커버 배선 구조물; 상기 커버 배선 구조물 상에 배치되는 안테나 구조물; 상기 관통 홀 내를 따라서 연장되도록 배치되며 상기 제1 재배선 도전 구조물과 상기 제2 재배선 도전 구조물을 전기적으로 연결하는 연결 구조물; 및 상기 반도체 칩, 상기 프레임부 및 상기 연결 구조물을 감싸며, 상기 관통 홀 내에서 상기 연결 구조물과 상기 프레임부 사이에 개재되는 절연성 충전 부재;를 포함한다.
본 발명에 따른 반도체 패키지는, 재배선 절연층 및 재배선 도전 구조물을 포함하는 지지 배선 구조물; 상기 지지 배선 구조물 상에 배치되고 실장 공간과 관통 홀을 가지며 상기 재배선 도전 구조물을 통하여 접지가 제공되는 프레임부, 상기 실장 공간과 상기 관통 홀을 채우며 상기 프레임부를 감싸는 절연성 충전 부재, 및 상기 관통 홀 내를 따라서 연장되며 상기 재배선 도전 구조물과 전기적으로 연결되는 연결 구조물을 포함하는 확장층; 상기 실장 공간 내에 배치되며 상기 재배선 도전 구조물과 전기적으로 연결되는 무선주파수 집적회로(RFIC)를 포함하는 반도체 칩; 및 상기 확장층 상에 배치되며 상기 연결 구조물을 통하여 상기 반도체 칩과 신호를 송수신하는 안테나 부;를 포함하되, 상기 연결 구조물, 상기 관통 홀에 인접하는 상기 프레임부의 부분, 및 상기 관통 홀 내에서 상기 연결 구조물과 상기 프레임부 사이에 개재되어 상기 연결 구조물을 링(ring) 형상으로 둘러싸는 상기 절연성 충전 부재의 부분은, 동축(coaxial) 구조의 신호 전송 라인을 구성한다.
본 발명에 따른 반도체 패키지는, 제1 재배선 절연층 및 제1 재배선 도전 구조물을 포함하는 지지 배선 구조물; 상기 지지 배선 구조물 상에 배치되고 실장 공간과 복수의 관통 홀을 가지며 상기 제1 재배선 도전 구조물을 통하여 접지가 제공되도록 도전성 물질로 이루어지는 프레임부, 상기 실장 공간과 상기 복수의 관통 홀을 채우며 상기 프레임부를 감싸는 절연성 충전 부재, 및 상기 복수의 관통 홀 내를 따라서 연장되고 상기 프레임부보다 높은 전기 전도도를 가지는 물질로 이루어지는 복수의 연결 구조물을 포함하는 확장층; 상기 실장 공간 내에 배치되며 상기 제1 재배선 도전 구조물과 전기적으로 연결되는 무선주파수 집적회로(RFIC)를 포함하는 반도체 칩; 및 상기 확장층 상에 배치되며, 제2 재배선 절연층 및 제2 재배선 도전 구조물을 포함하는 커버 배선 구조물; 상기 커버 배선 구조물 상에 배치되어, 상기 커버 배선 구조물의 적어도 일부분과 함께 패치 안테나를 구성하는 안테나 구조물;을 포함하며, 상기 복수의 연결 구조물은 상기 제1 재배선 도전 구조물 및 상기 제2 재배선 도전 구조물과 전기적으로 연결되어, 상기 패치 안테나와 상기 반도체 칩 사이에서 신호를 전달하고, 상기 복수의 연결 구조물 각각, 상기 복수의 관통 홀 각각에 인접하는 상기 프레임부의 부분, 및 상기 복수의 관통 홀 각각 내에서 상기 복수의 연결 구조물과 상기 프레임부 사이에 개재되어 상기 복수의 연결 구조물 각각을 링(ring) 형상으로 둘러싸는 상기 절연성 충전 부재의 부분은, 동축(coaxial) 구조의 신호 전송 라인을 구성한다.
본 발명에 따른 반도체 패키지는 반도체 칩과 패치 안테나를 함께 포함하는 일체형 반도체 패키지이므로, 소형화 및 경량화가 가능하다. 또한 본 발명에 따른 반도체 패키지에서 패치 안테나와 반도체 칩 사이에서 신호를 전달하는 연결 구조물은, 접지가 공급되는 프레임부, 프레임부보다 높은 전기 전도도를 가지는 물질로 이루어지는 연결 구조물, 및 연결 구조물과 프레임부 사이에 개재되는 절연성 충전 부재에 의하여 동축 케이블(coaxial cable)과 유사한 동축 구조의 저손실의 신호 전송 라인을 구성할 수 있어, 전송 과정에서 손실이 발생하는 것을 최소화할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 접지가 제공되고 반도체 칩과 수직 방향으로 중첩되는 반사체를 포함하여, 반도체 칩을 패치 안테나가 송수신하는 무선 신호로부터 차폐할 수 있고, 반도체 칩 및 복수의 연결 구조물가 프레임부의 실장 공간 및 복수의 관통 홀 내에 배치되어, 반도체 칩 및 복수의 연결 구조물로부터 발생되는 열을 외부로 원활하게 방출할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도들이다. 구체적으로 도 1b 및 도 1c는 도 1a의 B-B' 선 및 C-C' 선을 따라서 절단한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 3은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도들이다. 구체적으로 도 6b는 도 5a의 D-D' 선을 따라서 절단한 단면도이다.
도 7은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 9는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 1a 내지 도 1c는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도들로, 구체적으로 도 1b 및 도 1c는 도 1a의 B-B' 선 및 C-C' 선을 따라서 절단한 단면도들이다.
도 1a 내지 도 1c를 함께 참조하면, 반도체 패키지(1)는 팬 아웃 패키지 부(FOP)와 안테나 부(PAT)를 포함할 수 있다. 팬 아웃 패키지 부(FOP)는 반도체 칩(100)을 포함할 수 있다. 반도체 패키지(1)는 팬 아웃 패키지 부(FOP)의 반도체 칩(100)과 안테나 부(PAT)가 구성하는 패치 안테나를 함께 포함하는 일체형 반도체 패키지일 수 있다. 안테나 부(PAT)가 구성하는 패치 안테나는 유도체(director, DR), 방사체(radiator, RDT), 및 반사체(reflector, RFT)로 이루어질 수 있다.
반도체 패키지(1)는 지지 배선 구조물(300), 지지 배선 구조물(300) 상에 배치되는 확장층(expanded layer, 200), 확장층(200) 내에 배치되는 반도체 칩(100), 반도체 칩(100) 및 확장층(200) 상에 배치되는 커버 배선 구조물(400), 및 커버 배선 구조물(400) 상에 배치되는 안테나 구조물(500)을 포함한다. 도 1a 및 도 1b에는 반도체 패키지(1)가 한 개의 반도체 칩(100)을 포함하는 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않는다. 일부 실시예에서, 반도체 패키지(1)는 복수개의 반도체 칩(100)을 포함할 수 있다.
지지 배선 구조물(300), 확장층(200), 반도체 칩(100) 및 커버 배선 구조물(400)의 적어도 일부분은 팬 아웃 패키지 부(FOP)를 구성하고, 커버 배선 구조물(400)의 적어도 일부분과 안테나 구조물(500)은 안테나 부(PAT)를 구성할 수 있다. 팬 아웃 패키지 부(FOP)와 안테나 부(PAT)는 커버 배선 구조물(400)을 공유할 수 있다.
반도체 패키지(1)는, 지지 배선 구조물(300)의 수평 폭 및 평면 면적, 그리고 커버 배선 구조물(400)의 수평 폭 및 평면 면적 각각이 반도체 칩(100)이 구성하는 풋프린트(footprint)의 수평 폭 및 평면 면적보다 큰 값을 가지는 팬 아웃 반도체 패키지(Fan Out Semiconductor Package)일 수 있다. 예를 들면, 반도체 패키지(1)는 팬 아웃 패널 레벨 패키지(FOPLP, Fan Out Panel Level Package)일 수 있다.
예를 들어, 반도체 패키지(1)가 하나의 반도체 칩(100)을 포함하는 경우, 지지 배선 구조물(300)의 수평 폭 및 평면 면적, 및 커버 배선 구조물(400)의 수평 폭 및 평면 면적 각각은, 하나의 반도체 칩(100)의 수평 폭 및 평면 면적보다 큰 값을 가질 수 있다. 일부 실시예에서, 지지 배선 구조물(300), 및 커버 배선 구조물(400)의 수평 폭 및 평면 면적은 동일한 값을 가질 수 있다. 일부 실시예에서, 지지 배선 구조물(300), 확장층(260), 및 커버 배선 구조물(400) 각각의 서로 대응되는 측면은 동일 평면(coplanar)을 이룰 수 있다.
지지 배선 구조물(300)은 제1 재배선 절연층(310) 및 제1 재배선 도전 구조물(320)을 포함할 수 있다. 예를 들면, 지지 배선 구조물(300)은 재배선층일 수 있다. 일부 실시 예에서, 지지 배선 구조물(300)은 적층된 복수개의 제1 재배선 절연층(310)을 포함할 수 있다. 제1 재배선 절연층(310) 및 제1 재배선 도전 구조물(320) 각각은 제1 베이스 절연층 및 제1 배선 패턴이라 호칭할 수 있다. 제1 재배선 절연층(310)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 제1 재배선 도전 구조물(320)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 제1 재배선 도전 구조물(320)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
제1 재배선 도전 구조물(320)은, 제1 재배선 절연층(310)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 제1 재배선 라인 패턴(322), 및 제1 재배선 절연층(310)을 관통하여 복수의 제1 재배선 라인 패턴(322) 중 일부와 각각 접하여 연결되는 복수의 제1 재배선 비아(326)를 포함할 수 있다. 일부 실시예에서, 복수의 제1 재배선 라인 패턴(322) 중 적어도 일부는 복수의 제1 재배선 비아(326) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제1 재배선 라인 패턴(322)과 제1 재배선 라인 패턴(322)의 상면과 접하는 제1 재배선 비아(326)는 일체를 이를 수 있다.
일부 실시예에서, 복수의 제1 재배선 비아(326)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 제1 재배선 비아(326)는 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
제1 재배선 도전 구조물(320)의 하면에 배치되는 복수의 제1 재배선 라인 패턴(322) 중 일부개는 외부 연결 터미널(TM)의 기능을 수행할 수 있다. 외부 연결 터미널(TM)은 신호 터미널(TMS) 및 그라운드 터미널(TMG)을 포함할 수 있다. 신호 터미널(TMS)에는 데이터 신호, 제어 신호, 또는 전원이 제공될 수 있고, 그라운드 터미널(TMG)에는 접지가 제공될 수 있다.
본 명세서에서, 지지 배선 구조물(300)이 포함하는 제1 재배선 도전 구조물(320), 커버 배선 구조물(400)이 포함하는 제2 재배선 도전 구조물(420), 및 안테나 구조물(500)이 포함하는 안테나 도전 구조물(520) 중, 그라운드 터미널(TMG)과 동일한 무늬(hatch)를 가지는 부분은 접지가 제공되거나, 전기적으로 플로우팅(floating)되는 부분일 수 있다.
반도체 칩(100)은 활성면에 반도체 소자(112)가 형성된 반도체 기판(110), 및 반도체 기판(110)의 활성면에 배치되는 복수의 칩 연결 패드(120)를 포함할 수 있다.
반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(14)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(112)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(110)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 반도체 칩(100)은 통신용 칩으로서, 무선 신호를 처리하기 위한 신호 처리 회로 등을 포함할 수 있다. 예를 들어, 반도체 칩(100)은 무선주파수 집적회로(Radio-Frequency Integrated Circuit, RFIC)를 포함할 수 있다. 일부 실시 예에서, 반도체 칩(100)은 약 10mm 내지 약 1mm의 파장 및 이에 인접하는 파장을 가지는 밀리미터파(mmWave)를 위한 무선주파수 집적회로를 포함할 수 있다. 예를 들면, 반도체 칩(100)은 약 30GHz 내지 약 300GHz 주파수 대역 및 이에 인접하는 주파수 대역, 예를 들면 28GHz 주파수 대역을 위한 무선 주파수 집적회로를 포함할 수 있다. 안테나 부(PAT)는 밀리미터파(mmWave)의 무선 신호를 송수신할 수 있다.
다른 일부 실시 예에서, 반도체 패키지(1)가 복수개의 반도체 칩(100)을 포함하는 경우, 복수개의 반도체 칩(100) 중 적어도 하나는 통신용 칩이고, 나머지는 중앙 처리 장치(central processing unit, CPU) 칩, 어플리케이션 프로세서(application processor, AP) 칩, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩 중 적어도 하나일 수 있다.
반도체 칩(100)은 지지 배선 구조물(300) 상에 플립 칩 방식으로 실장될 수 있다. 즉, 반도체 칩(100)은 반도체 기판(110)의 상기 활성면이 지지 배선 구조물(300)을 향하도록, 지지 배선 구조물(300) 상에 실장될 수 있다.
반도체 소자(112)와 전기적으로 연결되는 반도체 칩(10)의 복수의 칩 연결 패드(120)는 지지 배선 구조물(300)의 제1 재배선 도전 구조물(320)과 전기적으로 연결될 수 있다. 일부 실시예에서, 복수의 제1 재배선 라인 패턴(322) 중 최상단의 배선 레이어에 배치되는 제1 재배선 라인 패턴(322)의 일부분은 복수의 칩 연결 패드(120)와 접할 수 있으나, 이에 한정되지 않는다. 다른 일부 실시예에서, 복수의 제1 재배선 비아(326) 중 최상단의 제1 재배선 비아(326)의 일부분은 복수의 칩 연결 패드(120)와 접할 수 있다.
배선 레이어란, 평면 상으로 연장되는 전기적 경로를 의미한다. 지지 배선 구조물(300)은, 제1 재배선 절연층(310)의 상면과 하면에 배선 레이어를 가질 수 있다. 따라서 지지 배선 구조물(300)은, 지지 배선 구조물(300)이 가지는 제1 재배선 절연층(310)의 개수보다 1개 더 많은 배선 레이어를 가질 수 있다.
확장층(200)은, 절연성 충전 부재(210), 프레임부(220), 복수의 연결 구조물(230), 및 확장 도전 구조물(250)을 포함할 수 있다. 프레임부(220)는 적어도 하나의 실장 공간(220O)과 복수의 관통 홀(220H)을 가질 수 있다. 예를 들면, 실장 공간(220O) 및 복수의 관통 홀(220H)은 프레임부(220)를 상면으로부터 하면까지 관통할 수 있다. 일부 실시 예에서, 실장 공간(220O) 및 복수의 관통 홀(220H)은 대체로 동일한 평면 면적으로 가지며 프레임부(220)를 상면으로부터 하면까지 관통하여, 대체로 수직 방향으로 연장되는 내측면을 가질 수 있다.
반도체 칩(100)은 실장 공간(220O) 내에 배치될 수 있다. 복수의 연결 구조물(230)은 복수의 관통 홀(220H) 내를 따라서 연장되도록 배치될 수 있다.
예를 들면, 실장 공간(220O)은 수평 단면은 정사각형 또는 직사각형일 수 있다. 일부 실시예에서, 실장 공간(220O)의 수평 폭 및 평면 면적은 반도체 칩(100)이 구성하는 풋프린트의 수평 폭 및 평면 면적보다 큰 값을 가질 수 있다. 반도체 칩(100)의 측면은 실장 공간(220O)의 내측면과 이격될 수 있다.
예를 들면 복수의 관통 홀(220H)의 수평 단면은 원형, 또는 원형에 가까운 타원형일 수 있다. 일부 실시예에서, 관통 홀(220H)의 수평 폭 및 평면 면적은 연결 구조물(230)이 구성하는 풋프린트의 수평 폭 및 평면 면적보다 큰 값을 가질 수 있다. 연결 구조물(230)의 측면은 관통 홀(220H)의 내측면과 이격될 수 있다. 관통 홀(220H)은 제1 수평 폭(D1)을 가질 수 있고, 연결 구조물(230)은 제2 수평 폭(D2)을 가질 수 있다. 제1 수평 폭(D1)은 제2 수평 폭(D2)보다 큰 값을 가질 수 있다. 제1 수평 폭(D1)은 관통 홀(220H)의 상단으로부터 하단까지 대체로 일정한 값을 가질 수 있다. 제2 수평 폭(D2)은 연결 구조물(230)의 상면으로부터 하면까지 감소하는 값을 가질 수 있다. 관통 홀(220H)과 연결 구조물(230)은 제1 간격(G1)을 가지며 서로 이격될 수 있다. 일부 실시 예에서, 제1 수평 폭(D1)은 약 100㎛ 내지 약 250㎛일 수 있고, 제2 수평 폭(D2)은 약 40㎛ 내지 약 70㎛일 수 있고, 제1 간격(G1)은 약 30㎛ 내지 약 80㎛일 수 있다.
연결 구조물(230)은 프레임부(220)의 관통 홀(220H) 내를 따라서 배치되도록, 관통 홀(220H) 내를 따라서 연장되며 절연성 충전 부재(210)를 관통하는 연결 홀(230H)을 채울 수 있다. 따라서 관통 홀(220H) 내에서 연결 구조물(230)과 프레임부(220) 사이에는 절연성 충전 부재(210)가 개재된다. 연결 구조물(230)은 제1 재배선 도전 구조물(320)과 제2 재배선 도전 구조물(420)을 전기적으로 연결할 수 있다. 연결 구조물(230)은 제1 재배선 도전 구조물(320)을 통하여 반도체 칩(100)과 전기적으로 연결될 수 있다.
일부 실시예에서, 복수의 연결 구조물(230)은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 연결 구조물(230)은 커버 배선 구조물(400)로부터 지지 배선 구조물(300)을 향하여 수평 폭이 좁아지며 연장될 수 있다.
프레임부(220)에는 접지가 공급될 수 있고, 연결 구조물(230)은 프레임부(220)보다 높은 전기 전도도를 가지는 물질로 이루어질 수 있다. 관통 홀(220H)에 인접하는 프레임부(220)의 부분, 및 관통 홀(220H) 내에서 연결 구조물(230)과 프레임부(220) 사이에 개재되는 절연성 충전 부재(210)의 부분은, 연결 구조물(230)을 링(ring) 형상으로 둘러쌀 수 있다. 따라서 연결 구조물(230), 접지가 제공되는 관통 홀(220H)에 인접하는 프레임부(220)의 부분, 및 연결 구조물(230)과 프레임부(220) 사이에 개재되는 절연성 충전 부재(210)의 부분은 동축 케이블(coaxial cable)과 유사한 동축 구조의 저손실의 신호 전송 라인을 구성할 수 있다. 따라서 안테나 부(PAT)에서 송수신되는 상대적으로 큰 손실이 발생할 수 있는 밀리미터파(mmWave)인 신호를 연결 구조물(230)을 통하여 안테나 부(PAT)와 반도체 칩(100) 사이에서 전송되는 과정에서, 신호에 손실이 발생하는 것을 최소화할 수 있다.
절연성 충전 부재(210)는 반도체 칩(100), 프레임부(220) 및 복수의 연결 구조물(230)을 감쌀 수 있다. 절연성 충전 부재(210)는 반도체 칩(100)과 실장 공간(220O)의 내측면 사이의 공간, 및 복수의 연결 구조물(230)과 복수의 관통 홀(220H)의 내측면 사이의 공간을 채우고, 프레임부(220)의 상면의 적어도 일부분을 덮을 수 있다. 절연성 충전 부재(210)는 예를 들면, 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, ABF(Ajinomoto Build-up Film), FR-4(Frame Retardant 4), BT(Bismaleimide triazine), PID(Photo Imageable dielectric) 수지, 에폭시 몰드 컴파운드(EMC), 또는 감광성 봉지재(PIE: Photo Imagable Encapsulant)를 사용하여 형성할 수 있다.
프레임부(220)는 금속, 또는 금속 합금과 같은 도전성 물질로 이루어질 수 있다. 프레임부(220)는 예를 들면, 구리(Cu), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co), 은(Ag) 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 일부 실시 예에서, 프레임부(220)는 철(Fe)-니켈(Ni) 합금으로 이루어질 수 있다. 예를 들면, 프레임부(220)는 리드 프레임의 제조 방법과 유사한 방법으로 적어도 하나의 실장 공간(220O)과 복수의 관통 홀(220H)을 가지도록 형성할 수 있다. 프레임부(220)는 그라운드 터미널(TMG)과 연결되는 제1 재배선 도전 구조물(320)의 부분과 전기적으로 연결될 수 있다. 프레임부(220)에는 접지가 제공될 수 있다. 프레임부(220)는 반도체 칩(100) 및 복수의 연결 구조물(230)로부터 발생되는 열을 외부로 방출하는 기능을 수행할 수 있다.
복수의 연결 구조물(230)은 프레임부(220)보다 전기 전도도(conductivity)가 높은 물질로 이루어질 수 있다. 예를 들면, 복수의 연결 구조물(230)은 구리(Cu) 또는 구리(Cu)의 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
프레임부(220)는 제1 높이(H1)를 가질 수 있고, 반도체 칩(100)은 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)는 제2 높이(H2)보다 큰 값을 가질 수 있다. 예를 들면, 제1 높이(H1)는 60㎛ 내지 100㎛일 수 있고, 제2 높이(H2)는 50㎛ 내지 80㎛일 수 있다.
프레임부(220)의 하면과 반도체 칩(100)의 하면은 동일 수직 레벨에 위치할 수 있다. 프레임부(220)의 상면은 반도체(100) 칩의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 절연성 충전 부재(210)의 하면, 프레임부(220)의 하면, 및 반도체 칩(100)의 하면은 동일 수직 레벨에서 동일 평면(coplanar)을 이룰 수 있다.
일부 실시 예에서, 복수의 연결 구조물(230) 각각의 하면은 프레임부(220)의 하면보다 낮은 수직 레벨을 가질 수 있고, 복수의 연결 구조물(230) 각각의 상면은 프레임부(220)의 상면보다 높은 수직 레벨을 가질 수 있다. 즉 복수의 연결 구조물(230)은 프레임부(220)의 복수의 관통 홀(220H)의 통하여 연장되어, 프레임부(220)의 상면 및 하면 각각으로부터 돌출될 수 있다.
확장 도전 구조물(250)은 절연성 충전 부재(210)의 상면에 배치되는 복수의 확장 도전 패턴(252), 및 절연성 충전 부재(210)를 관통하여, 복수의 확장 도전 패턴(252) 중 일부개와 프레임부(220)를 전기적으로 연결하는 확장 비아(256)를 포함할 수 있다.
확장 비아(256)를 통하여 프레임부(220)와 전기적으로 연결되는 복수의 확장 도전 패턴(252) 중 적어도 일부개는 접지면(ground plane)일 수 있다. 일부 실시 예에서, 확장 비아(256)를 통하여 프레임부(220)와 연결되는 확장 도전 패턴(252)은 안테나 부(PAT)가 구성하는 패치 안테나의 반사체(RFT)일 수 있다. 반사체(RFT)에는 접지가 제공될 수 있다. 또한 확장 비아(256)를 통하여 프레임부(220)와 연결되는 확장 도전 패턴(252) 중 일부는 반도체 칩(100)과 수직 방향으로 중첩될 수 있다. 일부 실시 예에서, 상기 접지면을 구성하는 확장 도전 패턴(252)은 반도체 칩(100)의 상면의 모든 부분과 수직 방향으로 중첩될 수 있다. 반사체(RFT)는 안테나 부(PAT)가 송수신하는 무선 신호가 팬 아웃 패키지 부(FOP)로 전달되는 것을 차단하는 차폐 기능을 수행할 수 있다.
커버 배선 구조물(400)은 제2 재배선 절연층(410), 및 제2 재배선 도전 구조물(420)을 포함할 수 있다. 예를 들면, 커버 배선 구조물(400)은 재배선층일 수 있다. 도 1a에는 제2 재배선 절연층(410)이 2개의 층, 즉 제2 하부 재배선 절연층(412)과 제2 상부 재배선 절연층(414)이 적층된 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않는다. 예를 들면, 제2 재배선 절연층(410)은 복수개의 층이 적층되어 이루어질 수 있다.
지지 배선 구조물(300)은 하부 배선 구조물, 제1 배선 구조물, 하부 재배선층, 또는 제1 재배선층이라고도 호칭할 수 있고, 커버 배선 구조물(400)은 상부 배선 구조물, 제2 배선 구조물, 상부 재배선층, 또는 제2 재배선층이라고 호칭할 수 있다.
제2 재배선 절연층(410) 및 제2 재배선 도전 구조물(420) 각각은 제2 베이스 절연층 및 제2 배선 패턴이라 호칭할 수 있다. 제2 재배선 절연층(410)은 예를 들면, 빌드업 필름(Build-up Film)으로부터 형성될 수 있다. 일부 실시 예에서, 제2 재배선 절연층(410)은 ABF를 사용하여 형성할 수 있다. 제2 재배선 도전 구조물(420)은 예를 들면, 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 제2 재배선 도전 구조물(420)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
제2 하부 재배선 절연층(412)은 확장층(200)을 덮을 수 있다. 예를 들면, 제2 하부 재배선 절연층(412)은 확장층(200)의 절연성 충전 부재(210)의 상면을 덮고, 복수의 확장 도전 패턴(252)을 감쌀 수 있다. 일부 실시 예에서, 제2 하부 재배선 절연층(412)은 복수의 확장 도전 패턴(252)의 상면 및 측면을 덮을 수 있다.
제2 재배선 도전 구조물(420)은, 제2 하부 재배선 절연층(412)과 제2 상부 재배선 절연층(414) 사이에 배치되는 복수의 제2 재배선 라인 패턴(422), 및 복수의 제2 재배선 라인 패턴(422) 중 일부와 연결되고 제2 하부 재배선 절연층(412)을 관통하는 복수의 제2 재배선 비아(426)를 포함할 수 있다. 일부 실시예에서, 복수의 제2 재배선 라인 패턴(422) 중 적어도 일부는 복수의 제2 재배선 비아(426) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제2 재배선 라인 패턴(422)과 제2 재배선 라인 패턴(422)의 하면과 접하는 제2 재배선 비아(426)는 일체를 이를 수 있다.
일부 실시예에서, 복수의 제2 재배선 비아(426)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 제2 재배선 비아(426)는 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
일부 실시 예에서, 제2 재배선 비아(426)의 측면의 기울기는 제1 재배선 비아(326)의 측면의 기울기보다 큰 값을 가질 수 있다. 예를 들면, 제2 재배선 비아(426) 상면과 측면 사이의 각도는, 제1 재배선 비아(326) 하면과 측면 사이의 각도보다 큰 값을 가질 수 있다.
복수의 제2 재배선 라인 패턴(422) 중 일부는, 복수의 제2 재배선 비아(426) 중 일부를 통하여 프레임부(220)와 전기적으로 연결되어 접지가 제공될 수 있고, 복수의 제2 재배선 라인 패턴(422) 중 다른 일부는, 복수의 제2 재배선 비아(426) 중 다른 일부를 통하여 복수의 연결 구조물(230)과 전기적으로 연결되는 패치 안테나의 방사체(RDT)일 수 있다. 복수의 제2 재배선 비아(426) 중 일부는 프레임부(220)와 연결되어 접지가 제공될 수 있고, 복수의 제2 재배선 비아(426) 중 다른 일부는 복수의 연결 구조물(230)과 연결되어 안테나 부(PAT)의 방사체(RDT)와 신호를 송수신할 수 있다.
패치 안테나의 방사체(RDT)는 유도체(DR)와 수직 방향으로 중첩될 수 있다. 예를 들면, 패치 안테나는 복수개의 유도체(DR)에 대응하는 복수개의 방사체(RDT)를 가질 수 있다. 패치 안테나의 방사체(RDT)의 수평 폭 및 평면 면적은 유도체(DR)의 수평 폭 및 평면 면적과 같거나 큰 값을 가질 수 있다. 예를 들면, 패치 안테나의 유도체(DR)의 모든 부분은 수직 방향으로 패치 안테나의 방사체(RDT) 내에 중첩될 수 있다.
제2 상부 재배선 절연층(414)은 제2 재배선 도전 구조물(420)을 덮을 수 있다. 예를 들면, 제2 상부 재배선 절연층(414)은 제1 하부 재배선 절연층(412)의 상면을 덮고, 복수의 제2 재배선 라인 패턴(422)을 감쌀 수 있다. 일부 실시 예에서, 제2 상부 재배선 절연층(414)은 복수의 제2 재배선 라인 패턴(422)의 상면 및 측면을 덮을 수 있다.
안테나 구조물(500)은 베이스 보드층(510), 및 안테나 도전 구조물(520)을 포함할 수 있다. 안테나 도전 구조물(520)은, 베이스 보드층(510)의 상면 및 하면에 배치되는 복수의 안테나 상면 도전 패턴(522) 및 복수의 안테나 하면 도전 패턴(524)을 포함할 수 있다. 일부 실시 예에서, 안테나 도전 구조물(520)은 베이스 보드층(510)의 관통하여 복수의 안테나 상면 도전 패턴(522) 중 일부와 복수의 안테나 하면 도전 패턴(524) 중 일부를 전기적으로 연결하는 그라운드 비아(526)를 더 포함할 수 있다.
베이스 보드층(510)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 보드층(510)은 FR-4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 베이스 보드층(510)은 예를 들면, 폴리에스테르(polyester PET), 폴리에스테르 테레프탈레이트(polyester telephthalate), 플루오리네이티드 에틸렌 프로필렌(fluorinated ethylene propylene, FEP), 레진 코팅된 종이(resin-coated paper), 리퀴드 폴리이미드 수지(liquid polyimide resin), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN) 필름 등으로 이루어질 수 있다. 베이스 보드층(510)은 단일층으로 이루어질 수 있으나 이에 한정되지 않으며, 예를 들면 복수의 베이스층이 적층되어 이루어질 수 있다.
복수의 안테나 상면 도전 패턴(522) 및 복수의 안테나 하면 도전 패턴(524)은 예를 들면, ED(electrolytically deposited) 구리 , RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys), 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper) 등으로 이루어질 수 있다.
그라운드 비아(526)는 예를 들면, 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys), 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper) 등으로 이루어질 수 있다.
복수의 안테나 상면 도전 패턴(522) 및 복수의 안테나 하면 도전 패턴(524)의 일부는 패치 안테나의 유도체(DR)일 수 있고, 복수의 안테나 상면 도전 패턴(522) 및 복수의 안테나 하면 도전 패턴(524)의 다른 일부는 가드 링(Guard Ring, GR)일 수 있다.
패치 안테나의 유도체(DR)는 복수의 안테나 상면 도전 패턴(522)의 일부인 적어도 하나의 제1 유도체(DR1)와 복수의 안테나 하면 도전 패턴(524)의 일부인 적어도 하나의 제2 유도체(DR2)를 포함할 수 있다. 적어도 하나의 제1 유도체(DR1)는 베이스 보드층(510)의 상면 상에 배치되고, 적어도 하나의 제2 유도체(DR2)는 베이스 보드층(510)의 하면 상에 배치될 수 있다. 적어도 하나의 제1 유도체(DR1)와 적어도 하나의 제2 유도체(DR2)는 베이스 보드층(510)을 사이에 두고 서로 대면할 수 있다.
제1 유도체(DR1)의 수평 단면은 원형, 원형에 가까운 타원형, 또는 타원형일 수 있다. 제1 유도체(DR1)의 수평 폭, 예를 들면 제1 유도체(DR1)가 원형인 경우 지름, 또는 제1 유도체(DR1)가 타원형인 경우 긴 지름인 제1 수평 폭(W1)은 패치 안테나가 송수신하고자 하는 신호의 파장의 약 1/2배 내지 약 1/4배일 수 있다. 예를 들면, 제1 수평 폭(W1)은 약 0.2mm 내지 약 3mm일 수 있다. 제2 유도체(DR2)의 형상은 제1 유도체(DR1)의 형상과 실질적으로 동일할 수 있다.
가드 링(GR)은 복수의 안테나 상면 도전 패턴(522)의 다른 일부인 적어도 하나의 제1 가드 링(GR1) 및 복수의 안테나 하면 도전 패턴(524)의 다른 일부인 적어도 하나의 제2 가드 링(GR2)을 포함할 수 있다. 적어도 하나의 제1 가드 링(GR1)은 베이스 보드층(510)의 상면 상에 배치되고, 적어도 하나의 제2 가드 링(GR2)은 베이스 보드층(510)의 하면 상에 배치될 수 있다. 적어도 하나의 제1 가드 링(GR1)은, 베이스 보드층(510)의 상면 상에서 적어도 하나의 제1 유도체(DR1)와 이격되며, 적어도 하나의 제1 유도체(DR1)의 주위를 포위할 수 있다. 적어도 하나의 제2 가드 링(GR2)은, 베이스 보드층(510)의 하면 상에서 적어도 하나의 제2 유도체(DR2)와 이격되며, 적어도 하나의 제2 유도체(DR2)의 주위를 포위할 수 있다.
제1 가드 링(GR1)은 제2 수평 폭(W2)을 가지며 연장되어, 제1 유도체(DR1)의 주위를 포위할 수 있다. 일부 실시 예에서, 제2 수평 폭(W2)은 약 0.3mm 내지 0.6mm일 수 있다. 일부 실시 예에서, 제1 가드 링(GR1)의 가장자리는 정사각형 또는 직사각형일 수 있다. 제1 가드 링(GR1)의 가장자리의 수평 폭인 제3 수평 폭(W3)은 패치 안테나가 송수신하고자 하는 신호의 파장의 약 0.5배일 수 있다. 예를 들면, 패치 안테나가 송수신하고자 하는 신호가 약 28GHz인 경우, 제1 수평 폭(W1)은 약 4mm일 수 있다. 제2 가드 링(GR2)의 형상은 제1 가드 링(GR1)의 형상과 실질적으로 동일할 수 있다.
도 1a 내지 도 1c에는 패치 안테나가 서로 대면하는 제1 유도체(DR1)와 제2 유도체(DR2)를 각각 포함하는 4개의 유도체(DR)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 패치 안테나는 서로 대면하는 제1 유도체(DR1)와 제2 유도체(DR2)를 각각 포함하는 1개, 2개, 6개, 8개 또는 그 이상의 유도체(DR)를 포함할 수 있다.
그라운드 비아(526)는 적어도 하나의 제1 가드 링(GR1)과 적어도 하나의 제2 가드 링(GR2) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 적어도 하나의 제1 가드 링(GR1), 적어도 하나의 제2 가드 링(GR2) 및 그라운드 비아(526)에는 접지가 제공될 수 있다.
일부 실시 예에서, 안테나 구조물(500)은 베이스 보드층(510)의 상면을 덮으며 복수의 안테나 상면 도전 패턴(522)을 감싸는 안테나 보호층(550)을 더 포함할 수 있다. 일부 실시 예에서, 안테나 보호층(550)은 복수의 안테나 상면 도전 패턴(522)의 상면 및 측면을 덮을 수 있다.
안테나 보호층(550)은 폴리이미드 필름, 폴리에스테르 필름, 플렉시블 솔더 마스크(flexible solder mask), PIC(Photoimageable coverlay), 감광성 솔더 레지스트(Photo-Imageable Solder Resist) 등으로 이루어질 수 있다. 안테나 보호층(550)은 예를 들면, 실크 스크린 인쇄 방식 또는 잉크 젯 방식에 의하여 열경화성 잉크를 베이스 보드층(510) 상에 직접 도포한 후 열경화하여 형성할 수 있다. 안테나 보호층(550)은 예를 들면, 감광성 솔더 레지스트를 스크린법 또는 스프레이 코팅법으로 베이스 보드층(510) 상에 전체 도포 후, 불필요한 부분을 노광 및 현상으로 제거한 후 열경화하여 형성할 수 있다. 안테나 보호층(550)은 예를 들면, 폴리이미드 필름 또는 폴리에스테르 필름을 베이스 보드층(510) 상에 접착하는 라미네이팅(laminating) 방법으로 형성할 수 있다.
본 발명에 따른 반도체 패키지(1)는 팬 아웃 패키지 부(FOP)의 반도체 칩(100)과 안테나 부(PAT)가 구성하는 패치 안테나를 함께 포함하는 일체형 반도체 패키지이므로, 소형화 및 경량화가 가능하다.
본 발명에 따른 반도체 패키지(1)는 접지가 공급되는 프레임부(220), 프레임부(220)가 가지는 의 관통 홀(220H) 내에 배치되고 프레임부(220)보다 높은 전기 전도도를 가지는 물질로 이루어지는 연결 구조물(230) 및 관통 홀(220H) 내에서 연결 구조물(230)과 프레임부(220) 사이에 개재되는 절연성 충전 부재(210)를 포함하고, 프레임부(220), 연결 구조물(230), 접지가 제공되는 관통 홀(220H)에 인접하는 프레임부(220)의 부분, 및 연결 구조물(230)과 프레임부(220) 사이에 개재되는 절연성 충전 부재(210)의 부분이 동축 케이블(coaxial cable)과 유사한 저손실의 신호 전송 라인을 구성할 수 있다.
또한, 본 발명에 따른 반도체 패키지(1)는 접지가 제공되고 반도체 칩(100)과 수직 방향으로 중첩되는 반사체(RFT)를 포함하여 안테나 부(PAT)가 송수신하는 무선 신호가 팬 아웃 패키지 부(FOP)로 전달되지 않도록 차폐할 수 있고, 반도체 칩(100) 및 복수의 연결 구조물(230)이 프레임부(220)의 실장 공간(220O) 및 복수의 관통 홀(220H) 내에 배치되어, 반도체 칩(100) 및 복수의 연결 구조물(230)로부터 발생되는 열을 빠르게 외부로 방출할 수 있다.
따라서 본 발명에 따른 반도체 패키지(1)는 안테나부(PAT)에서 송수신되는 밀리미터파(mmWave)인 신호를 연결 구조물(230)을 통하여 반도체 칩(100)으로 전송되는 과정에서 손실이 발생하는 것을 최소화할 수 있고, 안테나 부(PAT)와 팬 아웃 패키지부(FOP) 사이의 차폐 및 반도체 칩(100) 및 복수의 연결 구조물(230)로부터 발생되는 열의 방출을 원활하게 할 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 2a를 참조하면, 제1 이형(release) 필름(12)을 사이에 두고 제1 지지 부재(10) 상에 프레임부(220)를 부착한다. 프레임부(220)는 제1 높이(H1)를 가질 수 있다. 예를 들면, 제1 높이(H1)는 60㎛ 내지 100㎛일 수 있다. 프레임부(220)는 적어도 하나의 실장 공간(220O)과 복수의 관통 홀(220H)을 가질 수 있다. 예를 들면, 실장 공간(220O) 및 복수의 관통 홀(220H)은 프레임부(220)를 상면으로부터 하면까지 관통할 수 있다. 일부 실시 예에서, 실장 공간(220O) 및 복수의 관통 홀(220H)은 대체로 동일한 평면 면적으로 가지며 프레임부(220)를 상면으로부터 하면까지 관통하여, 대체로 수직 방향으로 연장되는 내측면을 가질 수 있다.
도 2b를 참조하면, 프레임부(220)의 실장 공간(220O)을 통하여 제1 지지 부재(10) 상에 반도체 칩(100)을 부착한다. 반도체 칩(100)은 활성면에 반도체 소자(112)가 형성된 반도체 기판(110), 및 반도체 기판(110)의 활성면에 배치되는 복수의 칩 연결 패드(120)를 포함할 수 있다.
프레임부(220)의 하면과 반도체 칩(100)의 하면은 동일 수직 레벨에 위치할 수 있다. 반도체(100) 칩의 상면은 프레임부(220)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 반도체 칩(100)은 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)는 제2 높이(H2)보다 큰 값을 가질 수 있다. 예를 들면, 제2 높이(H2)는 50㎛ 내지 80㎛일 수 있다.
이후, 복수의 관통 홀(220H) 및 실장 공간(220O)을 채우고, 프레임부(220)의 상면을 덮는 절연성 충전 부재(210)를 형성한다. 절연성 충전 부재(210)는 반도체 칩(100)을 감싸도록 반도체 칩(100)과 실장 공간(220O)의 내측면 사이의 공간을 채울 수 있다. 절연성 충전 부재(210)는 반도체 칩(100)의 측면 및 상면을 모두 덮을 수 있다.
도 2b 및 도 2c를 함께 참조하면, 제2 이형 필름(22)을 사이에 두고 확장 도전층(252P)이 부착된 제2 지지 부재(20)를 준비한다. 확장 도전층(252P)은 예를 들면, ED 구리 , RA 구리 호일, 스테인리스 스틸 호일, 알루미늄 호일, 최극박 구리 호일, 스퍼터된 구리 등으로 이루어질 수 있다.
또한, 도 2b의 결과물로부터 제1 이형 필름(12) 및 제1 지지 부재(10)를 제거하여, 반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220)를 분리한다.
이후 분리된 반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220)로 이루어지는 구조체의 상하를 뒤집어서 확장 도전층(252P) 상에 부착한다. 도 2b에서 절연성 충전 부재(210)의 상면은 도 2c에서 절연성 충전 부재(210)의 하면이 되어, 확장 도전층(252P)과 접할 수 있다.
도 2d를 참조하면, 반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220) 상에 지지 배선 구조물(300)을 형성한다. 지지 배선 구조물(300)은 제1 재배선 절연층(310) 및 제1 재배선 도전 구조물(320)을 포함할 수 있다. 예를 들면, 지지 배선 구조물(300)은 재배선층일 수 있다. 일부 실시 예에서, 제1 재배선 절연층(310)은 예를 들면, PID, 또는 감광성 폴리이미드로부터 형성될 수 있고, 일부 실시 예에서, 제1 재배선 도전 구조물(320)은 씨드층 상에 금속 또는 금속의 합금이 적층되도록 형성할 수 있다. 예를 들면, 상기 씨드층은 물리 기상 증착을 수행하여 형성할 수 있고, 상기 씨드층 상에 적층되는 금속 또는 금속의 합금은 무전해 도금을 수행하여 형성할 수 있다.
반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220) 상에 제1 재배선 절연층(310)을 형성한 후, 제1 재배선 절연층(310)을 관통하는 복수의 제1 재배선 비아(326) 및 복수의 제1 재배선 비아(326)와 연결되며 제1 재배선 절연층(310) 상에 배치되는 복수의 제1 재배선 라인 패턴(322)을 과정을 1회 이상 반복하여, 지지 배선 구조물(300)을 형성할 수 있다. 일부 실시예에서, 복수의 제1 재배선 라인 패턴(322) 중 적어도 일부는 복수의 제1 재배선 비아(326) 중 일부와 함께 형성되어 일체를 이룰 수 있다.
일부 실시예에서, 복수의 제1 재배선 비아(326)는 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다.
최상단, 즉 반도체 칩(100)으로부터 수직 방향으로 가장 먼 수직 라벨에 배치되는 복수의 제1 재배선 라인 패턴(322) 중 일부개는 외부 연결 터미널(TM)의 기능을 수행할 수 있다. 외부 연결 터미널(TM)은 신호 터미널(TMS) 및 그라운드 터미널(TMG)을 포함할 수 있다. 신호 터미널(TMS)에는 데이터 신호, 제어 신호, 또는 전원이 제공될 수 있고, 그라운드 터미널(TMG)에는 접지가 제공될 수 있다.
도 2d 및 도 2e를 함께 참조하면, 도 2d의 결과물로부터 제2 이형 필름(22) 및 제2 지지 부재(20)를 제거한 후 상하를 뒤집는다. 확장 도전층(252P)은 제2 이형 필름(22)으로부터 분리되어, 반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220) 상에 잔류될 수 있고, 지지 배선 구조물(300)은 반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220)의 하측에 위치될 수 있다.
도 2f를 참조하면, 절연성 충전 부재(210)의 일부분을 제거하여, 복수의 관통 홀(220H) 내를 따라서 연장되며 절연성 충전 부재(210)를 관통하는 복수의 연결 홀(230H)을 형성한다. 복수의 연결 홀(230H)은 예를 들면, 레이저 드릴링 공정을 수행하여 절연성 충전 부재(210)의 일부분을 제거하여 형성할 수 있다. 복수의 연결 홀(230H)의 저면에는 제1 재배선 도전 구조물(320)이 노출될 수 있다. 도 2f에는 복수의 연결 홀(230H)이 절연성 충전 부재(210) 및 제1 재배선 절연층(310)을 관통하여 복수의 연결 홀(230H)의 저면에 복수의 제1 재배선 라인 패턴(322)의 일부분이 노출되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 연결 홀(230H)은 절연성 충전 부재(210)를 관통하여 복수의 연결 홀(230H)의 저면에 복수의 제1 재배선 비아(326)의 일부분이 노출될 수도 있다.
이후, 복수의 연결 홀(230H)을 채우는 도전 물질을 형성하여 복수의 연결 구조물(230)을 형성할 수 있다. 상기 도전 물질은 프레임부(220)보다 전기 전도도(conductivity)가 높은 물질로 이루어질 수 있다. 예를 들면, 상기 도전 물질은 구리(Cu) 또는 구리(Cu)의 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 연결 구조물(230)을 형성하기 전에, 프레임부(220)의 상면을 덮는 절연성 충전 부재(210)의 일부분 및 확장 도전층(도 2e의 252P)의 일부분을 제거하여 프레임부(220)의 상면의 일부분을 노출시키는 비아 홀을 형성한 후, 복수의 연결 홀(230H) 및 상기 비아 홀을 함께 채우도록 상기 도전 물질을 형성한다. 상기 비아 홀은 예를 들면, 레이저 드릴링 공정을 수행하여 절연성 충전 부재(210)의 일부분 및 확장 도전층(252P)의 일부분을 제거하여 형성할 수 있다.
일부 실시 예에서, 확장 도전층(252P) 및 상기 도전 물질을 패터닝하여, 복수의 확장 도전 패턴(252) 및 복수의 연결 구조물(230)을 형성할 수 있다. 다른 일부 실시 예에서, 상기 도전 물질을 형성하기 전에 복수의 확장 도전 패턴(252) 및 복수의 연결 구조물(230)에 대응하는 복수의 오프닝을 가지는 마스크층을 형성하고, 상기 복수의 오프닝을 채우도록 상기 도전 물질을 형성한 후 상기 마스크층을 제거하는 리프트 공정을 수행하여 복수의 확장 도전 패턴(252) 및 복수의 연결 구조물(230)을 형성할 수 있다.
상기 비아 홀을 채우는 상기 도전 물질의 부분은 확장 비아(256)가 될 수 있다. 확장 비아(256)는 복수의 확장 도전 패턴(252) 중 일부개와 프레임부(220)를 전기적으로 연결할 수 있다. 복수의 확장 도전 패턴(252) 및 확장 비아(256)를 함께 확장 도전 구조물(250)이라 호칭할 수 있다. 절연성 충전 부재(210), 프레임부(220), 복수의 연결 구조물(230), 및 확장 도전 구조물(250)을 함께 확장층(200)이라 호칭할 수 있다.
확장 비아(256)를 통하여 프레임부(220)와 전기적으로 연결되는 복수의 확장 도전 패턴(252) 중 적어도 일부개는 접지면(ground plane)일 수 있다. 일부 실시 예에서, 확장 비아(256)를 통하여 프레임부(220)와 연결되는 확장 도전 패턴(252)은 패치 안테나의 반사체(RFT)일 수 있다. 반사체(RFT)에는 접지가 제공될 수 있다. 반사체(RFT)는 반도체 칩(100)과 수직 방향으로 중첩될 수 있다. 일부 실시 예에서, 반사체(RFT)는 반도체 칩(100)의 상면의 모든 부분과 수직 방향으로 중첩되도록 형성될 수 있다.
도 2g를 참조하면, 확장층(200)을 덮는 제2 하부 재배선 절연층(412)을 형성한 후, 제2 하부 재배선 절연층(412)의 일부분을 제거하여 복수의 연결 구조물(230), 및 확장 도전 구조물(250)의 상면의 일부분을 노출시키는 비아 홀을 형성한 후, 및 상기 비아 홀을 채우며 제2 하부 재배선 절연층(412)을 덮는 도전 물질을 형성한다. 상기 비아 홀은 예를 들면, 레이저 드릴링 공정을 수행하여 제2 하부 재배선 절연층(412)의 일부분을 제거하여 형성할 수 있다. 일부 실시 예에서, 상기 도전 물질을 패터닝하여, 제2 하부 재배선 절연층(412) 상에 배치되는 복수의 제2 재배선 라인 패턴(422), 및 복수의 제2 재배선 라인 패턴(422) 중 일부와 연결되고 제2 하부 재배선 절연층(412)을 관통하는 복수의 제2 재배선 비아(426)를 포함하는 제2 재배선 도전 구조물(420)을 형성할 수 있다. 다른 일부 실시 예에서, 상기 도전 물질을 형성하기 전에 복수의 제2 재배선 라인 패턴(422)에 대응하는 복수의 오프닝을 가지는 마스크층을 형성하고, 상기 복수의 오프닝을 채우도록 상기 도전 물질을 형성한 후 상기 마스크층을 제거하는 리프트 공정을 수행하여 복수의 제2 재배선 라인 패턴(422)을 형성할 수 있다.
복수의 제2 재배선 라인 패턴(422) 중 일부는, 복수의 제2 재배선 비아(426) 중 일부를 통하여 프레임부(220)와 전기적으로 연결되어 접지가 제공될 수 있고, 복수의 제2 재배선 라인 패턴(422) 중 다른 일부는, 복수의 제2 재배선 비아(426) 중 다른 일부를 통하여 복수의 연결 구조물(230)과 전기적으로 연결되는 패치 안테나의 방사체(RDT)일 수 있다.
도 2h를 참조하면, 베이스 보드층(510), 및 안테나 도전 구조물(520)을 포함하는 안테나 구조물(500)을 형성한다. 일부 실시 예에서, 안테나 구조물(500)은 인쇄회로기판일 수 있다. 안테나 도전 구조물(520)은, 베이스 보드층(510)의 상면 및 하면에 배치되는 복수의 안테나 상면 도전 패턴(522) 및 복수의 안테나 하면 도전 패턴(524)을 포함할 수 있다. 일부 실시 예에서, 안테나 도전 구조물(520)은 베이스 보드층(510)의 관통하여 복수의 안테나 상면 도전 패턴(522) 중 일부와 복수의 안테나 하면 도전 패턴(524) 중 일부를 전기적으로 연결하는 그라운드 비아(526)를 더 포함할 수 있다.
복수의 안테나 상면 도전 패턴(522) 및 복수의 안테나 하면 도전 패턴(524)의 일부는 패치 안테나의 유도체(DR)일 수 있고, 복수의 안테나 상면 도전 패턴(522) 및 복수의 안테나 하면 도전 패턴(524)의 다른 일부는 가드 링(GR)일 수 있다.
패치 안테나의 유도체(DR)는 복수의 안테나 상면 도전 패턴(522)의 일부인 적어도 하나의 제1 유도체(DR1)와 복수의 안테나 하면 도전 패턴(524)의 일부인 적어도 하나의 제2 유도체(DR2)를 포함할 수 있다. 적어도 하나의 제1 유도체(DR1)는 베이스 보드층(510)의 상면 상에 배치되고, 적어도 하나의 제2 유도체(DR2)는 베이스 보드층(510)의 하면 상에 배치될 수 있다. 적어도 하나의 제1 유도체(DR1)와 적어도 하나의 제2 유도체(DR2)는 베이스 보드층(510)을 사이에 두고 서로 대면할 수 있다.
유도체(DR)의 수평 폭인 제1 수평 폭(W1)은 패치 안테나가 송수신하고자 하는 신호의 파장의 약 0.3배일 수 있다. 가드 링(GR)은 제2 수평 폭(W2)을 가지며 연장되어, 유도체(DR1)의 주위를 포위할 수 있다. 일부 실시 예에서, 제2 수평 폭(W2)은 약 0.3mm 내지 0.6mm일 수 있다. 가드 링(GR)의 가장자리의 수평 폭인 제3 수평 폭(W3)은 패치 안테나가 송수신하고자 하는 신호의 파장의 약 0.5배일 수 있다.
가드 링(GR)은 복수의 안테나 상면 도전 패턴(522)의 다른 일부인 적어도 하나의 제1 가드 링(GR1) 및 복수의 안테나 하면 도전 패턴(524)의 다른 일부인 적어도 하나의 제2 가드 링(GR2)을 포함할 수 있다. 적어도 하나의 제1 가드 링(GR1)은 베이스 보드층(510)의 상면 상에 배치되고, 적어도 하나의 제2 가드 링(GR2)은 베이스 보드층(510)의 하면 상에 배치될 수 있다. 적어도 하나의 제1 가드 링(GR1)은, 베이스 보드층(510)의 상면 상에서 적어도 하나의 제1 유도체(DR1)와 이격되며, 적어도 하나의 제1 유도체(DR1)의 주위를 포위할 수 있다. 적어도 하나의 제2 가드 링(GR2)은, 베이스 보드층(510)의 하면 상에서 적어도 하나의 제2 유도체(DR2)와 이격되며, 적어도 하나의 제2 유도체(DR2)의 주위를 포위할 수 있다.
그라운드 비아(526)는 적어도 하나의 제1 가드 링(GR1)과 적어도 하나의 제2 가드 링(GR2) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 적어도 하나의 제1 가드 링(GR1), 적어도 하나의 제2 가드 링(GR2) 및 그라운드 비아(526)에는 접지가 제공될 수 있다.
일부 실시 예에서, 베이스 보드층(510)의 상면을 덮으며 복수의 안테나 상면 도전 패턴(522)을 감싸는 안테나 보호층(550)을 더 형성할 수 있다. 일부 실시 예에서, 안테나 보호층(550)은 복수의 안테나 상면 도전 패턴(522)의 상면 및 측면을 덮을 수 있다.
이후, 도 1a에 보인 것과 같이 제2 상부 재배선 절연층(414)을 사이에 두고, 제2 하부 재배선 절연층(412) 및 복수의 제2 재배선 라인 패턴(422) 상에 안테나 구조물(500)을 부착하여, 반도체 패키지(1)를 형성할 수 있다.
도 3은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 3에서, 도 1a 내지 도 1c와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 3을 참조하면, 반도체 패키지(1a)는 팬 아웃 패키지 부(FOPa)와 안테나 부(PAT)를 포함할 수 있다. 팬 아웃 패키지 부(FOPa)는 반도체 칩(100)을 포함할 수 있다. 반도체 패키지(1a)는 지지 배선 구조물(300), 지지 배선 구조물(300) 상에 배치되는 확장층(200a), 확장층(200a) 내에 배치되는 반도체 칩(100), 반도체 칩(100) 및 확장층(200a) 상에 배치되는 커버 배선 구조물(400), 및 커버 배선 구조물(400) 상에 배치되는 안테나 구조물(500)을 포함한다.
확장층(200a)은, 절연성 충전 부재(210), 프레임부(220), 복수의 연결 구조물(230a), 및 확장 도전 구조물(250)을 포함할 수 있다. 즉, 도 3에 보인 확장층(200a)은, 도 1a에 보인 확장층(200)이 가지는 복수의 연결 구조물(230) 대신에 복수의 연결 구조물(230a)을 포함할 수 있다.
복수의 연결 구조물(230a) 각각은 도전성 필라일 수 있다. 복수의 연결 구조물(230a)은 프레임부(220)보다 전기 전도도가 높은 물질로 이루어질 수 있다. 예를 들면, 복수의 연결 구조물(230a)은 구리(Cu) 또는 구리(Cu)의 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 복수의 연결 구조물(230a) 각각은 상단으로부터 하단까지 대체로 일정한 수평폭을 가지며 연장될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다. 구체적으로 도 4a 및 도 4b는 도 2a 내지 도 2h에서 보인 반도체 패키지의 제조 방법에서, 도 2b에서 설명한 단계를 대신하여 수행되는 단계들을 나타내는 단면도들이다.
도 4a를 참조하면, 프레임부(220)의 실장 공간(220O)을 통하여 제1 지지 부재(10) 상에 반도체 칩(100)을 부착하고, 복수의 관통 홀(220H)을 통해서 제1 지지 부재(10) 상에 복수의 연결 구조물(230a)을 부착한다.
프레임부(220)의 하면과 반도체 칩(100)의 하면은 동일 수직 레벨에 위치할 수 있다. 반도체(100) 칩의 상면은 프레임부(220)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 반도체 칩(100)은 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)는 제2 높이(H2)보다 큰 값을 가질 수 있다. 예를 들면, 제2 높이(H2)는 50㎛ 내지 80㎛일 수 있다.
프레임부(220)의 하면과 복수의 연결 구조물(230a)의 하면은 동일 수직 레벨에 위치할 수 있다. 도 4a에는 복수의 연결 구조물(230a)의 상면과 프레임부(220)의 상면이 동일 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 연결 구조물(230a)의 상면은 프레임부(220)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 다른 일부 실시 예에서, 복수의 연결 구조물(230a)의 상면은 프레임부(220)의 상면보다 높은 수직 레벨에 위치할 수 있다.
도 4b를 참조하면, 복수의 관통 홀(220H) 및 실장 공간(220O)을 채우고, 프레임부(220)의 상면을 덮는 절연성 충전 부재(210)를 형성한다. 절연성 충전 부재(210)는 반도체 칩(100) 및 복수의 연결 구조물(230a)을 감싸도록 반도체 칩(100)과 실장 공간(220O)의 내측면 사이의 공간을 채울 수 있다.
일부 실시 예에서, 절연성 충전 부재(210)는 반도체 칩(100)의 측면 및 상면, 그리고 복수의 연결 구조물(230a)을 측면 및 상면을 모두 덮을 수 있다. 다른 일부 실시 예에서, 절연성 충전 부재(210)는 반도체 칩(100)의 측면 및 상면, 그리고 복수의 연결 구조물(230a)을 측면을 모두 덮되, 복수의 연결 구조물(230a)의 상면을 덮지 않을 수 있다.
이후, 도 2c 내지 도 2h를 통하여 설명한 방법을 참조하여, 도 3에 보인 반도체 패키지(1a)를 형성할 수 있다. 단, 도 2f에서 보인 복수의 연결 홀(230H) 및 복수의 연결 홀(230H)을 채우는 복수의 연결 구조물(230)을 형성하는 대신에, 복수의 확장 도전 패턴(252) 중 일부개가 복수의 확장 비아(256) 중 일부개를 통하여 복수의 연결 구조물(230a)과 전기적으로 연결되도록 형성할 수 있다.
도 5는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 5에서, 도 1a 내지 도 1c와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 5를 참조하면, 반도체 패키지(1b)는 팬 아웃 패키지 부(FOP)와 안테나 부(PATa)를 포함할 수 있다. 반도체 패키지(1b)는 지지 배선 구조물(300), 지지 배선 구조물(300) 상에 배치되는 확장층(200), 확장층(200) 내에 배치되는 반도체 칩(100), 반도체 칩(100) 및 확장층(200) 상에 배치되는 커버 배선 구조물(400), 및 커버 배선 구조물(400) 상에 배치되는 안테나 구조물(500a)을 포함한다.
안테나 구조물(500a)은 적층된 적어도 2개의 베이스 보드층(510), 및 안테나 도전 구조물(520a)을 포함할 수 있다. 안테나 도전 구조물(520a)은, 적층된 적어도 2개의 베이스 보드층(510)의 상면에 배치되는 복수의 안테나 상면 도전 패턴(522), 하면에 배치되는 복수의 안테나 하면 도전 패턴(524), 및 2개의 베이스 보드층(510)의 사이를 따라서 배치되는 복수의 안테나 내부 도전 패턴(528)을 포함할 수 있다. 일부 실시 예에서, 안테나 도전 구조물(520a)은 적층된 적어도 2개의 베이스 보드층(510)의 관통하여 복수의 안테나 상면 도전 패턴(522) 중 일부와 복수의 안테나 하면 도전 패턴(524) 중 일부를 전기적으로 연결하는 그라운드 비아(526)를 더 포함할 수 있다.
복수의 안테나 상면 도전 패턴(522), 복수의 안테나 하면 도전 패턴(524), 및 복수의 안테나 내부 도전 패턴(528)의 일부는 패치 안테나의 유도체(DRa)일 수 있고, 복수의 안테나 상면 도전 패턴(522), 복수의 안테나 하면 도전 패턴(524), 및 복수의 안테나 내부 도전 패턴(528)의 다른 일부는 가드 링(GRa)일 수 있다.
패치 안테나의 유도체(DRa)는 제1 유도체(DR1), 제2 유도체(DR2) 및 복수의 안테나 내부 도전 패턴(528)의 일부인 제3 유도체(DR3)를 포함할 수 있다. 가드 링(GRa)은 제1 가드 링(GR1), 제2 가드 링(GR2) 및 복수의 안테나 내부 도전 패턴(528)의 다른 일부인 제3 가드 링(GR3)을 포함할 수 있다.
즉, 도 1a 내지 도 1c에 보인 반도체 패키지(1a)와 달리, 도 5에 보인 반도체 패키지(1b)는 제1 유도체(DR1)와 제2 유도체(DR2) 사이에 배치되는 제3 유도체(DR3) 및 제3 유도체(DR3)의 주위를 포위하는 제3 가드 링(GR3)을 더 포함할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도들로, 구체적으로 도 6b는 도 6a의 D-D' 선을 따라서 절단한 단면도이다. 도 6a 및 도 6b에서, 도 5와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 6을 참조하면, 반도체 패키지(1c)는 팬 아웃 패키지 부(FOP)와 안테나 부(PATb)를 포함할 수 있다. 반도체 패키지(1c)는 지지 배선 구조물(300), 지지 배선 구조물(300) 상에 배치되는 확장층(200), 확장층(200) 내에 배치되는 반도체 칩(100), 반도체 칩(100) 및 확장층(200) 상에 배치되는 커버 배선 구조물(400), 및 커버 배선 구조물(400) 상에 배치되는 안테나 구조물(500b)을 포함한다.
안테나 구조물(500b)은 적층된 적어도 2개의 베이스 보드층(510), 및 안테나 도전 구조물(520a)을 포함할 수 있다. 안테나 도전 구조물(520a)은, 적층된 적어도 2개의 베이스 보드층(510)의 상면에 배치되는 복수의 안테나 상면 도전 패턴(522), 하면에 배치되는 복수의 안테나 하면 도전 패턴(524), 및 2개의 베이스 보드층(510)의 사이를 따라서 배치되는 복수의 안테나 내부 도전 패턴(528a)을 포함할 수 있다. 일부 실시 예에서, 안테나 도전 구조물(520a)은 적층된 2개의 베이스 보드층(510)의 관통하여 복수의 안테나 상면 도전 패턴(522) 중 일부와 복수의 안테나 하면 도전 패턴(524) 중 일부를 전기적으로 연결하는 그라운드 비아(526)를 더 포함할 수 있다.
복수의 안테나 상면 도전 패턴(522), 및 복수의 안테나 하면 도전 패턴(524)의 일부는 패치 안테나의 유도체(DR)일 수 있고, 복수의 안테나 내부 도전 패턴(528a)의 일부는 필더(FLT)일 수 있다. 복수의 안테나 상면 도전 패턴(522), 복수의 안테나 하면 도전 패턴(524), 및 복수의 안테나 내부 도전 패턴(528a)의 다른 일부는 가드 링(GRa)일 수 있다.
즉, 도 5에 보인 반도체 패키지(1b)에 보인 제3 유도체(DR3) 대신에, 도 6에 보인 반도체 패키지(1c)는 제1 유도체(DR1)와 제2 유도체(DR2) 사이에 배치되는 필터(FLT)를 더 포함할 수 있다. 일부 실시 예에서, 필터(FLT)는 수평 형상이 그리드(grid) 형상일 수 있다. 필터(FLT)는 제1 유도체(DR1)와 제2 유도체(DR2) 사이에서 전달되는 무선 신호 중, 원하지 않는 주파수 대역을 필터링할 수 있다.
도 7은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 7에서, 도 1a 내지 도 1c와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 7을 참조하면, 반도체 패키지(2)는 팬 아웃 패키지 부(FOPb)와 안테나 부(PAT)를 포함할 수 있다. 팬 아웃 패키지 부(FOPb)는 반도체 칩(100)을 포함할 수 있다. 반도체 패키지(1b)는 지지 배선 구조물(300a), 지지 배선 구조물(300a) 상에 배치되는 확장층(200), 확장층(200) 내에 배치되는 반도체 칩(100), 반도체 칩(100) 및 확장층(200) 상에 배치되는 커버 배선 구조물(400), 및 커버 배선 구조물(400) 상에 배치되는 안테나 구조물(500)을 포함한다.
지지 배선 구조물(300a)은 제1 재배선 절연층(310a) 및 제1 재배선 도전 구조물(320a)을 포함할 수 있다. 예를 들면, 지지 배선 구조물(300a)은 재배선층일 수 있다. 일부 실시 예에서, 지지 배선 구조물(300a)은 적층된 복수개의 제1 재배선 절연층(310a)을 포함할 수 있다.
제1 재배선 도전 구조물(320a)은, 제1 재배선 절연층(310a)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 제1 재배선 라인 패턴(322a), 및 제1 재배선 절연층(310a)을 관통하여 복수의 제1 재배선 라인 패턴(322a) 중 일부와 각각 접하여 연결되는 복수의 제1 재배선 비아(326a)를 포함할 수 있다. 일부 실시예에서, 복수의 제1 재배선 라인 패턴(322a) 중 적어도 일부는 복수의 제1 재배선 비아(326a) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제1 재배선 라인 패턴(322a)과 제1 재배선 라인 패턴(322a)의 하면과 접하는 제1 재배선 비아(326a)는 일체를 이를 수 있다.
일부 실시예에서, 복수의 제1 재배선 비아(326a)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 제1 재배선 비아(326a)는 반도체 칩(100)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
제1 재배선 도전 구조물(320a)의 최하면의 부분들 및 최상면의 부분들에는 복수의 재배선 하면 패드(342) 및 복수의 재배선 상면 패드(344)가 배치될 수 있다. 복수의 재배선 하면 패드(342)는 외부 연결 터미널(TM)의 기능을 수행할 수 있다. 외부 연결 터미널(TM)은 신호 터미널(TMS) 및 그라운드 터미널(TMG)을 포함할 수 있다.
복수의 재배선 상면 패드(344) 중 일부개는 반도체 칩(100)과 전기적으로 연결될 수 있고, 다른 일부개는 프레임부(220)와 전기적으로 연결될 수 있고, 또 다른 일부개는 복수의 연결 구조물(230)과 전기적으로 연결될 수 있다.
반도체 칩(100)은 지지 배선 구조물(300a) 상에 플립 칩 방식으로 실장될 수 있다. 반도체 소자(112)와 전기적으로 연결되는 반도체 칩(100)의 복수의 칩 연결 패드(120)는 지지 배선 구조물(300a)과 전기적으로 연결될 수 있다. 복수의 재배선 상면 패드(344) 중 일부개와 복수의 칩 연결 패드(120) 사이에는 복수의 칩 연결 단자(130)가 배치되어, 반도체 칩(100)과 지지 배선 구조물(300a)의 복수의 제1 재배선 라인 패턴(322a)을 전기적으로 연결할 수 있다. 예를 들면, 복수의 칩 연결 단자(130)는 솔더볼, 또는 범프일 수 있다.
일부 실시예에서, 반도체 칩(100)과 지지 배선 구조물(300a) 사이에는 복수의 칩 연결 단자(130)를 감싸는 언더필층(135)이 개재될 수 있다. 언더필층(135)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 8a를 참조하면, 지지 배선 구조물(300a)을 형성한다. 도 2d에 보인 지지 재배선 구조물(300)은 반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220) 상에 형성하나, 도 8a에 보인 지지 배선 구조물(300a)은 반도체 칩(100), 절연성 충전 부재(210), 및 프레임부(220)를 형성하기 전에 먼저 형성할 수 있다.
도 8b를 참조하면, 지지 배선 구조물(300a) 상에 프레임부(220)를 부착하고, 프레임부(220)의 실장 공간(220O)을 통하여 지지 배선 구조물(300a)상에 복수의 칩 연결 단자(130)를 사이에 가지도록 반도체 칩(100)을 부착한다. 반도체 칩(100)과 지지 배선 구조물(300a) 사이에는 복수의 칩 연결 단자(130)를 감싸는 언더필층(135)을 형성하고, 복수의 관통 홀(220H) 및 실장 공간(220O)을 채우고 프레임부(220)의 상면을 덮는 절연성 충전 부재(210)를 형성한다. 일부 실시 예에서, 언더필층(135)을 형성하지 않고, 절연성 충전 부재(210)가 복수의 칩 연결 단자(130)를 감싸도록 형성할 수 있다.
이후, 절연성 충전 부재(210) 상에 도 2e에 보인 확장 도전층(252P)을 형성하고, 도 2f 내지 도 2h를 통하여 설명한 방법을 참조하여, 도 7에 보인 반도체 패키지(2)를 형성할 수 있다.
도 9는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 9에서, 도 3 및 도 7과 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 9를 참조하면, 반도체 패키지(2a)는 팬 아웃 패키지 부(FOPc)와 안테나 부(PAT)를 포함할 수 있다. 팬 아웃 패키지 부(FOPc)는 반도체 칩(100)을 포함할 수 있다. 반도체 패키지(2a)는 지지 배선 구조물(300a), 지지 배선 구조물(300a) 상에 배치되는 확장층(200a), 확장층(200a) 내에 배치되는 반도체 칩(100), 반도체 칩(100) 및 확장층(200a) 상에 배치되는 커버 배선 구조물(400), 및 커버 배선 구조물(400) 상에 배치되는 안테나 구조물(500)을 포함한다.
확장층(200a)은, 절연성 충전 부재(210), 프레임부(220), 복수의 연결 구조물(230a), 및 확장 도전 구조물(250)을 포함할 수 있다. 즉, 도 9에 보인 확장층(200a)은, 도 7에 보인 확장층(200)이 가지는 복수의 연결 구조물(230) 대신에 복수의 연결 구조물(230a)을 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 2, 2a : 반도체 패키지, 100 : 반도체 칩, 200, 200a : 확장층, 210 : 절연성 충전 부재, 220 : 프레임부, 230, 230a : 연결 구조물, 250 : 확장 도전 구조물, 300, 300a : 지지 배선 구조물, 310, 310a : 제1 재배선 절연층, 320, 320a : 제1 재배선 도전 구조물, 400 : 커버 배선 구조물, 410 : 제2 재배선 절연층, 420 : 제2 재배선 도전 구조물, 500, 500a, 500b : 안테나 구조물, 510 : 베이스 보드층, 520, 520a, 520b : 안테나 도전 구조물, FOP, FOPa, FOPb, FOPc : 팬 아웃 패키지 부, PAT, PATa, PATb : 안테나 부

Claims (10)

  1. 제1 재배선 절연층 및 제1 재배선 도전 구조물을 포함하는 지지 배선 구조물;
    상기 지지 배선 구조물 상에 배치되고, 실장 공간과 관통 홀을 가지며 도전성 물질로 이루어지는 프레임부;
    상기 실장 공간 내에 배치되며 상기 제1 재배선 도전 구조물과 전기적으로 연결되는 반도체 칩;
    상기 프레임부 및 상기 반도체 칩 상에 배치되며, 제2 재배선 절연층 및 제2 재배선 도전 구조물을 포함하는 커버 배선 구조물;
    상기 커버 배선 구조물 상에 배치되는 안테나 구조물;
    상기 관통 홀 내를 따라서 연장되도록 배치되며 상기 제1 재배선 도전 구조물과 상기 제2 재배선 도전 구조물을 전기적으로 연결하는 연결 구조물; 및
    상기 반도체 칩, 상기 프레임부 및 상기 연결 구조물을 감싸며, 상기 관통 홀 내에서 상기 연결 구조물과 상기 프레임부 사이에 개재되는 절연성 충전 부재;를 포함하되,
    상기 연결 구조물, 상기 관통 홀에 인접하는 상기 프레임부의 부분, 및 상기 관통 홀 내에서 상기 연결 구조물과 상기 프레임부 사이에 개재되어 상기 연결 구조물을 링(ring) 형상으로 둘러싸는 상기 절연성 충전 부재의 부분은, 동축(coaxial) 구조의 신호 전송 라인을 구성하는 반도체 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 연결 구조물은 상기 프레임부보다 높은 전기 전도도를 가지는 물질로 이루어지는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 커버 배선 구조물의 적어도 일부분과 상기 안테나 구조물은 패치 안테나를 구성하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 안테나 구조물은, 베이스 보드층, 상기 베이스 보드층의 상면 및 하면에 배치되는 복수의 안테나 상면 도전 패턴 및 복수의 안테나 하면 도전 패턴을 포함하며,
    상기 복수의 안테나 상면 도전 패턴 중 일부와 상기 복수의 안테나 하면 도전 패턴의 일부는 상기 베이스 보드층을 사이에 두고 서로 대면하는 제1 유도체와 제2 유도체를 포함하는 패치 안테나의 유도체인 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 절연성 충전 부재의 상면에 배치되는 복수의 확장 도전 패턴, 및 상기 절연성 충전 부재를 관통하여 상기 복수의 확장 도전 패턴 중 일부개와 상기 프레임부를 전기적으로 연결하는 확장 비아를 포함하는 확장 도전 구조물;을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 재배선 절연층 및 재배선 도전 구조물을 포함하는 지지 배선 구조물;
    상기 지지 배선 구조물 상에 배치되고 실장 공간과 관통 홀을 가지며 상기 재배선 도전 구조물을 통하여 접지가 제공되는 프레임부, 상기 실장 공간과 상기 관통 홀을 채우며 상기 프레임부를 감싸는 절연성 충전 부재, 및 상기 관통 홀 내를 따라서 연장되며 상기 재배선 도전 구조물과 전기적으로 연결되는 연결 구조물을 포함하는 확장층;
    상기 실장 공간 내에 배치되며 상기 재배선 도전 구조물과 전기적으로 연결되는 무선주파수 집적회로(RFIC)를 포함하는 반도체 칩; 및
    상기 확장층 상에 배치되며 상기 연결 구조물을 통하여 상기 반도체 칩과 신호를 송수신하는 안테나 부;를 포함하되,
    상기 연결 구조물, 상기 관통 홀에 인접하는 상기 프레임부의 부분, 및 상기 관통 홀 내에서 상기 연결 구조물과 상기 프레임부 사이에 개재되어 상기 연결 구조물을 링(ring) 형상으로 둘러싸는 상기 절연성 충전 부재의 부분은, 동축(coaxial) 구조의 신호 전송 라인을 구성하는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 반도체 칩의 측면은 상기 실장 공간의 내측면과 이격되며,
    상기 절연성 충전 부재는, 상기 반도체 칩과 실장 공간의 내측면 사이의 공간을 채우는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 연결 구조물을 이루는 물질은 상기 프레임부를 이루는 물질보다 높은 전기 전도도를 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제1 재배선 절연층 및 제1 재배선 도전 구조물을 포함하는 지지 배선 구조물;
    상기 지지 배선 구조물 상에 배치되고 실장 공간과 복수의 관통 홀을 가지며 상기 제1 재배선 도전 구조물을 통하여 접지가 제공되도록 도전성 물질로 이루어지는 프레임부, 상기 실장 공간과 상기 복수의 관통 홀을 채우며 상기 프레임부를 감싸는 절연성 충전 부재, 및 상기 복수의 관통 홀 내를 따라서 연장되고 상기 프레임부보다 높은 전기 전도도를 가지는 물질로 이루어지는 복수의 연결 구조물을 포함하는 확장층;
    상기 실장 공간 내에 배치되며 상기 제1 재배선 도전 구조물과 전기적으로 연결되는 무선주파수 집적회로(RFIC)를 포함하는 반도체 칩; 및
    상기 확장층 상에 배치되며, 제2 재배선 절연층 및 제2 재배선 도전 구조물을 포함하는 커버 배선 구조물;
    상기 커버 배선 구조물 상에 배치되어, 상기 커버 배선 구조물의 적어도 일부분과 함께 패치 안테나를 구성하는 안테나 구조물;을 포함하며,
    상기 복수의 연결 구조물은 상기 제1 재배선 도전 구조물 및 상기 제2 재배선 도전 구조물과 전기적으로 연결되어, 상기 패치 안테나와 상기 반도체 칩 사이에서 신호를 전달하고,
    상기 복수의 연결 구조물 각각, 상기 복수의 관통 홀 각각에 인접하는 상기 프레임부의 부분, 및 상기 복수의 관통 홀 각각 내에서 상기 복수의 연결 구조물과 상기 프레임부 사이에 개재되어 상기 복수의 연결 구조물 각각을 링(ring) 형상으로 둘러싸는 상기 절연성 충전 부재의 부분은, 동축(coaxial) 구조의 신호 전송 라인을 구성하는 것을 특징으로 하는 반도체 패키지.
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