KR102850903B1

KR102850903B1 - 입력 감지 유닛 및 이를 포함하는 전자 장치

Info

Publication number: KR102850903B1
Application number: KR1020200101021A
Authority: KR
Inventors: 최대원; 여윤종; 정유광; 조성원
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-08-12
Filing date: 2020-08-12
Publication date: 2025-08-28
Anticipated expiration: 2040-08-12
Also published as: KR20220021055A; US20220050542A1; CN114078933A; US11422654B2

Abstract

전자 장치는, 복수의 화소를 포함하는 표시 패널, 상기 표시 패널 상에 배치된 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치된 제1 도전 패턴, 상기 제1 감지 절연층 상에 배치된 보상 패턴, 상기 제1 감지 절연층을 커버하는 제2 감지 절연층, 및 상기 제2 감지 절연층 상에 배치된 제2 도전 패턴을 포함하고, 상기 제1 도전 패턴은, 상기 제1 감지 절연층과 접촉하는 하면, 상기 하면과 마주하고, 상기 제2 감지 절연층과 접촉하는 상면, 및 상기 하면과 상기 상면으로부터 연장된 측면을 포함하고, 상기 보상 패턴은, 상기 제1 도전 패턴의 상기 측면을 커버한다.

Description

입력 감지 유닛 및 이를 포함하는 전자 장치{INPUT SENSING UNIT AND ELECTRONIC APPARATUS INCLUDING THE SAME}

본 발명은 입력 감지 유닛을 포함한 전자 장치에 관한 것이다.

전자 장치는 전기적 신호를 인가 받아 활성화된다. 전자 장치는 외부에서 인가되는 다양한 형태의 입력을 감지하는 입력 감지 유닛을 포함할 수 있다. 입력 감지 유닛은 단독으로 사용되거나 영상을 표시하는 표시 유닛 등을 더 포함하여 사용자의 편의성을 향상시킬 수 있다.

전자 장치는 전기적 신호에 의해 활성화 되도록 다양한 도전 패턴들을 포함할 수 있다. 도전 패턴들이 활성화된 영역은 정보가 표시되거나 외부로부터 인가되는 터치에 반응한다.

본 발명은 시인성이 향상된 전자 장치를 제공하는데 그 목적이 있다.

본 발명의 일 실시예에 따른 전자 장치는, 복수의 화소를 포함하는 표시 패널, 상기 표시 패널 상에 배치된 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치된 제1 도전 패턴, 상기 제1 감지 절연층 상에 배치된 보상 패턴, 상기 제1 감지 절연층을 커버하는 제2 감지 절연층, 및 상기 제2 감지 절연층 상에 배치된 제2 도전 패턴을 포함하고, 상기 제1 도전 패턴은, 상기 제1 감지 절연층과 접촉하는 하면, 상기 하면과 마주하고, 상기 제2 감지 절연층과 접촉하는 상면, 및 상기 하면과 상기 상면으로부터 연장된 측면을 포함하고, 상기 보상 패턴은, 상기 제1 도전 패턴의 상기 측면을 커버한다.

상기 제1 도전 패턴의 상기 상면은, 상기 보상 패턴으로부터 노출되어 상기 제2 감지 절연층과 접촉된 것을 특징으로 할 수 있다.

상기 보상 패턴은, 상기 제1 감지 절연층에서부터 상기 제1 도전 패턴의 상기 상면을 향하는 방향으로 경사진 경사면을 포함하는 것을 특징으로 할 수 있다.

단면상에서 상기 보상 패턴은, 삼각형 형상인 것을 특징으로 할 수 있다.

상기 제1 감지 절연층과 상기 경사면이 이루는 각도는, 45도 이상 내지 70도 이하인 것을 특징으로 할 수 있다.

상기 제1 도전 패턴의 상기 측면은, 상기 제1 도전 패턴의 상기 하면에서부터 상기 제1 도전 패턴의 상기 상면을 향하는 방향으로 경사진 것을 특징으로 할 수 있다.

상기 제1 도전 패턴은, 상기 제1 감지 절연층 상에 배치되고, 티타늄(Ti)을 포함하는 하부 패턴, 상기 제2 감지 절연층에 의해 커버되고, 티타늄(Ti)을 포함하는 상부 패턴, 및 상기 하부 패턴 및 상기 상부 패턴 사이에 배치되고, 알루미늄(Al)을 포함하는 중간 패턴을 포함하는 것을 특징으로 할 수 있다.

일 방향에서, 상기 하부 패턴 및 상부 패턴의 폭은, 상기 일 방향에서 상기 중간 패턴의 폭 보다 큰 것을 특징으로 할 수 있다.

상기 일 방향에서, 상기 하부 패턴의 폭은, 상기 상부 패턴의 폭 보다 큰 것을 특징으로 할 수 있다.

상기 표시 패널은, 적어도 하나의 트랜지스터를 포함하는 회로 소자층, 상기 트랜지스터와 연결된 발광소자를 포함하는 표시 소자층, 및 상기 표시 소자층을 커버하는 봉지층을 포함하고, 상기 제1 감지 절연층은, 상기 봉지층 상에 직접 배치되는 것을 특징으로 할 수 있다.

상기 보상 패턴은 광 흡수 물질을 포함하는 것을 특징으로 할 수 있다.

본 발명의 일 실시예에 따른 입력 감지 유닛은, 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치되고, 메쉬선들을 포함하는 제1 도전 패턴, 상기 제1 감지 절연층 상에 배치된 보상 패턴, 상기 제1 감지 절연층을 커버하는 제2 감지 절연층, 및 상기 제2 감지 절연층 상에 배치되고, 메쉬선들을 포함하는 제2 도전 패턴을 포함하고, 상기 제1 도전 패턴은, 상기 제1 감지 절연층과 접촉하는 하면, 상기 하면과 마주하고, 상기 제2 감지 절연층과 접촉하는 상면, 및 상기 하면과 상기 상면으로부터 연장된 측면을 포함하고, 상기 보상 패턴은, 상기 제1 도전 패턴의 상기 측면을 커버한다.

상기 제1 도전 패턴은, 상기 제1 감지 절연층 상에 배치되고, 티타늄(Ti)을 포함하는 하부 패턴, 상기 제2 감지 절연층에 의해 커버되고, 티타늄(Ti)을 포함하는 상부 패턴, 및 상기 하부 패턴 및 상기 상부 패턴 사이에 배치되고, 알루미늄(Al)을 포함하는 중간 패턴을 것을 특징으로 할 수 있다.

상기 입력 감지 유닛은, 제1 방향을 따라 배열된 제1 감지 패턴들 및 상기 제1 감지 패턴들과 연결된 제1 브릿지 패턴을 포함하는 제1 감지 전극, 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제2 감지 패턴들 및 상기 제2 감지 패턴들 사이에 배치된 제2 브릿지 패턴을 포함하는 제2 감지 전극을 포함하고, 상기 제1 도전 패턴은, 상기 제1 브릿지 패턴으로 구성되고, 상기 제2 도전 패턴은, 상기 제1 감지 패턴들, 제2 감지 패턴들, 및 제1 브릿지 패턴으로 구성되는 것을 특징으로 할 수 있다.

본 발명에 따르면, 도전 패턴을 에워싸는 보상 패턴을 포함함에 따라, 도전 패턴의 두께를 증가 시키더라도, 외광에 의해 도전 패턴의 측면이 반사되어 사용자에게 시인되는 문제를 개선할 수 있다.

또한, 감지 절연층상에 파티클 없이 목적하고자 하는 도전 패턴을 형성할 수 있다. 이에 따라, 신뢰성 및 시인성이 향상된 입력 감지 유닛을 포함하는 전자 장치를 제공할 수 있다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 2b는 도 2a의 일 구성들을 확대한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다.
도 4a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4b는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 입력 감지 유닛의 일 영역의 확대도이다.
도 6은 본 발명의 일 실시예에 따른 입력 감지 유닛의 일 영역의 확대도이다.
도 7은 도 6에 도시된 I-I'를 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다.
도 12a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다.
도 12b는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다.
도 12c는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다.
도 12d는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 2a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다. 도 2b는 도 2a의 일 구성들을 확대한 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다. 도 4a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 4b는 본 발명의 일 실시예에 따른 화소의 단면도이다.

도 1a 및 도 1b를 참조하면, 전자 장치(ED)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(ED)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(ED)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자 장치(ED)는 스마트 폰으로 예시적으로 도시되었다.

전자 장치(ED)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 제공할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 전자 장치(ED)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1a에서 영상(IM)의 일 예로 인터넷 검색창이 도시되었다.

본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 구성들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.

전면과 배면 사이의 제3 방향(DR3)에서의 이격 거리는 전자 장치(ED)의 제3 방향(DR3)에서의 두께/높이와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.

전자 장치(ED)의 전면은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

베젤 영역(BZA)은 투과 영역(TA)과 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BZA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

전자 장치(ED)는 외부에서 인가되는 외부 입력(TC)을 감지할 수 있다. 외부 입력(TC)은 전자 장치(ED)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력(TC)은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 전자 장치(ED)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 힘, 압력, 광 등 다양한 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 도 1a는 외부 입력(TC)의 일 예로 사용자의 손을 표시하였다.

전자 장치(ED)는 윈도우 부재(WM), 외부 케이스(EDC), 표시 모듈(DM), 반사 방지 유닛(RPP), 메인 회로 기판(MF), 및 연성 회로 기판들(FF, TF)을 포함할 수 있다. 표시 모듈(DM)은 표시 유닛(DU) 및 입력 감지 유닛(TU)을 포함할 수 있다.

윈도우 부재(WM)는 표시 모듈(DM) 상에 배치된다. 윈도우 부재(WM)는 외부로부터의 가해지는 충격을 방지하며, 이물질 침투를 방지하여 표시 모듈(DM)을 보호 한다.

윈도우 부재(WM)는 영상을 출사할 수 있는 투명한 물질로 이루어질 수 있다. 예를 들어, 유리, 사파이어, 플라스틱 등으로 구성될 수 있다. 윈도우 부재(WM)는 단일층으로 도시되었으나, 이에 한정하는 것은 아니며 복수 개의 층들을 포함할 수 있다. 한편, 도시되지 않았으나, 상술한 전자 장치(ED)의 베젤 영역(BZA)은 실질적으로 윈도우 부재(WM)의 일 영역에 소정의 컬러를 포함하는 물질이 인쇄된 영역으로 제공될 수 있다.

반사 방지 유닛(RPP)은 윈도우 부재(WM)와 표시 모듈(DM) 사이에 배치될 수 있다. 반사 방지 유닛(RPP)은 윈도우 부재(WM)로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사 방지 유닛(RPP)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다.

위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, /2 위상지연자 및/또는 /4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 하나의 편광필름으로 구현될 수 있다. 반사 방지 유닛(RPP)은 편광필름의 상부 또는 하부에 배치된 보호필름을 더 포함할 수 있다.

외부 케이스(EDC)는 표시 모듈(DM)을 수용한다. 외부 케이스(EDC)는 윈도우 부재(WM)와 결합되어 전자 장치(ED)의 외관을 정의할 수 있다. 외부 케이스(EDC)는 외부로부터 가해지는 충격을 흡수하며 표시 모듈(DM)으로 침투되는 이물질/수분 등을 방지하여 외부 케이스(EDC)에 수용된 구성들을 보호한다. 한편, 도시 되지 않았으나, 외부 케이스(EDC)는 복수의 수납 부재들이 결합된 형태로 제공될 수 있다.

도 2a 및 도 2b를 참조하면, 본 발명에 따른 표시 모듈(DM)은 표시 유닛(DU) 및 표시 유닛(DU) 상에 배치된 입력 감지 유닛(TU)을 포함한다. 표시 모듈(DM)은 전기적 신호에 따라 영상을 표시하고, 외부 입력(TC)에 대한 정보를 송/수신할 수 있다.

표시 모듈(DM)은 활성 영역(AA) 및 비활성 영역(NAA)으로 정의될 수 있다. 활성 영역(AA)은 표시 모듈(DM)에서 제공되는 영상을 출사하는 영역으로 정의되며, 비활성 영역(NAA)은 활성 영역(AA)을 에워싸는 영역일 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비활성 영역(NAA)은 다양한 형상으로 정의될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 표시 모듈(DM)의 활성 영역(AA)은 투과 영역(TA)과 대응될 수 있다.

표시 유닛(DU)은 베이스 기판(SUB), 회로 소자층(CL), 표시 소자층(PE), 및 봉지층(TFE)를 포함한다.

베이스 기판(SUB)은 플렉서블한 기판이거나 리지드한 기판일 수 있다. 베이스 기판(SUB)은 회로 소자층(CL)에 포함된 구성들이 배치되는 기저층일 수 있다.

회로 소자층(CL)은 베이스 기판(SUB)상에 배치된다. 회로 소자층(CL)은 미 도시된 신호라인들, 제어 회로, 및 반도체층을 포함하는 복수의 트랜지스터들을 포함할 수 있다. 표시 소자층(PE)은 유기발광소자(OLED: 도 4b 참조) 및 화소 정의막을 포함할 수 있다. 봉지층(TFE)은 표시 소자층(PE)을 밀봉한다. 본 발명의 일 실시예에 따른 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다.

본 발명에 따른 입력 감지 유닛(TU)은 표시 유닛(DU) 상에 직접 배치된다. 본 명세서에서 "B1의 구성이 A1의 구성 상에 직접 배치된다"는 것은 A1의 구성과 B1의 구성 사이에 별도의 접착부재가 배치되지 않는 것을 의미한다. B1 구성은 A1 구성이 형성된 이후에 A1 구성이 제공하는 베이스면 상에 연속공정을 통해 형성된다.

도 2b에 도시된 것과 같이, 본 발명에 따른 봉지층(TFE)은 제1 봉지 무기층(LIL), 유기층(OEL), 및 제2 봉지 무기층(UIL)을 포함할 수 있다.

제1 봉지 무기층(LIL)은 표시 소자층(PE)을 커버할 수 있다. 제1 봉지 무기층(LIL)은 외부 수분이나 산소가 유기발광소자(OLED)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 봉지 무기층(LIL)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 봉지 무기층(LIL)은 화학 기상 증착 공정을 통해 형성될 수 있다.

유기층(OEL)은 제1 봉지 무기층(LIL) 상에 배치되어 제1 봉지 무기층(LIL)에 접촉할 수 있다. 유기층(OEL)은 제1 봉지 무기층(LIL) 상에 평탄면을 제공할 수 있다. 제1 봉지 무기층(LIL) 상면에 형성된 굴곡이나 제1 봉지 무기층(LIL) 상에 존재하는 파티클(particle) 등은 유기층(OEL)에 의해 커버되어, 제1 봉지 무기층(LIL)의 상면의 표면 상태가 유기층(OEL) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(OEL)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(OEL)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.

제2 봉지 무기층(UIL)은 유기층(OEL) 상에 배치되어 유기층(OEL)을 커버한다. 제2 봉지 무기층(UIL)은 제1 봉지 무기층(LIL) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 봉지 무기층(UIL)은 유기층(OEL)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 봉지 무기층(UIL)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 봉지 무기층(UIL)은 화학 기상 증착 공정을 통해 형성될 수 있다.

입력 감지 유닛(TU)은 봉지층(TFE) 상에 배치된다. 입력 감지 유닛(TU)은 봉지층(TFE) 상에 직접 배치되어 봉지층(TFE)과 연속공정을 통해 형성될 수 있다. 입력 감지 유닛(TU)은 자기 정전 용량식(self-capacitance type) 및 상호 정전 용량식(mutual capacitance type) 중 어느 한 방식에 의해 외부 입력을 감지할 수 있다. 입력 감지 유닛(TU)에 포함된 도전 패턴들은 방식에 부합하게 다양하게 변형되어 배치 및 연결될 수 있다.

입력 감지 유닛(TU)은 감지 절연층 및 적어도 하나의 도전층들(TML1, TML2, 도전 패턴들)을 포함할 수 있다. 감지 절연층은 무기물 및 유기물 중 어느 하나를 포함하는 제1 감지 절연층(TIL1), 제2 감지 절연층(TIL2), 및 제3 감지 절연층(TIL3)을 포함할 수 있다.

본 발명에 따르면, 제1 감지 절연층(TIL1)은 봉지층(TFE) 중 제2 봉지 무기층(UIL) 상에 직접 배치될 수 있다. 제1 감지 절연층(TIL1) 상에는 제1 도전층(TML1, 제1 도전 패턴)이 배치된다. 제2 감지 절연층(TIL2)은 제1 감지 절연층(TIL1) 상에 배치되고, 제1 도전층(TML1)을 커버할 수 있다. 제2 감지 절연층(TIL2) 상에는 제2 도전층(TML1, 제2 도전 패턴)이 배치된다. 제3 감지 절연층(TIL3)은 제2 감지 절연층(TIL2) 상에 배치되고, 제2 도전층(TML2)을 커버할 수 있다.

일 실시예에 따른 도전층들(TML1, TML2)은 단층 구조의 금속 및 투명 도전성 물질 중 어느 하나를 포함할 수 있다. 예를 들어 금속은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 투명 도전성 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전성 물질은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다. 또한, 도전층들(TML1, TML2)은 다층 구조의 금속층들을 포함할 수 있다. 다층의 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층들(TML1, TML2)은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.

도 3을 참조하면, 표시 유닛(DU)은 구동회로(GDC), 복수 개의 신호라인들(SGL), 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다. 표시 유닛(DU)은 비활성 영역(NAA)에 배치되고 복수 개의 신호라인들 중 대응되는 신호라인과 연결된 화소 패드들(D-PD)을 포함하는 화소 패드부(PDD)를 포함할 수 있다. 설명의 편의를 위해 화소 패드부(PDD)에 접속되는 제1 연성 회로 기판(FF)을 점선으로 도시하였다.

화소(PX)는 복수로 제공되어 활성 영역(AA)에 배치된다. 화소들 각각은 유기발광소자(OLED)와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 신호라인들(SGL), 화소 패드부, 및 화소 구동회로는 도 2a에 도시된 회로 소자층(CL)에 포함될 수 있다.

구동회로(GDC)는 게이트 구동회로를 포함할 수 있다. 게이트 구동회로는 복수 개의 게이트 신호들(이하, 게이트 신호들)을 생성하고, 게이트 신호들을 후술하는 복수 개의 게이트 라인들(GL, 이하 게이트 라인들)에 순차적으로 출력한다.　게이트 구동회로는 화소 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.

게이트 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.

신호라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호라인(CSL)을 포함한다. 게이트 라인들(GL) 중 일 게이트 라인은 화소들 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL) 중 일 데이터 라인은 화소들 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들에 연결된다. 제어신호라인(CSL)은 게이트 구동회로에 제어신호들을 제공할 수 있다.

화소 패드부(PDD)는 제1 연성 회로 기판(FF)이 접속되는 부분으로써, 화소 패드부(PDD)의 화소 패드들(D-PD)은 제1 연성 회로 기판(FF)에 포함된 패드들(미도시)과 연결된다. 따라서, 제1 연성 회로 기판(FF)을 통해 표시 유닛(DU)과 메인 회로 기판(MF)는 연결될 수 있다.

화소 패드들(D-PD)은 회로 소자층(CL)에 배치된 배선들 중 일부가 회로 소자층(CL)에 포함된 절연층으로부터 노출됨으로써 제공될 수 있다.

화소 패드들(D-PD)은 신호라인들(SGL)에 연결되어 대응되는 화소들에 연결된다. 또한, 화소 패드들(D-PD) 중 어느 하나의 화소 패드에는 구동회로(GDC)가 연결될 수 있다.

화소(PX)는 복수의 신호 배선들과 전기적으로 연결될 수 있다. 도 4a에서는 신호 배선들 중 게이트 라인들(GLi, GLi-1), 데이터 라인(DL), 제1 전원 배선(PL1), 제2 전원 배선(PL2), 초기화 전원 배선(VIL), 및 발광 제어 배선(ECLi)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 배선들에 추가로 연결될 수도 있으며, 도시된 신호 배선들 중 일부가 생략될 수도 있다.

화소(PX)는 유기발광소자(OLED) 및 화소 회로(CC)를 포함할 수 있다. 화소 회로(CC)는 복수의 트랜지스터들(T1-T7) 및 커패시터(CP)를 포함할 수 있다. 화소 회로(CC)는 데이터 신호에 대응하여 유기발광소자(OLED)에 흐르는 전류량을 제어할 수 있다.

유기발광소자(OLED)는 화소 회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다.

복수의 트랜지스터들(T1-T7) 각각은 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극), 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.

제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 배선(PL1)에 연결될 수 있다. 제1 전원 배선(PL1)은 제1 전원(ELVDD)이 제공되는 배선일 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)는 본 명세서 내에서 구동 트랜지스터로 명칭 될 수 있다.

제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 유기발광소자(OLED)에 흐르는 전류량을 제어할 수 있다.

제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. i번째 게이트 라인(GLi)으로 i번째 스캔 신호가 제공될 때 제2 트랜지스터(T2)는 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.

제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. i번째 게이트 라인(GLi)으로 i번째 스캔 신호가 제공될 때 제3 트랜지스터(T3)는 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.

제4 트랜지스터(T4)는 노드(ND)와 초기화 전원 배선(VIL) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 i-1번째 게이트 라인(GLi-1)에 접속된다. 노드(ND)는 제4 트랜지스터(T4)와 제1 트랜지스터(T1)의 제어 전극이 접속되는 노드일 수 있다. i-1번째 게이트 라인(GLi-1)으로 i-1번째 스캔신호가 제공될 때 제4 트랜지스터(T4)는 턴-온되어 노드(ND)로 초기화 전압(Vint)을 제공한다.

제5 트랜지스터(T5)는 제1 전원 배선(PL1)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 유기발광소자(OLED)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극과 제6 트랜지스터(T6)의 제어 전극은 i번째 발광 제어 배선(ECLi)에 접속된다.

제7 트랜지스터(T7)는 초기화 전원 배선(VIL)과 유기발광소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. i번째 게이트 라인(GLi)으로 i번째 스캔신호가 제공될 때 제7 트랜지스터(T7)는 턴-온되어 초기화 전압(Vint)을 유기발광소자(OLED)의 애노드 전극으로 제공한다.

제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 유기발광소자(OLED)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 유기발광소자(OLED)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.

추가적으로, 도 4a에서는 제7 트랜지스터(T7)의 제어 전극이 i번째 게이트 라인(GLi)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 i-1번째 게이트 라인(GLi-1) 또는 i+1번째 게이트 라인(미도시)에 접속될 수 있다.

도 4a에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소 회로(CC)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소 회로(CC)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.

커패시터(CP)는 제1 전원 배선(PL1)과 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.

유기발광소자(OLED)는 제6 트랜지스터(T6)와 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 유기발광소자(OLED)는 제2 전원(ELVSS)을 제2 전원 배선(PL2)을 통해 수신할 수 있다. 유기발광소자(OLED)는 발광층을 포함할 수 있다.

유기발광소자(OLED)는 제6 트랜지스터(T6)를 통해 전달된 신호와 제2 전원 배선(PL2)을 통해 수신된 제2 전원(ELVSS) 사이의 차이에 대응하는 전압으로 발광할 수 있다.

본 발명에서 화소(PX)의 구조는 도 4a에 도시된 구조로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PX)는 유기발광소자(OLED)를 발광시키기 위한 다양한 형태로 구현될 수 있다.

도 4b를 참조하면, 표시 유닛(DU)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성할 수 있다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(CL) 및 표시 소자층(PE)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성할 수 있다.

베이스 기판(SUB)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 베이스 기판(SUB)은 다층구조를 가질 수 있다. 예컨대 베이스 기판(SUB)은 합성수지층, 접착층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스 기판(SUB)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.

베이스 기판(SUB)의 상면에 적어도 하나의 무기층이 배치될 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다.

본 실시예에서 표시 유닛(DU)은 버퍼층(BFL)을 포함하는 것으로 도시되었다. 버퍼층(BFL)은 베이스 기판(SUB)과 트랜지스터에 포함된 반도체 패턴 사이의 결합력을 향상시킨다. 베이스 기판(SUB)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.

버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.

도 4b는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.

도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.

도 4b에 도시된 것과 같이, 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제6 트랜지스터(T6)의 소스(S6), 액티브(A6), 드레인(D6)이 반도체 패턴으로부터 형성된다. 소스(S1, S6) 및 드레인(D1, D6)은 단면 상에서 액티브(A1, A6)로부터 서로 반대 방향으로 연장된다. 도 3b에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다.

버퍼층(BFL) 상에 제1 중간절연층(10)이 배치된다. 제1 중간절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 중간절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 중간절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 중간절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 중간절연층(10)뿐만 아니라 후술하는 회로 소자층(CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.

제1 중간절연층(10) 상에 게이트(G1, G6)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 게이트(G1, G6)는 액티브(A1, A6)에 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G6)는 마스크와 같다.

제1 중간절연층(10) 상에 게이트(G1, G6)를 커버하는 제2 중간절연층(20)이 배치된다. 제2 중간절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 중간절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 중간절연층(20)은 단층의 실리콘옥사이드층일 수 있다.

제2 중간절연층(20) 상에 제1 연결전극(SD1)이 배치될 수 있다. 제1 연결전극(SD1)은 제1 중간절연층(10) 및 제2 중간절연층(20)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.

제2 중간절연층(20) 상에 제1 절연층(30)이 배치된다. 제1 절연층(30)은 유기층일 수 있다. 제1 절연층(30) 상에 제2 연결전극(SD2)이 배치될 수 있다. 제2 연결전극(SD2)은 제1 절연층(30)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(SD1)에 접속될 수 있다.

제1 절연층(30) 상에 제2 연결전극(SD2)을 커버하는 제2 절연층(40)이 배치된다. 제2 절연층(40)은 유기층일 수 있다. 제2 절연층(40) 상에 제1 전극(EL1)이 배치된다. 제1 전극(EL1)은 제2 절연층(40)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(SD2)에 연결된다. 화소 정의막(PDL)에는 표시 개구부(OP)가 정의된다. 화소 정의막(PDL)의 표시 개구부(OP)는 제1 전극(EL1)의 적어도 일부분을 노출시킨다.

도 4b에 도시된 것과 같이, 표시 유닛(DU)의 액티브 영역(AA, 도 2a 참조)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을 수 있다. 본 실시예에서 발광영역(PXA)은 표시 개구부(OP)에 의해 노출된 제1 전극(EL1)의 영역에 대응하게 정의되었다.

정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 표시 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.

발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(EL2)이 배치된다. 제2 전극(EL2)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치된다.

제2 전극(EL2) 상에 봉지층(TFE)이 배치된다. 봉지층(TFE)은 복수 개의 화소들에 공통적으로 배치된다. 본 실시예에서 봉지층(TFE)은 제2 전극(EL2)을 직접 커버할 수 있다. 본 발명의 일 실시예에서, 봉지층(TFE)과 제2 전극(EL2) 사이에는, 제2 전극(EL2)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.

봉지층(TFE)은 유기발광소자(OLED) 상에 배치되어 유기발광소자(OLED)를 봉지한다. 한편, 도시되지 않았으나, 제2 전극(EL2)과 유기발광소자(OLED) 사이에는 제2 전극(EL2)을 커버하는 캡핑층(capping layer)이 더 배치될 수도 있다. 도 4b에 도시된 봉지층(TFE)은 도 2b에 서술한 봉지층(TFE)과 대응될 수 있다.

다시, 도 1b를 참조하면, 메인 회로 기판(MF)은 베이스 회로 기판(MP) 및 구동 소자(MC)을 포함한다. 베이스 회로 기판(MP)은 제1 연성 회로 기판(FF)과 접속되어 표시 유닛(DU)과 전기적으로 연결되며, 베이스 회로 기판(MP)은 제2 연성 회로 기판(TF)과 접속하여 입력 감지 유닛(TU)과 전기적으로 연결된다. 베이스 회로 기판(MP)은 연성 회로 기판(flexible printed circuit board, FPCB)으로 구성될 수 있다.

구동 소자(MC)는 신호 제어부(Timing controller)를 포함할 수 있다. 신호 제어부는 입력 영상신호들을 수신하고 입력 영상 신호들을 화소들의 동작에 부합하는 영상 데이터들로 변환한다. 또한, 신호 제어부는 각종 제어신호, 예를 들어 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블신호 등을 입력 받고, 상기 신호들 각각의 대응되는 신호들을 출력할 수 있다. 또한, 구동 소자(MC)는 입력 감지 유닛(TU)을 제어하는 제어부를 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 연성 회로 기판(FF)은 표시 유닛(DU)의 일 측에 접속되어 표시 유닛(DU)과 메인 회로 기판(MF)을 전기적으로 연결 한다. 제1 연성 회로 기판(FF)은 베이스 필름(FB) 및 구동칩(FC)을 포함한다.

베이스 필름(FB)은 연성을 가지며 복수의 회로 배선들(미도시)을 포함할 수 있다. 따라서, 베이스 필름(FB)은 표시 유닛(DU)의 목적 및 형태에 대응하여 다양한 형태로 제공될 수 있다.

구동칩(FC)은 COF(Chip On Flim) 형태로 베이스 필름(FB) 상에 실장될 수 있다. 구동칩(FC)은 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 본 발명의 일 실시예에 따른 제1 연성 회로 기판(FF)은 하나로 도시되어 있으나, 이에 한정하는 것은 아니며 복수 개로 제공되어 표시 유닛(DU)에 접속될 수 있다.

제2 연성 회로 기판(TF)은 입력 감지 유닛(TU)의 일 측에 접속되어 입력 감지 유닛(TU)과 메인 회로 기판(MF)을 전기적으로 연결 한다. 제2 연성 회로 기판(TF)은 연성을 가지며 복수의 회로 배선들(미도시)을 포함할 수 있다. 제2 연성 회로 기판(TF)은 메인 회로 기판(MF)에서 제공되는 입력 감지 신호들을 입력 감지 유닛(TU)에 전달한다.

도 5a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 입력 감지 유닛의 일 영역의 확대도이다. 도 6a은 본 발명의 일 실시예에 따른 입력 감지 유닛의 일 영역의 확대도이다. 도 7은 도 6에 도시된 I-I'를 따라 절단한 단면도이다.

도 5a를 참조하면, 입력 감지 유닛(TU)은 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL2), 감지 패드들(T-PD)을 포함하는 감지 패드부(TDD)을 포함할 수 있다.

도 2b에서 서술한 도전 패턴들(TML1, TML2)은 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL2), 및 감지 패드들(T-PD)를 구성할 수 있다.

제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 연장된다. 제1 감지 전극(TE1)은 복수로 구비되어 제1 방향(DR1)을 따라 배열될 수 있다. 제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 배열된 복수의 제1 감지 패턴들(SP1) 및 제1 감지 패턴들(SP1) 사이에 배치되어 인접하는 제1 감지 패턴들(SP1)을 연결하는 제1 브릿지 패턴들(BP1)을 포함한다.

제2 감지 전극(TE2)은 제1 감지 전극(TE1)과 절연되도록 배치될 수 있다. 제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 연장된다. 제2 감지 전극(TE2)은 복수로 구비되어 제2 방향(DR2)을 따라 배열될 수 있다. 제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 배열된 복수의 제2 감지 패턴들(SP2) 및 제2 감지 패턴들(SP2) 사이에 배치되어 인접하는 제2 감지 패턴들(SP2)을 연결하는 제2 브릿지 패턴들(BP2)을 포함한다.

입력 감지 유닛(TU)은 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 사이의 상호 정전 용량의 변화를 감지하여 외부 입력(TC: 도 1a 참조)를 감지하거나, 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 각각의 자기 정전 용량의 변화를 감지하여 외부 입력(TC)를 감지할 수 있다. 본 발명의 일 실시예에 따른 입력 감지 유닛(TU)은 다양한 방식으로 외부 입력(TC)을 감지할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 신호 라인(SL1)은 제1 감지 전극(TE1)에 연결된다. 제1 신호 라인(SL1)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다. 제2 신호 라인(SL2)은 제2 감지 전극(TE2)에 연결된다. 제2 신호 라인(SL2)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다.

한편, 본 실시예에서, 하나의 제1 감지 전극(TE1)은 두 개의 제1 신호 라인들과 연결될 수 있다. 하나의 제1 감지 전극(TE1)의 일 단 및 타 단은 서로 다른 제1 신호 라인(SL1)에 연결되고, 두 개의 제1 패드들에 연결될 수 있다. 이에 따라, 제2 감지 전극(TE2)에 비해 제1 감지 전극(TE1)이 상대적으로 긴 길이를 갖더라도 전 영역에 대해 전기적 신호가 균일하게 인가될 수 있다. 따라서, 입력 감지 유닛(TU)은 형상에 구애 받지 않고, 활성 영역(AA) 전체에 대해 고른 외부 입력감지 환경을 제공할 수 있다.

다만, 이는 예시적으로 도시한 것이고, 제2 감지 전극(TE2)도 두 개의 제2 신호 라인들과 연결될 수 있고, 제1 감지 전극(TE1) 및 제2 감지 전극(TE2) 각각이 하나의 신호 라인들에만 연결될 수도 있다. 본 발명의 일 실시예에 따른 입력 감지 유닛(TU)은 다양한 방식으로 구동될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 패드부(TDD)는 제2 연성 회로 기판(TF)이 접속되는 부분으로써, 감지 패드부(TDD)의 감지 패드들(T-PD)은 제2 연성 회로 기판(TF)에 포함된 패드들(미도시)과 연결된다. 따라서, 제2 연성 회로 기판(TF)을 통해 입력 감지 유닛(TU)과 메인 회로 기판(MF)는 연결될 수 있다.

도 5b에는 활성 영역(AA) 내에서 입력 감지 유닛(TU)에 포함된 감지 전극들(TE1, TE2)과 표시 유닛(DU)에 포함된 표시영역들(PXA-R, PXA-G, PXA-B)과의 관계를 도시하였다. 도 4b에서 설명한 일 발광영역(PXA)은, 도 5b에 도시된 발광영역들(PXA-R, PXA-G, PXA-B) 중 어느 하나에 대응될 수 있다.

본 발명에 따른 입력 감지 유닛(TU)은 제4 방향(DR4) 및 제5 방향(DR5)으로 연장된 복수의 메쉬선들(MSL1, MSL2)을 포함할 수 있다. 메쉬선들(MSL1, MSL2)은 발광영역들(PXA-R, PXA-G, PXA-B)에 비중첩하고, 비발광영역(NPXA)에 중첩한다. 따라서, 화소 정의막(PDL)에 정의된 표시 개구부들(OP)은 대응되는 메쉬 개구부들(MSL-OP)과 중첩할 수 있다.

메쉬선들(MSL1, MSL2)은 복수 개의 메쉬 개구부들(MSL-OP)을 정의한다. 메쉬선들의 선폭은 수 마이크로미터 내지 수 나노미터일 수 있다. 복수 개의 개구부들(MSL-OP)은 발광영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응할 수 있다. 도 5b에는 발광 컬러에 따라 3개의 그룹으로 구분되는 발광영역들(PXA-R, PXA-G, PXA-B)을 도시하였다.

발광영역들(PXA-R, PXA-G, PXA-B)은 유기발광소자(OLED)의 발광층(EML)에서 발광하는 컬러에 따라 다른 면적을 가질 수 있다. 유기발광소자(OLED)의 종류에 따라 발광영역들(PXA-R, PXA-G, PXA-B)의 면적이 결정될 수 있다.

복수 개의 메쉬 개구부들(MSL-OP)은 서로 다른 면적을 갖는 몇 개의 그룹들로 구분될 수 있다. 복수 개의 메쉬 개구부들(MSL-OP)은 대응하는 발광영역들(PXA-R, PXA-G, PXA-B)에 따라 3개의 그룹으로들로 구분될 수 있다.

이상에서, 메쉬 개구부들(MSL-OP)이 발광영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응하는 것으로 도시하였으나, 이에 제한되지 않는다. 하나의 메쉬 개구부(MSL-OP)는 2 이상의 발광영역들(PXA-R, PXA-G, PXA-B)에 대응할 수 있다.

발광영역들(PXA-R, PXA-G, PXA-B)의 면적이 다양한 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 발광영역들(PXA-R, PXA-G, PXA-B)의 크기는 서로 동일할 수 있고, 또한 메쉬 개구부들(MSL-OP)의 크기도 서로 동일할 수 있다.

본 발명에 따르면, 감지 전극들(TE1, TE2)을 구성하는 메쉬선들(MSL1, MSL2)이 발광영역들(PXA-R, PXA-G, PXA-B)과 비 중첩하게 배치됨에 따라, 화소(PX)에서 제공되는 광의 영향을 미치지 않을 수 있다. 따라서, 색 순도가 향상된 전자 장치(ED)를 제공할 수 있다.

도 6에는 감지 전극들(TE1, TE2, 도 5a 참조) 중 하나의 패턴을 구성하는 제1 감지 패턴들(SP1), 제1 브릿지 패턴(BP1), 제2 감지 패턴들(SP2), 및 제2 브릿지 패턴(BP2) 각각의 일부를 확대하여 도시하였다.

본 발명에 따른 제2 감지 절연층(TIL2)은 복수의 컨택홀들(B-CNT)을 포함한다. 컨택홀들(B-CNT)은 제1 감지 패턴들(SP1)의 일부 및 제1 브릿지 패턴(BP1)과 중첩할 수 있다.

제1 브릿지 패턴(BP1)은 제1 감지 절연층(TIL1) 상에 배치된다. 제1 감지 패턴들(SP1)의 일부는, 제2 감지 절연층(TIL2)에 정의된 컨택홀들(B-CNT)를 통해 제1 브릿지 패턴(BP1)과 연결될 수 있다. 컨택홀들(B-CNT)은 메쉬선들(MSL)과 중첩할 수 있다.

도 7을 참조하면, 본 발명에 따른 입력 감지 유닛(TU)은 보상 패턴(SP)을 포함할 수 있다. 보상 패턴(SP)은 입력 감지 유닛(TU)의 제1 감지 절연층(TIL1) 상에 배치될 수 있다. 보상 패턴(SP)은 제1 도전 패턴(TM1)을 에워 쌓을 수 있다.

제2 감지 절연층(TIL2)은 제1 감지 절연층(TIL1)을 커버하고, 제2 도전 패턴(TM2)은 제2 감지 절연층(TIL2) 상에 배치될 수 있다. 제3 감지 절연층(TIL3)은 제2 감지 절연층(TIL2)을 커버할 수 있다.

제1 도전 패턴(TM1)은 하면(T-B), 상면(T-U), 및 측면(T-E)을 포함할 수 있다. 하면(T-B)은 제1 감지 절연층(TIL1) 상에 직접 배치된다. 상면(T-U)은 제2 감지 절연층(TIL2)에 의해 커버되고, 하면(T-B)와 마주할 수 있다. 측면(T-E)은 하면(T-B)과 상면(T-U)으로부터 연장되어 측면(T-E)은 하면(T-B)을 연결할 수 있다.

보상 패턴(SP)은 제1 도전 패턴(TM1)의 측면(T-B)을 커버할 수 있다. 제1 도전 패턴(TM1)의 상면(T-U)은 보상 패턴(SP)으로부터 노출되어 제2 감지 절연층(TIL2)에 의해 커버될 수 있다.

본 실시예에서 보상 패턴(SP)의 단면상에서의 형상은 삼각형일 수 있다. 보상 패턴(SP)은 제1 감지 절연층(SP)에서부터 제1 도전 패턴(TM1)의 상면(T-U)을 향하는 방향으로 경사진 경사면(S-E)을 포함할 수 있다. 경사면(S-E)이 제1 감지 절연층(TIL1)과 이루는 각도는 45도 이상 내지 70도일 수 있다.

본 발명에 따르면, 일 방향에서 보상 패턴(SP)의 폭의 합과 제1 도전 패턴(TM1)의 폭의 합은, 상기 일 방향에서 제2 도전 패턴(TM2)의 폭보다 클 수 있다.

또한, 보상 패턴(SP)은 광 차단 물질을 포함하고, 도전 물질을 포함하는 것이 아니면, 재료는 어느 하나로 한정되지 않는다.

본 발명에 따르면, 제1 도전 패턴(TM1, 제1 도전층)은 제1 브릿지 패턴들(BP1) 및 보상 패턴(SP)으로 구성되고, 제2 도전 패턴(TM2, 제2 도전층)은 제1 감지 패턴들(SP1), 제2 감지 패턴들(SP2), 및 제2 브릿지 패턴들(BP2)로 구성될 수 있다.

본 발명에 따르면, 제1 도전 패턴(SP1)을 에워싸는 보상 패턴(SP)을 포함함에 따라, 저항 감소 및 센싱 기능을 향상 시키기 위해 도전 패턴들(SP1, SP2)의 두께를 증가 시키더라도, 외광에 의해 제1 도전 패턴(TM1)의 측면(T-E)이 반사되어 사용자에게 시인되는 문제를 개선할 수 있다.

또한, 제1 감지 절연층(TIL1) 상에 도전 물질을 도포 후, 상기 도전 물질을 패터닝 하여 제2 도전 패턴(TM2)을 형성하기 위한 공정에서, 경사면(S-E) 상에 도전 물질이 도포됨에 따라, 도전 물질이 제1 도전 패턴(TM1)의 단차에 의해 제1 도전 패턴(TM1)의 측면(T-E) 주변에 두껍게 쌓이는 것을 방지할 수 있다. 이에 따라, 제2 감지 절연층(TIL2) 상에 파티클 없이 목적하고자 하는 제2 도전 패턴(TM2)을 형성할 수 있다. 이에 따라, 신뢰성 및 시인성이 향상된 입력 감지 유닛(TU)을 제공할 수 있다.

도 8은 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다. 도 9는 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다. 도 10은 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다. 도 11은 본 발명의 일 실시예에 따른 입력 감지 유닛의 단면도이다.

도 8을 참조하면, 본 발명에 따른 입력 감지 유닛(TU-1)은 보상 패턴(SP-1)을 포함할 수 있다. 보상 패턴(SP-1)은 입력 감지 유닛(TU)의 제1 감지 절연층(TIL1) 상에 배치될 수 있다. 보상 패턴(SP-1)은 제1 도전 패턴(TM1-1)을 에워 쌓을 수 있다.

제1 도전 패턴(TM1-1)은 하면(T-B), 상면(T-U), 및 측면(T-E)을 포함할 수 있다. 하면(T-B)은 제1 감지 절연층(TIL1) 상에 직접 배치된다. 상면(T-U)은 제2 감지 절연층(TIL2)에 의해 커버되고, 하면(T-B)와 마주할 수 있다. 측면(T-E)은 하면(T-B)과 상면(T-U)으로부터 연장되어 측면(T-E)은 하면(T-B)을 연결할 수 있다.

본 실시예에서 제1 도전 패턴(TM1-1)의 측면(T-E)은 하면(T-B)에서 상면(T-U)을 향해 경사질 수 있다. 따라서, 단면상에서 제1 도전 패턴(TM1-1)의 형상은 사다리꼴일 수 있다.

보상 패턴(SP-1)은 제1 도전 패턴(TM1-1)의 측면(T-E)을 커버할 수 있다. 보상 패턴(SP-1)은 측면(T-E)을 따라 동일한 두께를 가질 수 있다.

도 9 내지 도 11을 참조하면, 일 실시예에 따른 도전 패턴(TM-A, TM-B, TM-C)은 복수의 층으로 제공될 수 있다. 도전 패턴(TM-A, TM-B, TM-C)은 하부 패턴(M1), 상부 패턴(M2), 및 중간 패턴(M3)을 포함할 수 있다.

하부 패턴(M1)은 제1 감지 절연층(TIL1) 상에 배치될 수 있다. 상부 패턴(M2)은 하부 패턴(M1)과 마주할 수 있다. 중간 패턴(M3)은 하부 패턴(M1) 및 상부 패턴(M2) 사이에 배치되어 중간 패턴(M3)의 하면 및 상면을 커버할 수 있다. 본 실시예에서 하부 패턴(M1) 및 상부 패턴(M2)은 티타늄을 포함할 수 있으며, 중간 패턴(M3)은 알루미늄을 포함할 수 있다.

도 9를 참조하면, 본 실시예에서 하부 패턴(M1), 상부 패턴(M2), 및 중간 패턴(M3) 각각의 측면은 적층된 방향을 따라 서로 정렬될 수 있다. 정렬된 하부 패턴(M1), 상부 패턴(M2), 및 중간 패턴(M3) 각각의 측면은 보상 패턴(SP)에 의해 커버될 수 있다.

도 10을 참조하면, 일 방향에서 하부 패턴(M1) 및 상부 패턴(M2) 각각의 폭은, 상기 일 방향에서 중간 패턴(M3)의 폭 클 수 있다. 따라서, 단면상에서 하부 패턴(M1) 및 상부 패턴(M2) 각각의 일 단 및 타 단은 중간 패턴(M3)의 측면으로부터 돌출될 수 있다. 하부 패턴(M1), 상부 패턴(M2), 및 중간 패턴(M3) 각각의 측면은 보상 패턴(SP)에 의해 커버될 수 있다.

도 11을 참조하면, 일 방향에서 하부 패턴(M1), 상부 패턴(M2), 및 중간 패턴(M3) 각각의 폭은 서로 상이할 수 있다. 예를 들어, 일 방향에서 하부 패턴(M1)의 폭은, 상기 일 방향에서 상부 패턴(M2), 및 중간 패턴(M3)의 폭보다 클 수 있다. 상부 패턴(M2)의 폭은, 상기 일 방향에서 중간 패턴(M3)의 폭 보다 클 수 있다. 따라서, 단면상에서 하부 패턴(M1) 및 상부 패턴(M2) 각각의 일 단 및 타 단은 중간 패턴(M3)의 측면으로부터 돌출될 수 있다. 하부 패턴(M1), 상부 패턴(M2), 및 중간 패턴(M3) 각각의 측면은 보상 패턴(SP)에 의해 커버될 수 있다.

도 12a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다. 도 12b는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다. 도 12c는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다. 도 12d는 본 발명의 일 실시예에 따른 입력 감지 유닛의 제조 방법의 단면도이다. 도 1 내지 도 7과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.

이하 도 12a 내지 도 12d를 참조하여, 일 실시예에 따른 입력 감지 유닛 제조 방법을 설명한다.

도 12a를 참조하면, 본 발명에 따른 입력 감지 유닛 제조 방법은, 제1 감지 절연층(TIL1) 상에 형성된 도전 물질(TM-A)을 제공하는 단계를 포함할 수 있다. 도전 물질(TM-A)은 단층 구조의 금속 및 투명 도전성 물질 중 어느 하나를 포함할 수 있다. 예를 들어 금속은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 투명 도전성 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전성 물질은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.

이후, 도 12b를 참조하면, 본 발명에 따른 입력 감지 유닛 제조 방법은, 도전 패턴(TM1)을 패터닝 하는 단계를 포함할 수 있다.

이후, 도 12c를 참조하면, 본 발명에 따른 입력 감지 유닛 제조 방법은, 제1 도전 패턴(TM1) 상에 차광 물질(SP-A)을 도포하는 단계를 포함할 수 있다. 차광 물질(SP-A)은 비정질 탄소(amorphous carbon), 및 검정 포토레지스트(Black photoresist) 중 어느 하나를 포함할 수 있다. 다만, 차광 물질(SP-A)의 재료는 이에 한정되는 것은 아니며, 광을 흡수하고, 도전성을 갖지 않으며, 이방성 에치(etch)가 가능한 물질이면 어느 하나로 한정도지 않는다.

이후, 도 12d를 참조하면, 본 발명에 따른 입력 감지 유닛 제조 방법은, 차광 물질(SP-A)을 패터닝하여 보상 패턴(SP)을 형성하는 단계를 포함할 수 있다. 차광 물질(SP-A)의 패터닝은 건식 에치(Dry Etch) 공정으로 진행될 수 있다. 보상 패턴(SP)은 제1 도전 패턴(TM1)의 측면(T-E)을 커버하고, 상면(T-U)을 노출시킬 수 있다.

본 발명에 따르면, 보상 패턴(SP)을 포함함에 따라, 제1 도전 패턴(TM1) 상에 추가적으로 도전 패턴을 형성할 때, 도전 물질이 제1 도전 패턴(TM1)의 단차에 의해 제1 도전 패턴(TM1)의 측면(T-E) 주변에 두껍게 쌓이는 것을 방지할 수 있다. 이에 따라, 도전 물질을 패터닝 하는 과정에서 파티클 없이 목적하고자 하는 추가 도전 패턴을 형성할 수 있다. 이에 따라, 신뢰성 및 시인성이 향상된 입력 감지 유닛(TU)을 제공할 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

EA: 전자 장치
DM: 표시 모듈
TU: 입력 감지 유닛
TM1: 제1 도전 패턴
TM2: 제2 도전 패턴
TIL1: 제1 감지 절연층
TIL2: 제2 감지 절연층
SP: 보상 패턴

Claims

복수의 화소를 포함하는 표시 패널;
상기 표시 패널 상에 배치된 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치된 제1 도전 패턴, 상기 제1 감지 절연층 상에 배치된 보상 패턴, 상기 제1 감지 절연층을 커버하는 제2 감지 절연층, 및 상기 제2 감지 절연층 상에 배치된 제2 도전 패턴을 포함하고,
상기 제1 도전 패턴은,
상기 제1 감지 절연층과 접촉하는 하면, 상기 하면과 마주하고, 상기 제2 감지 절연층과 접촉하는 상면, 및 상기 하면과 상기 상면으로부터 연장된 측면을 포함하고,
상기 보상 패턴은,
상기 제1 도전 패턴의 상기 측면을 커버하는 전자 장치.
제1 항에 있어서,
상기 제1 도전 패턴의 상기 상면은,
상기 보상 패턴으로부터 노출되어 상기 제2 감지 절연층과 접촉된 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 보상 패턴은,
상기 제1 감지 절연층에서부터 상기 제1 도전 패턴의 상기 상면을 향하는 방향으로 경사진 경사면을 포함하는 것을 특징으로 하는 전자 장치.
제3 항에 있어서,
단면상에서 상기 보상 패턴은,
삼각형 형상인 것을 특징으로 하는 전자 장치.
제3 항에 있어서,
상기 제1 감지 절연층과 상기 경사면이 이루는 각도는,
45도 이상 내지 70도 이하인 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 제1 도전 패턴의 상기 측면은,
상기 제1 도전 패턴의 상기 하면에서부터 상기 제1 도전 패턴의 상기 상면을 향하는 방향으로 경사진 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 제1 도전 패턴은,
상기 제1 감지 절연층 상에 배치되고, 티타늄(Ti)을 포함하는 하부 패턴,
상기 제2 감지 절연층에 의해 커버되고, 티타늄(Ti)을 포함하는 상부 패턴, 및
상기 하부 패턴 및 상기 상부 패턴 사이에 배치되고, 알루미늄(Al)을 포함하는 중간 패턴을 포함하는 것을 특징으로 하는 전자 장치.
제7 항에 있어서,
일 방향에서, 상기 하부 패턴 및 상부 패턴의 폭은,
상기 일 방향에서 상기 중간 패턴의 폭 보다 큰 것을 특징으로 하는 전자 장치.
제8 항에 있어서,
상기 일 방향에서, 상기 하부 패턴의 폭은,
상기 상부 패턴의 폭 보다 큰 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 표시 패널은,
적어도 하나의 트랜지스터를 포함하는 회로 소자층,
상기 트랜지스터와 연결된 발광소자를 포함하는 표시 소자층, 및
상기 표시 소자층을 커버하는 봉지층을 포함하고,
상기 제1 감지 절연층은,
상기 봉지층 상에 직접 배치되는 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 보상 패턴은 광 흡수 물질을 포함하는 것을 특징으로 하는 전자 장치.
제1 감지 절연층;
상기 제1 감지 절연층 상에 배치되고, 메쉬선들을 포함하는 제1 도전 패턴;
상기 제1 감지 절연층 상에 배치된 보상 패턴;
상기 제1 감지 절연층을 커버하는 제2 감지 절연층; 및
상기 제2 감지 절연층 상에 배치되고, 메쉬선들을 포함하는 제2 도전 패턴을 포함하고,
상기 제1 도전 패턴은,
상기 제1 감지 절연층과 접촉하는 하면, 상기 하면과 마주하고, 상기 제2 감지 절연층과 접촉하는 상면, 및 상기 하면과 상기 상면으로부터 연장된 측면을 포함하고,
상기 보상 패턴은,
상기 제1 도전 패턴의 상기 측면을 커버하는 입력 감지 유닛.
제12 항에 있어서,
상기 제1 도전 패턴의 상기 상면은,
상기 보상 패턴으로부터 노출되어 상기 제2 감지 절연층과 접촉된 것을 특징으로 하는 입력 감지 유닛.
제12 항에 있어서,
상기 보상 패턴은,
상기 제1 감지 절연층에서부터 상기 제1 도전 패턴의 상기 상면을 향하는 방향으로 경사진 경사면을 포함하는 것을 특징으로 하는 입력 감지 유닛.
제14 항에 있어서,
단면상에서 상기 보상 패턴은,
삼각형 형상인 것을 특징으로 하는 입력 감지 유닛.
제14 항에 있어서,
상기 제1 감지 절연층과 상기 경사면이 이루는 각도는,
45도 이상 내지 70도 이하인 것을 특징으로 하는 입력 감지 유닛.
제12 항에 있어서,
상기 제1 도전 패턴의 상기 측면은,
상기 제1 도전 패턴의 상기 하면에서부터 상기 제1 도전 패턴의 상기 상면을 향하는 방향으로 경사진 것을 특징으로 하는 입력 감지 유닛.
제12 항에 있어서,
상기 제1 도전 패턴은,
상기 제1 감지 절연층 상에 배치되고, 티타늄(Ti)을 포함하는 하부 패턴,
상기 제2 감지 절연층에 의해 커버되고, 티타늄(Ti)을 포함하는 상부 패턴, 및
상기 하부 패턴 및 상기 상부 패턴 사이에 배치되고, 알루미늄(Al)을 포함하는 중간 패턴을 포함하는 것을 특징으로 하는 입력 감지 유닛.
제12 항에 있어서,
상기 입력 감지 유닛은,
제1 방향을 따라 배열된 제1 감지 패턴들 및 상기 제1 감지 패턴들과 연결된 제1 브릿지 패턴을 포함하는 제1 감지 전극;
상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제2 감지 패턴들 및 상기 제2 감지 패턴들 사이에 배치된 제2 브릿지 패턴을 포함하는 제2 감지 전극을 포함하고,
상기 제1 도전 패턴은,
상기 제1 브릿지 패턴으로 구성되고,
상기 제2 도전 패턴은,
상기 제1 감지 패턴들, 제2 감지 패턴들, 및 제1 브릿지 패턴으로 구성되는 것을 특징으로 하는 입력 감지 유닛.
제12 항에 있어서,
상기 보상 패턴은 광 흡수 물질을 포함하는 것을 특징으로 하는 입력 감지 유닛.