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KR102856408B1 - 이미지 센싱 장치 - Google Patents

이미지 센싱 장치

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KR102856408B1
KR102856408B1 KR1020190087323A KR20190087323A KR102856408B1 KR 102856408 B1 KR102856408 B1 KR 102856408B1 KR 1020190087323 A KR1020190087323 A KR 1020190087323A KR 20190087323 A KR20190087323 A KR 20190087323A KR 102856408 B1 KR102856408 B1 KR 102856408B1
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transistor
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array
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곽평수
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에스케이하이닉스 주식회사
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Abstract

본 기술의 일 실시예에 따른 이미지 센싱 장치는 복수의 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함할 수 있다. 유닛 픽셀 블록들 각각은 제 1 플로팅 디퓨전 및 상기 제 1 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하는 제 1 서브 픽셀 블록, 상기 제 1 플로팅 디퓨전과 연결되는 제 2 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하며 제 1 방향을 따라 상기 제 1 서브 픽셀 블록과 일정 간격 이격되게 배치되는 제 2 서브 픽셀 블록, 및 상기 제 1 방향을 따라 상기 제 1 서브 픽셀 블록의 양측에 위치하는 제 1 픽셀 트랜지스터 어레이와 제 2 픽셀 트랜지스터 어레이를 포함할 수 있다. 상기 제 1 픽셀 트랜지스터 어레이는 제 1 소스 팔로워 트랜지스터와 제 1 선택 트랜지스터가 직렬 연결된 제 1 구동 트랜지스터 세트를 포함하고, 상기 제 2 픽셀 트랜지스터 어레이는 제 2 소스 팔로워 트랜지스터와 제 2 선택 트랜지스터가 직렬 연결된 제 2 구동 트랜지스터 세트를 포함하되, 상기 제 1 구동 트랜지스터 세트와 상기 제 2 구동 트랜지스터 세트는 병렬 연결될 수 있다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 이미지 센싱 장치에 관한 것으로, 보다 상세하게는 8개의 단위 픽셀들이 픽셀 트랜지스터들을 공유하는 8-공유 픽셀 구조(8-shared pixel structure)를 갖는 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 8-공유 픽셀들의 배치 구조를 개선하여 소스 팔로워 게인(Source Follower Gain)을 향상시키고 픽셀 신호의 전송 속도를 증가시킬 수 있는 이미지 센싱 장치를 제공한다.
본 기술의 일 실시예에 따른 이미지 센싱 장치는 이미지 센싱 장치는 복수의 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함할 수 있다. 유닛 픽셀 블록들 각각은 제 1 플로팅 디퓨전 및 상기 제 1 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하는 제 1 서브 픽셀 블록, 상기 제 1 플로팅 디퓨전과 연결되는 제 2 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하며 제 1 방향을 따라 상기 제 1 서브 픽셀 블록과 일정 간격 이격되게 배치되는 제 2 서브 픽셀 블록, 및 상기 제 1 방향을 따라 상기 제 1 서브 픽셀 블록의 양측에 위치하는 제 1 픽셀 트랜지스터 어레이와 제 2 픽셀 트랜지스터 어레이를 포함할 수 있다. 상기 제 1 픽셀 트랜지스터 어레이는 제 1 소스 팔로워 트랜지스터와 제 1 선택 트랜지스터가 직렬 연결된 제 1 구동 트랜지스터 세트를 포함하고, 상기 제 2 픽셀 트랜지스터 어레이는 제 2 소스 팔로워 트랜지스터와 제 2 선택 트랜지스터가 직렬 연결된 제 2 구동 트랜지스터 세트를 포함하되, 상기 제 1 구동 트랜지스터 세트와 상기 제 2 구동 트랜지스터 세트는 병렬 연결될 수 있다.
본 기술의 다른 실시예에 따른 이미지 센싱 장치는 복수의 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함할 수 있다. 유닛 픽셀 블록들 각각은 제 1 플로팅 디퓨전 및 상기 제 1 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하는 제 1 서브 픽셀 블록, 상기 제 1 플로팅 디퓨전과 연결되는 제 2 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하며 제 1 방향을 따라 상기 제 1 서브 픽셀 블록과 일정 간격 이격되게 배치되는 제 2 서브 픽셀 블록, 및 상기 제 1 방향을 따라 상기 제 1 서브 픽셀 블록의 양측에 위치하는 제 1 소스 팔로워 트랜지스터와 제 2 소스 팔로워 트랜지스터를 포함하되, 상기 제 1 소스 팔로워 트랜지스터와 상기 제 2 소스 팔로워 트랜지스터는 상기 제 1 서브 픽셀 블록을 기준으로 제 1 사선 방향을 따라 위치할 수 있다.
본 기술의 또 다른 실시예에 따른 이미지 센싱 장치는 복수의 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함할 수 있다. 유닛 픽셀 블록들 각각은 제 1 플로팅 디퓨전 및 상기 제 1 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하는 제 1 서브 픽셀 블록, 상기 제 1 플로팅 디퓨전과 연결되는 제 2 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하며 제 1 방향을 따라 상기 제 1 서브 픽셀 블록과 일정 간격 이격되게 배치되는 제 2 서브 픽셀 블록, 및 상기 제 1 방향을 따라 상기 제 1 서브 픽셀 블록의 양측에 위치하는 제 1 픽셀 트랜지스터 어레이와 제 2 픽셀 트랜지스터 어레이를 포함할 수 있다. 상기 제 1 픽셀 트랜지스터 어레이는 제 1 소스 팔로워 트랜지스터와 제 1 선택 트랜지스터를 포함하고, 상기 제 2 픽셀 트랜지스터 어레이는 제 2 소스 팔로워 트랜지스터와 제 2 선택 트랜지스터를 포함하되, 상기 제 1 구동 트랜지스터 세트와 상기 제 2 구동 트랜지스터 세트는 상기 제 1 서브 픽셀 블록을 기준으로 대칭되게 위치할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 이미지 센싱 장치는 8-공유 픽셀 구조에서 소스 팔로워 게인(Source Follower Gain)을 향상시킬 수 있다.
또한 본 발명의 실시예에 따른 이미지 센싱 장치는 8-공유 픽셀 구조에서 선택 트랜지스터의 저항을 감소시켜 픽셀 신호의 전송 속도를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도.
도 2는 8-공유 픽셀 구조를 갖는 유닛 픽셀 블록의 일 실시예를 예시적으로 나타낸 레이아웃 도면.
도 3은 도 2의 유닛 픽셀 블록에 대응되는 등가회로도.
도 4는 8-공유 픽셀 구조를 갖는 유닛 픽셀 블록의 다른 실시예를 예시적으로 나타낸 레이아웃 도면.
도 5는 8-공유 픽셀 구조를 갖는 4개의 유닛 픽셀 블록들을 제 1 실시예에 따라 연속적으로 배치한 구조를 예시적으로 보여주는 도면.
도 6은 8-공유 픽셀 구조를 갖는 4개의 유닛 픽셀 블록들을 제 2 실시예에 따라 연속적으로 배치한 구조를 예시적으로 보여주는 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 이미지 센싱 장치는 픽셀 어레이(pixel array, 100), 상관 이중 샘플러(correlated double sampler, CDS, 200), 아날로그-디지털 컨버터(analog digital converter, ADC, 300), 버퍼(Buffer, 400), 로우 드라이버(row driver, 500), 타이밍 제너레이터(timing generator, 600), 제어 레지스터(control register, 700) 및 램프 신호 제너레이터(ramp signal generator, 800)를 포함할 수 있다.
픽셀 어레이(100)는 연속적으로 배열된 복수의 유닛 픽셀 블록(PB)들을 포함할 수 있다. 각 유닛 픽셀 블록(PB)은 플로팅 디퓨전 및 픽셀 트랜지스터들을 공유하는 복수 개의 단위 픽셀들을 포함할 수 있다. 예컨대, 유닛 픽셀 블록(PB)은 8개의 단위 픽셀들이 리셋(Reset) 트랜지스터, 소스 팔로워(Source Follower) 트랜지스터 및 선택(Select) 트랜지스터를 공유하며, 4개의 단위 픽셀들 마다 1개의 플로팅 디퓨전(Floating Diffusion)을 공유하는 8-공유 픽셀 구조(8-shared pixel structure)로 형성될 수 있다. 각 단위 픽셀은 외부에서 입사된 광신호를 변환시켜 광전하를 생성하는 광전변환소자 및 광전변환소자에서 생성된 광전하를 플로팅 디퓨전으로 전달하는 전송 트랜지스터를 포함할 수 있다. 특히, 각 픽셀 플록(PB)은 직렬 연결된 소스 팔로워(Source Follower) 트랜지스터와 선택(Select) 트랜지스터가 2쌍씩 병렬 연결되어 1개의 출력 노드를 구동시키도록 배치될 수 있다. 이러한 유닛 픽셀 블록의 구조는 보다 상세하게 후술된다. 유닛 픽셀 블록(PB)은 각 단위 픽셀들의 전기적 이미지 신호인 픽셀 신호를 컬럼 라인(column line)을 통하여 상관 이중 샘플러(200)로 출력할 수 있다. 즉, 유닛 픽셀 블록(PB)의 출력 노드는 컬럼 라인(column line)과 연결될 수 있다. 유닛 픽셀 블록(PB)들은 로우 라인들(row lines) 및 컬럼 라인들(column lines)과 연결될 수 있다.
상관 이중 샘플러(200)는 픽셀 어레이(100)의 유닛 픽셀 블록(PB)들로부터 수신된 픽셀 신호를 유지(hold) 및 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(200)는 타이밍 제너레이터(600)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(300)로 전송할 수 있다.
아날로그-디지털 컨버터(300)는 램프 신호 제너레이터(800)로부터 출력된 램프 신호와 상관 이중 샘플러(200)로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력할 수 있다. 아날로그-디지털 컨버터(300)는 타이밍 제너레이터(600)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(400)로 출력할 수 있다.
버퍼(400)는 아날로그-디지털 컨버터(300)로부터 출력된 복수의 디지털 신호 각각을 저장한 후 이들 각각을 감지 증폭하여 출력할 수 있다. 따라서, 버퍼(400)는 메모리(미도시)와 감지증폭기(미도시)를 포함할 수 있다. 메모리는 카운트 값을 저장하기 위한 것이며, 카운트 값은 복수의 단위픽셀(PX)들로부터 출력된 신호에 연관된 카운트 값을 의미한다. 감지증폭기는 메모리로부터 출력되는 각각의 카운트 값을 감지하여 증폭할 수 있다.
로우 드라이버(500)는 타이밍 제너레이터(600)의 신호에 따라 픽셀 어레이(100)의 유닛 픽셀 블록들을 구동시킬 수 있다. 예를 들어, 로우 드라이버(500)는 복수의 로우라인들(row lines) 중에서 적어도 어느 하나의 로우라인(row line)을 선택할 수 있는 제어 신호를 생성할 수 있다. 이러한 제어 신호는 선택 트랜지스터를 제어하는 선택 신호 및 후술되는 다중 전송 게이트의 동작을 제어하기 위한 전송 신호를 포함할 수 있다.
타이밍 제너레이터(600)는 로우 드라이버(500), 상관 이중 샘플링(200), 아날로그-디지털 컨버터(300) 및 램프 신호 제너레이터(800)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
제어 레지스터(700)는 램프 신호 제너레이터(800), 타이밍 제너레이터(600) 및 버퍼(400)의 동작을 제어하기 위한 제어 신호들을 생성할 수 있다.
램프 신호 제너레이터(800)는 타이밍 제너레이터(600)의 컨트롤에 따라 버퍼(400)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 8-공유 픽셀 구조를 갖는 유닛 픽셀 블록의 일 실시예를 예시적으로 나타낸 레이아웃 도면이며, 도 3은 도 2의 유닛 픽셀 블록에 대응되는 등가회로도이다.
도 2 및 도 3을 참조하면, 각 유닛 픽셀 블록(PB)은 8개의 단위 픽셀들(PX1~PX8), 2개의 플로팅 디퓨전(FD1, FD2), 2개의 소스 팔로워 트랜지스터들(DX1, DX2), 2개의 선택 트랜지스터들(SX1, SX2) 및 1개의 리셋 트랜지스터(RX)를 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 각 트랜지스터에 대한 참조부호들(DX1, DX2, SX1, SX2, RX1, TX1~TX8)은 해당 트랜지스터의 게이트에 표시된다.
단위 픽셀들(PX1~PX8) 각각은 입사광에 응답하여 광전하를 생성하는 1개의 광전변환소자(PD1~PD8 중 하나) 및 광전변환소자(PD1~PD8)에서 생성된 광전하를 플로팅 디퓨전(FD1, FD2)으로 전달하는 1개의 전송 트랜지스터(TX1~TX8 중 하나)를 포함할 수 있다.
광전변환소자들(PD1~PD8)은 유기 또는 무기 포토다이오드(photodiode)를 포함할 수 있다. 예컨대, 광전변환소자들(PD1~PD8)은 기판의 하부 영역(lower portion)에 형성되며, 서로 상보적인 도전형을 갖는 불순물영역들(P형 및 N형 불순물 영역)이 수직방향으로 적층된 형태를 가질 수 있다.
플로팅 디퓨전들(FD1, FD2)은 기판의 상부 영역에 형성되며, 전송 트랜지스터(TX1~TX8)에 의해 전달된 광전하를 임시적으로 저장한다. 플로팅 디퓨전들(FD1, FD2)은 상호연결선들(interconnection lines)(ICL)을 통해 서로 연결될 수 있다. 즉, 2개의 플로팅 디퓨전들(FD1, FD2)이 공통 연결되어 8개의 단위 픽셀들(PX1~PX8)에 공유될 수 있다. 또한, 플로팅 디퓨전들(FD1, FD2)은 메탈라인(ML)으로 통해 소스 팔로워 트랜지스터들(DX1, DX2)의 게이트들 및 리셋 트랜지스터(RX)의 소스/드레인 영역과 연결될 수 있다.
전송 트랜지스터들(TX1~TX8)은 각각 대응되는 광전변환소자(PD1~PD8)와 플로팅 디퓨전(FD1, FD2) 사이에 연결될 수 있다. 즉, 전송 트랜지스터들(TX1~TX8)의 일측은 광전변환소자(PD1~PD8)와 연결되고 다른 일측이 플로팅 디퓨전(FD1, FD2)과 연결되며, 전송 트랜지스터들(TX1~TX8)은 전송 게이트에 인가되는 전송 신호들에 따라 광전변환소자(PD1~PD8)에서 생성된 광전하를 플로팅 디퓨전(FD, FD2)으로 전송한다.
유닛 픽셀 블록(PB) 내 8개의 단위 픽셀들(PX1~PX8)은 4개의 단위 픽셀들 마다 1개의 플로팅 디퓨전을 공유하도록 배치될 수 있다. 예를 들어, 8개의 단위 픽셀들(PX1~PX8) 중 4개의 단위 픽셀들(PX1~PX4)은 플로팅 디퓨전(FD1)을 둘러싸도록 배치되어 플로팅 디퓨전(FD1)을 공유할 수 있다. 나머지 4개의 단위 픽셀들(PX5~PX8)은 플로팅 디퓨전(FD2)을 둘러싸도록 배치되어 플로팅 디퓨전(FD2)을 공유할 수 있다.
이하에서는, 설명의 편의를 위해, 유닛 픽셀 블록(PB) 내에서, 1개의 플로팅 디퓨전을 공유하는 4개의 단위 픽셀들 및 그 공유되는 플로팅 디퓨전을 묶어서 서브 픽셀 블록(PB_S1, PB_S2)으로 정의한다. 예를 들어, 도 2에서와 같이, 서브 픽셀 블록(PB_S1)은 플로팅 디퓨전(FD1) 및 이를 공유하는 4개의 단위 픽셀들(PX1~PX4)을 포함하는 단위 블록을 의미한다. 또한, 서브 픽셀 블록(PB_S2)은 플로팅 디퓨전(FD2) 및 이를 공유하는 4개의 단위 픽셀들(PX5~PX8)을 포함하는 단위 블록을 의미한다.
유닛 픽셀 블록(PB) 내에서, 서브 픽셀 블록들(PB_S1, PB_S2)은 Y 방향(제 1 방향)을 따라 일정 간격 이격되게 배치될 수 있다. 서브 픽셀 블록들(PB_S1, PB_S2)은 서로 동일한 배치 구조를 가지며 동일한 크기로 형성될 수 있다.
Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측 영역에는 픽셀 트랜지스터 어레이(TA1)가 형성되고 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에는 픽셀 트랜지스터 어레이(TA2)가 형성될 수 있다.
픽셀 트랜지스터 어레이(TA1)는 Y 방향과 교차되는 X 방향(제 2 방향)을 따라 일렬로 배열되는 리셋 트랜지스터(RX1), 선택 트랜지스터(SX1) 및 소스 팔로워 트랜지스터(DX1)를 포함할 수 있다. 트랜지스터들(RX1, SX1, DX1)은 좌측에서부터 우측방향으로 리셋 트랜지스터(RX1), 선택 트랜지스터(SX1), 소스 팔로워 트랜지스터(DX1) 순으로 배열될 수 있다.
픽셀 트랜지스터 어레이(TA2)는 X 방향을 따라 일렬로 배열되는 선택 트랜지스터(SX2) 및 소스 팔로워 트랜지스터(DX2)를 포함할 수 있다. 트랜지스터들(SX2, DX2)은 좌측에서부터 우측방향으로 선택 트랜지스터(SX2), 소스 팔로워 트랜지스터(DX2) 순으로 배열될 수 있다.
픽셀 트랜지스터 어레이(TA1)에서, 리셋 트랜지스터(RX)는 액티브 영역(ACT1)에 형성될 수 있다. 리셋 트랜지스터(RX)는 리셋 전압 노드(VRX)와 플로팅 디퓨전(FD1, FD2) 사이에 연결될 수 있다. 예를 들어, 액티브 영역(ACT1)에서 리셋 게이트 일측의 소스/드레인 영역은 리셋 전압 노드(VRX)와 연결되고 다른 일측의 소스/드레인 영역은 플로팅 디퓨전(FD1, FD2)과 연결될 수 있다.
픽셀 트랜지스터 어레이(TA1)에서, 선택 트랜지스터(SX1)와 소스 팔로워 트랜지스터(DX1)는 구동 전압 노드(VDX)와 출력 노드(OUT) 사이에서 직렬로 연결될 수 있다. 예를 들어, 선택 트랜지스터(SX1)와 소스 팔로워 트랜지스터(DX1)는 X 방향으로 연장되는 하나의 액티브 영역(ACT2)에서 소스/드레인 영역을 공유하도록 나란하게 형성될 수 있다. 이때, 선택 트랜지스터(SX1)에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 출력 노드(OUT)와 연결될 수 있다. 그리고, 소스 팔로워 트랜지스터(DX1)에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 구동 전압 노드(VDX)와 연결될 수 있다.
픽셀 트랜지스터 어레이(TA2)에서, 소스 팔로워 트랜지스터(DX2)와 선택 트랜지스터(SX2)는 구동 전압 노드(VDX)와 출력 노드(OUT) 사이에서 직렬로 연결될 수 있다. 예를 들어, 선택 트랜지스터(SX2)와 소스 팔로워 트랜지스터(DX2)는 X 방향으로 연장되는 하나의 액티브 영역(ACT3)에서 소스/드레인 영역을 공유하도록 나란하게 형성될 수 있다. 이때, 선택 트랜지스터(SX2)에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 출력 노드(OUT)와 연결될 수 있다. 그리고, 소스 팔로워 트랜지스터(DX2)에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 구동 전압 노드(VDX)와 연결될 수 있다.
선택 트랜지스터(SX2)와 소스 팔로워 트랜지스터(DX2)는 서브 픽셀 블록(PB_S1)을 기준으로 선택 트랜지스터(SX1)와 소스 팔로워 트랜지스터(DX1)와 대칭되게 형성될 수 있다. 픽셀 트랜지스터 어레이(TA2)의 선택 트랜지스터(SX2) 및 소스 팔로워 트랜지스터(DX2)는 픽셀 트랜지스터 어레이(TA1)의 선택 트랜지스터(SX1) 및 소스 팔로워 트랜지스터(DX1)와 동일한 크기 및 동일한 형태로 형성될 수 있다. 예를 들어, 소스 팔로워 트랜지스터들(DX1, DX2)은 서로 같은 크기(채널폭)를 갖도록 형성될 수 있으며, 선택 트랜지스터들(SX1, SX2)도 서로 같은 크기(채널폭)를 갖도록 형성될 수 있다.
소스 팔로워 트랜지스터들(DX1, DX2)의 게이트들은 메탈 라인을 통해 플로팅 디퓨전들(FD1, FD2)과 연결될 수 있다.
이처럼, 유닛 픽셀 블록(PB)은 직렬 연결된 소스 팔로워 트랜지스터(DX1)와 선택 트랜지스터(SX1) 그리고 직렬 연결된 소스 팔로워 트랜지스터(DX2)와 선택 트랜지스터(SX2)가 구동 전압 노드(VDX)와 출력 노드(OUT) 사이에서 병렬 연결되는 구조를 갖는다. 병렬 연결된 소스 팔로워 트랜지스터들(DX1, DX2) 및 병렬 연결된 선택 트랜지스터들(SX1, SX2)은 각각 상대적으로 넓은 채널폭을 갖는 하나의 소스 팔로워 트랜지스터 및 하나의 선택 트랜지스터와 같이 동작할 수 있다.
즉, 유닛 픽셀 블록(PB)은 병렬 연결된 2개의 소스 팔로워 트랜지스터들(DX1, DX2) 및 병렬 연결된 2개의 선택 트랜지스터들(SX1, SX2)를 이용하여 하나의 출력 노드(OUT)를 구동시킴으로써 출력 노드(OUT)와 연결된 하나의 컬럼 라인에 픽셀 신호를 출력할 수 있다.
이처럼, 유닛 픽셀 블록(PB)은 소스 팔로워 트랜지스터 및 선택 트랜지스터의 채널폭이 상대적으로 넓어져, 소스 팔로워 게인(Source Follower Gain)을 향상시킬 수 있으며, 선택 트랜지스터의 저항이 감소되어 픽셀 신호의 전송 속도를 증가시킬 수 있다.
도 2에서는 픽셀 트랜지스터 어레이들(TA1, TA2)이 서브 픽셀 블록(PB_S1)의 양측에 배치되는 경우를 도시하고 있으나, 서브 픽셀 블록(PB_S2)의 양측에 배치될 수도 있다. 예를 들어, 픽셀 트랜지스터 어레이(TA1)는 서브 픽셀 블록(PB_S2)의 아래쪽에 형성될 수도 있다.
도 4는 8-공유 픽셀 구조를 갖는 유닛 픽셀 블록의 다른 실시예를 예시적으로 나타낸 레이아웃 도면이다.
도 4를 참조하면, 도 4의 유닛 픽셀 블록(PB)은 도 2의 유닛 픽셀 블록(PB)과 비교하여, 픽셀 트랜지스터 어레이들(TA1, TA2)의 위치가 상이하다.
예를 들어, 도 4의 유닛 픽셀 블록(PB)에서는, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측 영역에는 픽셀 트랜지스터 어레이(TA2)가 형성되고 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에는 픽셀 트랜지스터 어레이(TA1)가 형성될 수 있다.
유닛 픽셀 블록(PB)에서, 구성요소들의 구성 및 연결 관계는 도 2의 유닛 픽셀 블록(PB)에서 동일한 참조번호로 표시된 구성요소들과 동일하므로 이에 대한 설명은 생략한다.
도 5는 8-공유 픽셀 구조를 갖는 4개의 유닛 픽셀 블록들을 제 1 실시예에 따라 연속적으로 배치한 구조를 예시적으로 보여주는 도면이다.
도 5를 참조하면, 픽셀 어레이(100)는 X 방향으로 연속적으로 배치되는 4개의 유닛 픽셀 블록들(PB1~PB4)을 포함할 수 있다. 픽셀 어레이(100)는 이러한 4개의 유닛 픽셀 블록들(PB1~PB4) 단위로 X 방향 및 Y 방향으로 반복적으로 연속해서 배치되는 복수의 유닛 픽셀 블록들을 포함할 수 있다. 도 5에 대한 설명에서는, 이러한 4개의 유닛 픽셀 블록들(PB1~PB4)을 유닛 픽셀 블록 그룹이라 정의한다.
유닛 픽셀 블록 그룹에서, 유닛 픽셀 블록들(PB1~PB4)의 공통적인 구조적 특징들은 다음과 같다.
유닛 픽셀 블록들(PB1~PB4)은 8개의 단위 픽셀들, 2개의 플로팅 디퓨전들(FD1, FD2), 2개의 소스 팔로워 트랜지스터들(DX11~DX42 중 2개), 2개의 선택 트랜지스터들(SX11~SX42 중 2개) 및 1개의 리셋 트랜지스터(RX1~RX4 중 1개)를 포함할 수 있다. 각 단위 픽셀은 1개의 광전변환소자(PD1~PD8 중 1개)와 1개의 전송 트랜지스터(TX1~TX8 중 1개)를 포함할 수 있다.
각 유닛 픽셀 블록(PB1~PB4)에서, 플로팅 디퓨전들(FD1, FD2) 각각은 4개의 단위 픽셀들에 공유될 수 있으며, 플로팅 디퓨전들(FD1, FD2)은 서로 공통 연결될 수 있다. 즉, 각 유닛 픽셀 블록(PB1~PB4)은 1개의 플로팅 디퓨전이 4개의 단위 픽셀들에 공유되는 서브 픽셀 블록들(도 2에서의 PB_S1, PB_S2 참조)을 2개씩 포함할 수 있다. 플로팅 디퓨전들(FD1, FD2)은 메탈라인으로 통해 소스 팔로워 트랜지스터들(DX11~DX42)의 게이트들 및 리셋 트랜지스터(RX1~RX4)의 소스/드레인 영역과 연결될 수 있다.
각 유닛 픽셀 블록(PB1~PB4)에서, 서브 픽셀 블록들(PB_S1, PB_S2)은 Y 방향을 따라 일정 간격 이격되게 배치될 수 있다. 각 유닛 픽셀 블록(PB1~PB4)에서, 2개의 소스 팔로워 트랜지스터들, 2개의 선택 트랜지스터들 및 1개의 리셋 트랜지스터는 Y 방향을 따라 서브 픽셀 블록(PB_S1)의 양측 영역에 분산 배치될 수 있다. 예를 들어, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 양측 영역에 각각 픽셀 트랜지스터 어레이가 형성될 수 있다. 즉, 각 유닛 픽셀 블록(PB1~PB4)은 서브 픽셀 블록(PB_S1)의 양측 영역에 하나씩 배치되는 2개의 픽셀 트랜지스터 어레이들을 포함할 수 있다.
픽셀 트랜지스터 어레이들 중 하나는 X 방향을 따라 일렬로 배열되는 리셋 트랜지스터(RX1~RX4), 선택 트랜지스터(SX11, SX21, SX31, SX41) 및 소스 팔로워 트랜지스터(DX11, DX21, DX31, DX41)를 포함할 수 있다. 픽셀 트랜지스터 어레이들 중 다른 하나는 X 방향을 따라 일렬로 배열되는 선택 트랜지스터(SX12, SX22, SX32, SX42) 및 소스 팔로워 트랜지스터(DX12, DX22, DX32, DX42)를 포함할 수 있다.
이하에서는, 리셋 트랜지스터(RX1~RX4)를 포함하는 픽셀 트랜지스터 어레이는 제 1 픽셀 트랜지스터 어레이라 정의되고, 리셋 트랜지스터를 포함하지 않는 픽셀 트랜지스터 어레이는 제 2 픽셀 트랜지스터 어레이라 정의된다.
제 1 픽셀 트랜지스터 어레이에서, 리셋 트랜지스터(RX1~RX4)는 리셋 전압 노드(VRX)와 플로팅 디퓨전(FD1, FD2) 사이에 연결될 수 있다. 예를 들어, 리셋 트랜지스터(RX1~RX4)는 하나의 액티브 영역에 독립적으로 형성될 수 있다. 해당 액티브 영역에서 게이트 일측의 소스/드레인 영역은 리셋 전압 노드(VRX)와 연결되고 다른 일측의 소스/드레인 영역은 해당 유닛 픽셀 블록(PB1~PB4)의 플로팅 디퓨전(FD1, FD2)과 연결될 수 있다.
제 1 픽셀 트랜지스터 어레이 및 제 2 픽셀 트랜지스터 어레이에서, 선택 트랜지스터(SX11~SX42)와 소스 팔로워 트랜지스터(DX11~DX42)는 구동 전압 노드(VDX)와 출력 노드(OUT1~OUT4) 사이에서 직렬로 연결될 수 있다. 예를 들어, 선택 트랜지스터와 소스 팔로워 트랜지스터는 X 방향으로 연장되는 하나의 액티브 영역에서 소스/드레인 영역을 공유하도록 나란하게 형성될 수 있다. 이때, 선택 트랜지스터에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 출력 노드(OUT1~OUT4)와 연결될 수 있다. 그리고, 소스 팔로워 트랜지스터(DX1)에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 구동 전압 노드(VDX)와 연결될 수 있다.
즉, 각 유닛 픽셀 블록(PB1~PB4)에서, 제 1 픽셀 트랜지스터 어레이 및 제 2 픽셀 트랜지스터 어레이는 소스 팔로워 트랜지스터와 선택 트랜지스터가 직렬 연결된 구동 트랜지스터 세트를 하나씩 포함하며, 그 2개의 구동 트랜지스터 세트들은 구동 전압 노드(VDX)와 출력 노드(OUT1, OUT2) 사이에서 병렬 연결될 수 있다.
각 유닛 픽셀 블록(PB1~PB4)에서, 2개의 구동 트랜지스터 세트들은 동일한 크기 및 동일한 구조로 형성될 수 있으며, 서브 픽셀 블록(PB_S1 또는 PB_S2)의 양측에 서로 대칭되게 배치될 수 있다.
유닛 픽셀 블록들(PB1~PB4)에서, 제 1 픽셀 트랜지스터 어레이의 X 방향의 길이는 서브 픽셀 블록들(PB_S1, PB_S2)의 X 방향의 길이보다 길게 형성될 수 있다. 즉, 제 1 픽셀 트랜지스터 어레이는 서브 픽셀 블록들(PB_S1, PB_S2) 보다 X 방향으로 돌출되게 형성될 수 있다. 예를 들어, 제 1 픽셀 트랜지스터 어레이에서 리셋 트랜지스터가 서브 픽셀 블록들(PB_S1, PB_S2) 보다 돌출되게 형성될 수 있다. 유닛 픽셀 블록들(PB1~PB4)에서, 제 2 픽셀 트랜지스터 어레이의 X 방향의 길이는 서브 픽셀 블록들(PB_S1, PB_S2)의 X 방향의 길이보다 짧게 형성될 수 있다.
유닛 픽셀 블록 그룹에서, 유닛 픽셀 블록들(PB1~PB4) 간의 구조적 차이에 대해 설명하면 다음과 같다.
유닛 픽셀 블록(PB1)에서는, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측(도 5에서 위쪽) 영역에 제 1 픽셀 트랜지스터 어레이가 배치되고, 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에 제 2 픽셀 트랜지스터 어레이가 배치될 수 있다.
유닛 픽셀 블록(PB1)과 인접한 유닛 픽셀 블록(PB2)에서도, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측(도 5에서 위쪽) 영역에 제 1 픽셀 트랜지스터 어레이가 배치되고, 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에 제 2 픽셀 트랜지스터 어레이가 배치될 수 있다.
유닛 픽셀 블록(PB1)의 제 1 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB2)의 제 1 픽셀 트랜지스터 어레이는 유닛 픽셀 블록들(PB1, PB2)의 경계선을 기준으로 서로 대칭되게 배치될 수 있다. 즉, 유닛 픽셀 블록(PB1)의 제 1 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB2)의 제 1 픽셀 트랜지스터 어레이는 대응되는 구성 요소들(트랜지스터들)의 크기는 같지만 구성 요소들의 배열 순서가 반대인 플립(flip) 형태로 배치될 수 있다. 이때, 유닛 픽셀 블록(PB1)의 제 1 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB2)의 제 1 픽셀 트랜지스터 어레이는 소스 팔로워 트랜지스터들(DX11, DX21)이 서로 인접하게 배치되어 같은 구동 전압 노드(VDX)를 공유할 수 있다.
마찬가지로, 유닛 픽셀 블록(PB1)의 제 2 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB2)의 제 2 픽셀 트랜지스터 어레이도 플립(flip) 형태로 유닛 픽셀 블록들(PB1, PB2)의 경계선을 기준으로 서로 대칭되게 배치될 수 있다. 유닛 픽셀 블록(PB1)의 제 2 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB2)의 제 2 픽셀 트랜지스터 어레이도 소스 팔로워 트랜지스터들(DX12, DX22)이 서로 인접하게 배치되어 같은 구동 전압 노드(VDX)를 공유할 수 있다.
유닛 픽셀 블록(PB2)과 인접하게 배치된 유닛 픽셀 블록(PB3)에서는, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측(도 5에서 위쪽) 영역에 제 2 픽셀 트랜지스터 어레이가 배치되고, 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에 제 1 픽셀 트랜지스터 어레이가 배치될 수 있다.
즉, 유닛 픽셀 블록(PB2)의 제 1 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB3)의 제 2 픽셀 트랜지스터 어레이가 X 방향을 따라 일렬로 배치되고, 유닛 픽셀 블록(PB2)의 제 2 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB3)의 제 1 픽셀 트랜지스터 어레이가 X 방향을 따라 일렬로 배치될 수 있다. 따라서, 유닛 픽셀 블록들(PB2, PB3)의 경계 영역에서, 제 1 픽셀 트랜지스터 어레이의 돌출된 부분(리셋 트랜지스터)이 제 2 픽셀 트랜지스터 어레이 옆의 빈 공간에 끼워지는 형태가 될 수 있다.
유닛 픽셀 블록(PB3)에서, 제 1 픽셀 트랜지스터 어레이 및 제 2 픽셀 트랜지스터 어레이에 포함되는 트랜지스터들은 유닛 픽셀 블록(PB1)의 제 1 픽셀 트랜지스터 어레이 및 제 2 픽셀 트랜지스터 어레이에 포함되는 트랜지스터들과 같은 순서로 배열될 수 있다.
유닛 픽셀 블록(PB3)과 인접한 유닛 픽셀 블록(PB4)에서도, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측(도 5에서 위쪽) 영역에 제 2 픽셀 트랜지스터 어레이가 배치되고, 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에 제 1 픽셀 트랜지스터 어레이가 배치될 수 있다.
유닛 픽셀 블록(PB3)의 제 2 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB4)의 제 2 픽셀 트랜지스터 어레이는 유닛 픽셀 블록들(PB3, PB4)의 경계선을 기준으로 서로 대칭되게 배치될 수 있다. 즉, 유닛 픽셀 블록(PB3)의 제 2 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB4)의 제 2 픽셀 트랜지스터 어레이는 대응되는 구성 요소들(트랜지스터들)의 크기는 같지만 구성 요소들의 배열 순서가 반대인 플립(flip) 형태로 배치될 수 있다. 이때, 유닛 픽셀 블록(PB3)의 제 2 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB4)의 제 2 픽셀 트랜지스터 어레이는 소스 팔로워 트랜지스터들(DX32, DX42)이 서로 인접하게 배치되어 같은 구동 전압 노드(VDX)를 공유할 수 있다.
또한, 유닛 픽셀 블록(PB3)의 제 1 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB4)의 제 1 픽셀 트랜지스터 어레이도 플립(flip) 형태로 유닛 픽셀 블록들(PB3, PB4)의 경계선을 기준으로 서로 대칭되게 배치될 수 있다. 유닛 픽셀 블록(PB3)의 제 1 픽셀 트랜지스터 어레이와 유닛 픽셀 블록(PB4)의 제 1 픽셀 트랜지스터 어레이도 소스 팔로워 트랜지스터들(DX31, DX41)이 서로 인접하게 배치되어 같은 구동 전압 노드(VDX)를 공유할 수 있다.
도 6은 8-공유 픽셀 구조를 갖는 4개의 유닛 픽셀 블록들을 제 2 실시예에 따라 연속적으로 배치한 구조를 예시적으로 보여주는 도면이다.
도 6을 참조하면, 픽셀 어레이(100)는 X 방향으로 인접하게 배치되는 2개의 유닛 픽셀 블록들(PB1, PB2)을 포함할 수 있다. 도 6에서는 유닛 픽셀 블록들(PB1, PB2)이 X 방향으로 반복적으로 연속해서 배치되는 모습을 보여주고 있으나, 픽셀 어레이(100)는 유닛 픽셀 블록들(PB1, PB2) 단위로 X 방향 및 Y 방향으로 반복적으로 연속해서 배치되는 복수의 유닛 픽셀 블록들을 포함할 수 있다. 도 6에 대한 설명에서는, 이러한 2개의 유닛 픽셀 블록들(PB1~PB4)을 유닛 픽셀 블록 그룹이라 정의한다.
각 유닛 픽셀 블록(PB1, PB2)은, 도 5에서의 유닛 픽셀 블록들과 같이, 2개의 플로팅 디퓨전들(FD1, FD2), 2개의 소스 팔로워 트랜지스터들(DX11~DX22 중 2개), 2개의 선택 트랜지스터들(SX11~SX22 중 2개) 및 1개의 리셋 트랜지스터(RX1, RX2 중 1개)를 포함할 수 있다. 각 단위 픽셀은 1개의 광전변환소자(PD1~PD8 중 1개)와 1개의 전송 트랜지스터(TX1~TX8 중 1개)를 포함할 수 있다.
도 6의 각 유닛 픽셀 블록(PB1, PB4)도 1개의 플로팅 디퓨전이 4개의 단위 픽셀들에 공유되는 서브 픽셀 블록들(도 2에서의 PB_S1, PB_S2 참조)을 2개씩 포함할 수 있다. 그리고, 각 유닛 픽셀 블록(PB1, PB2)은 서브 픽셀 블록(PB_S1)의 양측 영역에 배치되는 제 1 픽셀 트랜지스터 어레이와 제 2 픽셀 트랜지스터 어레이를 포함할 수 있다.
도 6의 유닛 픽셀 블록 그룹에서는, 제 1 픽셀 트랜지스터 어레이와 제 2 픽셀 트랜지스터 어레이가 지그재그 형태로 배치될 수 있다. 즉, 이웃한 유닛 픽셀 블록들(PB1, PB2)에서 제 1 픽셀 트랜지스터 어레이의 위치와 제 2 픽셀 트랜지스터 어레이의 위치는 서로 반대가 될 수 있다.
예를 들어, 유닛 픽셀 블록(PB1)에서는 Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측(도 6에서 위쪽) 영역에 제 1 픽셀 트랜지스터 어레이가 배치되고, 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에 제 2 픽셀 트랜지스터 어레이가 배치될 수 있다. 그리고 유닛 픽셀 블록(PB2)에서는 Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측(도 6에서 위쪽) 영역에 제 2 픽셀 트랜지스터 어레이가 배치되고, 그 반대편 일측 영역에 제 1 픽셀 트랜지스터 어레이가 배치될 수 있다.
이처럼, 제 1 픽셀 트랜지스터 어레이와 제 2 픽셀 트랜지스터 어레이가 지그재그 형태로 배치됨에 따라, 유닛 픽셀 블록들(PB1, PB2)의 경계 영역에서, 제 1 픽셀 트랜지스터 어레이의 돌출된 부분(리셋 트랜지스터)이 제 2 픽셀 트랜지스터 어레이 옆의 빈 공간에 끼워지는 형태가 될 수 있다.
제 1 픽셀 트랜지스터 어레이에서, 리셋 트랜지스터(RX1, RX2)는 리셋 전압 노드(VRX)와 플로팅 디퓨전(FD1, FD2) 사이에 연결될 수 있다. 예를 들어, 리셋 트랜지스터(RX1, RX4)는 하나의 액티브 영역에 독립적으로 형성될 수 있다. 해당 액티브 영역에서 게이트 일측의 소스/드레인 영역은 리셋 전압 노드(VRX)와 연결되고 다른 일측의 소스/드레인 영역은 해당 유닛 픽셀 블록(PB1~PB4)의 플로팅 디퓨전(FD1, FD2)과 연결될 수 있다.
제 1 픽셀 트랜지스터 어레이 및 제 2 픽셀 트랜지스터 어레이에서, 선택 트랜지스터(SX11~SX22)와 소스 팔로워 트랜지스터(DX11~DX22)는 구동 전압 노드(VDX)와 출력 노드(OUT1, OUT2) 사이에서 직렬로 연결될 수 있다. 예를 들어, 선택 트랜지스터와 소스 팔로워 트랜지스터는 X 방향으로 연장되는 하나의 액티브 영역에서 소스/드레인 영역을 공유하도록 나란하게 형성될 수 있다. 이때, 선택 트랜지스터에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 출력 노드(OUT1, OUT2)와 연결될 수 있다. 그리고, 소스 팔로워 트랜지스터(DX1)에서, 공유되는 소스/드레인 영역의 반대측에 있는 소스/드레인 영역은 구동 전압 노드(VDX)와 연결될 수 있다.
즉, 각 유닛 픽셀 블록(PB1, PB2)에서, 제 1 픽셀 트랜지스터 어레이 및 제 2 픽셀 트랜지스터 어레이는 소스 팔로워 트랜지스터와 선택 트랜지스터가 직렬 연결된 구동 트랜지스터 세트를 하나씩 포함하며, 그 2개의 구동 트랜지스터 세트들은 구동 전압 노드(VDX)와 출력 노드(OUT1, OUT2) 사이에서 병렬 연결될 수 있다.
각 유닛 픽셀 블록(PB1, PB2)에서, 2개의 구동 트랜지스터 세트들은 제 1 서브 픽셀 블록(PB_S1)을 기준으로 X 방향과 Y 방향 사이의 사선 방향을 따라 위치할 수 있다. 그리고, 구동 트랜지스터 세트들의 소스 팔로워 트랜지스터와 선택 트랜지스터는 서로 다른 순서로 배열될 수 있다. 예를 들어, 제 1 픽셀 트랜지스터 어레이의 구동 트랜지스터 세트에서는 선택 트랜지스터가 왼쪽에 소스 팔로워 트랜지스터가 오른쪽에 위치할 수 있다. 반면에, 제 2 픽셀 트랜지스터 어레이의 구동 트랜지스터 세트에서는 선택 트랜지스터가 오른쪽에 소스 팔로워 트랜지스터가 왼쪽에 위치할 수 있다.
이에 따라, 도 5의 각 유닛 픽셀 블록(PB1~PB4)에서는 2개의 소스 팔로워 트랜지스터들이 서로 Y 방향으로 대칭되게 위치되었으나, 도 6의 각 유닛 픽셀 블록(PB1, PB2)에서는 2개의 소스 팔로워 트랜지스터들이 사선 방향(제 1 사선 방향)으로 위치할 수 있다. 또한, 도 6의 각 유닛 픽셀 블록(PB1, PB2)에서는 2개의 선택 트랜지스터들이 제 1 사선 방향과 교차되는 제 2 사선 방향을 따라 위치할 수 있다.
각 유닛 픽셀 블록(PB1, PB2)에서, 2개의 소스 팔로워 트랜지스터들은 서로 같은 크기(채널폭)를 갖도록 형성될 수 있으며, 2개의 선택 트랜지스터들도 서로 같은 크기(채널폭)를 갖도록 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 픽셀 어레이
200: 상관 이중 샘플러
300: 아날로그-디지털 컨버터
400: 버퍼
500: 로우 드라이버
600: 타이밍 제너레이터
700: 제어 레지스터
800: 램프 신호 제너레이터
PB, PB1~PB4: 유닛 픽셀 블록
PB_S1, PB_S2: 서브 픽셀 블록
PX1~PX4: 단위 픽셀
PD1~PD8: 광전변환소자
FD1, FD2: 플로팅 디퓨전
TX1~TG8: 전송 트랜지스터
RX1~RX4: 리셋 트랜지스터
DX1, DX2, DX11~DX42: 소스 팔로워 트랜지스터
SX1, SX2, SX11~SX42: 선택 트랜지스터

Claims (20)

  1. 제 1 및 제 2 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함하며,
    상기 제 1 및 제 2 유닛 픽셀 블록들 각각은
    제 1 플로팅 디퓨전 및 상기 제 1 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하는 제 1 서브 픽셀 블록;
    상기 제 1 플로팅 디퓨전과 연결되는 제 2 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하며, 제 1 방향을 따라 상기 제 1 서브 픽셀 블록과 일정 간격 이격되게 배치되는 제 2 서브 픽셀 블록;
    상기 제 1 방향을 따라 상기 제 1 서브 픽셀 블록과 상기 제 2 서브 픽셀 블록 사이에 위치하며, 직렬 연결된 소스 팔로워 트랜지스터와 선택 트랜지스터를 포함하는 제 1 픽셀 트랜지스터 어레이; 및
    상기 제 1 서브 픽셀 블록을 기준으로 상기 제 1 픽셀 트랜지스터 어레이의 반대편에 위치하며, 직렬 연결된 소스 팔로워 트랜지스터와 선택 트랜지스터를 포함하는 제 2 픽셀 트랜지스터 어레이를 포함하며,
    상기 제 1 유닛 픽셀 블록에서, 상기 제 2 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하되 상기 제 1 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하지 않고,
    상기 제 2 유닛 픽셀 블록에서, 상기 제 1 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하되 상기 제 2 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하지 않는 이미지 센싱 장치.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제 1 유닛 픽셀 블록의 상기 제 1 픽셀 트랜지스터 어레이에서, 상기 제 1 방향과 교차되는 제 2 방향의 길이는
    상기 제 1 서브 픽셀 블록의 상기 제 2 방향의 길이 및 상기 제 2 서브 픽셀 블록의 상기 제 2 방향의 길이보다 짧은 것을 특징으로 하는 이미지 센싱 장치.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 제 1 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터 및 선택 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터 및 선택 트랜지스터는
    상기 제 1 서브 픽셀 블록을 기준으로 상기 제 1 방향을 따라 대칭되게 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 제 1 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터 및 선택 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터 및 선택 트랜지스터는
    상기 제 1 서브 픽셀 블록을 기준으로 상기 제 1 방향 및 상기 제 1 방향과 교차되는 제 2 방향 사이의 사선 방향을 따라 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  10. 청구항 9에 있어서,
    상기 제 1 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터는 제 1 사선 방향을 따라 위치하며,
    상기 제 1 픽셀 트랜지스터 어레이의 선택 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 선택 트랜지스터는 상기 제 1 사선 방향과 교차되는 제 2 사선 방향을 따라 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  11. 청구항 1에 있어서,
    상기 제 1 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전은,
    대응되는 유닛 픽셀 블록 내에서, 상기 제 1 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터의 게이트 및 상기 제 2 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터의 게이트와 공통 연결되는 것을 특징으로 하는 이미지 센싱 장치.
  12. 청구항 1에 있어서, 상기 제 1 방향과 교차되는 제 2 방향에서,
    상기 제 1 픽셀 트랜지스터 어레이의 상기 제 2 방향의 길이와 상기 제 2 픽셀 트랜지스터 어레이의 상기 제 2 방향의 길이는 서로 다른 것을 특징으로 하는 이미지 센싱 장치.
  13. 제 1 내지 제 4 유닛 픽셀 블록들이 제 1 방향으로 순차적으로 배열된 유닛 픽셀 블록 그룹들이 어레이 형태로 배열되는 픽셀 어레이를 포함하며,
    상기 제 1 내지 제 4 유닛 픽셀 블록들 각각은
    제 1 플로팅 디퓨전 및 상기 제 1 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하는 제 1 서브 픽셀 블록;
    상기 제 1 플로팅 디퓨전과 연결되는 제 2 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하며, 상기 제 1 방향과 교차되는 제 2 방향을 따라 상기 제 1 서브 픽셀 블록과 일정 간격 이격되게 배치되는 제 2 서브 픽셀 블록;
    상기 제 2 방향을 따라 상기 제 1 서브 픽셀 블록과 상기 제 2 서브 픽셀 블록 사이에 위치하며, 직렬 연결된 소스 팔로워 트랜지스터와 선택 트랜지스터를 포함하는 제 1 픽셀 트랜지스터 어레이; 및
    상기 제 1 서브 픽셀 블록을 기준으로 상기 제 1 픽셀 트랜지스터 어레이의 반대편에 위치하며, 직렬 연결된 소스 팔로워 트랜지스터와 선택 트랜지스터를 포함하는 제 2 픽셀 트랜지스터 어레이를 포함하며,
    상기 제 1 및 제 3 유닛 픽셀 블록들에서, 상기 제 2 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하되 상기 제 1 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하지 않고,
    상기 제 2 및 제 4 유닛 픽셀 블록들에서, 상기 제 1 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하되 상기 제 2 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하지 않는 이미지 센싱 장치.
  14. 삭제
  15. 청구항 13에 있어서,
    상기 제 1 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터는 상기 제 1 서브 픽셀 블록을 기준으로 제 1 사선 방향을 따라 위치하며,
    상기 제 1 픽셀 트랜지스터 어레이의 선택 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 선택 트랜지스터는 상기 제 1 사선 방향과 교차되는 제 2 사선 방향을 따라 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  16. 삭제
  17. 제 1 내지 제 4 유닛 픽셀 블록들이 제 1 방향으로 순차적으로 배열된 유닛 픽셀 블록 그룹들이 어레이 형태로 배열되는 픽셀 어레이를 포함하며,
    상기 제 1 내지 제 4 유닛 픽셀 블록들 각각은
    제 1 플로팅 디퓨전 및 상기 제 1 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하는 제 1 서브 픽셀 블록;
    상기 제 1 플로팅 디퓨전과 연결되는 제 2 플로팅 디퓨전 및 상기 제 2 플로팅 디퓨전을 공유하는 복수의 단위 픽셀들을 포함하며, 상기 제 1 방향과 교차되는 제 2 방향을 따라 상기 제 1 서브 픽셀 블록과 일정 간격 이격되게 배치되는 제 2 서브 픽셀 블록;
    상기 제 2 방향을 따라 상기 제 1 서브 픽셀 블록과 상기 제 2 서브 픽셀 블록 사이에 위치하며, 직렬 연결된 소스 팔로워 트랜지스터와 선택 트랜지스터를 포함하는 제 1 픽셀 트랜지스터 어레이; 및
    상기 제 1 서브 픽셀 블록을 기준으로 상기 제 1 픽셀 트랜지스터 어레이의 반대편에 위치하며, 직렬 연결된 소스 팔로워 트랜지스터와 선택 트랜지스터를 포함하는 제 2 픽셀 트랜지스터 어레이를 포함하며,
    상기 제 1 및 제 2 유닛 픽셀 블록들에서, 상기 제 2 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하되 상기 제 1 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하지 않고,
    상기 제 3 및 제 4 유닛 픽셀 블록들에서, 상기 제 1 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하되 상기 제 2 픽셀 트랜지스터 어레이는 리셋 트랜지스터를 포함하지 않는 이미지 센싱 장치.
  18. 삭제
  19. 삭제
  20. 청구항 17에 있어서,
    상기 제 1 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 소스 팔로워 트랜지스터는 상기 제 1 서브 픽셀 블록을 기준으로 대칭되게 위치하고,
    상기 제 1 픽셀 트랜지스터 어레이의 선택 트랜지스터와 상기 제 2 픽셀 트랜지스터 어레이의 선택 트랜지스터는 상기 제 1 서브 픽셀 블록을 기준으로 대칭되게 위치하는 것을 특징으로 하는 이미지 센싱 장치.
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