KR102832000B1 - 반도체 메모리 소자 - Google Patents
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Abstract
반도체 메모리 소자가 제공된다. 이 반도체 메모리 소자는, 제 1 방향으로 서로 이격된 제 1 전극과 제 2 전극; 및 상기 제 1 전극 및 상기 제 2 전극과 동시에 접하는 제 1 반도체 패턴을 포함하되, 상기 제 1 반도체 패턴은 제 1 방향으로 차례대로 배치되는 제 1 내지 제 4 서브 반도체 패턴들을 포함하고, 상기 제 1 서브 반도체 패턴은 상기 제 1 전극과 접하고, 상기 제 4 서브 반도체 패턴은 상기 제 2 전극과 접하고, 상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 제 1 도전형이고, 상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 상기 제 1 도전형과 반대되는 제 2 도전형이며, 상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 전이금속과 칼코젠 원소를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상되며 저전력에서 동작될 수 있는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 제 1 방향으로 서로 이격된 제 1 전극과 제 2 전극; 및 상기 제 1 전극 및 상기 제 2 전극과 동시에 접하는 제 1 반도체 패턴을 포함하되, 상기 제 1 반도체 패턴은 제 1 방향으로 차례대로 배치되는 제 1 내지 제 4 서브 반도체 패턴들을 포함하고, 상기 제 1 서브 반도체 패턴은 상기 제 1 전극과 접하고, 상기 제 4 서브 반도체 패턴은 상기 제 2 전극과 접하고, 상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 제 1 도전형이고, 상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 상기 제 1 도전형과 반대되는 제 2 도전형이며, 상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 전이금속과 칼코젠 원소를 포함한다.
본 발명의 다른 양태에 따른 반도체 메모리 소자는 제 1 방향으로 서로 이격된 제 1 전극과 제 2 전극; 상기 제 1 전극 및 상기 제 2 전극과 동시에 접하는 반도체 패턴; 및 상기 반도체 패턴을 관통하는 관통 절연 패턴을 포함하되, 상기 반도체 패턴은 제 1 방향으로 차례대로 배치되는 제 1 내지 제 4 서브 반도체 패턴들을 포함하고, 상기 관통 절연 패턴은 상기 제 1 내지 제 4 서브 반도체 패턴들을 관통하고, 상기 제 1 서브 반도체 패턴은 상기 제 1 전극과 접하고, 상기 제 4 서브 반도체 패턴은 상기 제 2 전극과 접하고, 상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 제 1 도전형이고, 상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 상기 제 1 도전형과 반대되는 제 2 도전형이다.
본 발명의 또 다른 양태에 따른 반도체 메모리 소자는, 제 1 방향으로 서로 이격된 제 1 전극과 제 2 전극; 및 상기 제 1 전극 및 상기 제 2 전극과 동시에 접하는 반도체 패턴을 포함하되, 상기 제 1 반도체 패턴은 제 1 방향으로 차례대로 배치되는 제 1 내지 제 4 서브 반도체 패턴들을 포함하고, 상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 각각 상기 제 1 방향에 평행한 제 1 폭과 제 3 폭을 가지고, 상기 제 3 폭은 상기 제 1 폭의 양의 정수 배에 해당한다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 제 1 전극과 제 2 전극 사이에 제 1 내지 제 4 서브 반도체 패턴들이 개재되며, 상기 제 1 내지 제 4 서브 반도체 패턴들은 2차원적 반도체 물질을 포함하여, 메모리 셀의 전체 수직 크기를 줄일 수 있고 홀딩 전류를 감소시킬 수 있다. 이로써 저전력에서 동작될 수 있는 고집적화된 반도체 메모리 소자를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2a는 본 발명의 실시예들에 따라 도 1의 회로도를 가지는 반도체 메모리 소자의 사시도를 나타낸다.
도 2b는 도 2a를 A-A' 선으로 자른 단면도이다.
도 3은 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 4는 본 발명의 서브 반도체 패턴들의 에너지 밴드갭과 실리콘의 에너지 밴드갭을 도시한다.
도 5는 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 6은 도 5를 B-B'선으로 자른 단면도이다.
도 7은 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 10은 도 9의 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 11은 도 10의 메모리 셀의 평면도이다. 도 12는 도 11의 C-C'선에 따른 단면도이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 14는 도 13의 메모리 셀의 평면도이다.
도 15는 본 발명의 실시예들에 따라 도 14의 C-C'선에 따른 단면도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 18은 도 17의 제1 및 제2 메모리 셀들의 평면도이다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 20a는 본 발명의 실시예들에 따라 도 14의 C-C'선에 따른 단면도이다.
도 20b는 본 발명의 실시예들에 따라 도 11의 C-C'선에 따른 단면도이다.
도 21은 본 발명의 실시예들에 따른 도 13의 메모리 셀의 평면도이다.
도 2a는 본 발명의 실시예들에 따라 도 1의 회로도를 가지는 반도체 메모리 소자의 사시도를 나타낸다.
도 2b는 도 2a를 A-A' 선으로 자른 단면도이다.
도 3은 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 4는 본 발명의 서브 반도체 패턴들의 에너지 밴드갭과 실리콘의 에너지 밴드갭을 도시한다.
도 5는 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 6은 도 5를 B-B'선으로 자른 단면도이다.
도 7은 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 10은 도 9의 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 11은 도 10의 메모리 셀의 평면도이다. 도 12는 도 11의 C-C'선에 따른 단면도이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 14는 도 13의 메모리 셀의 평면도이다.
도 15는 본 발명의 실시예들에 따라 도 14의 C-C'선에 따른 단면도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 18은 도 17의 제1 및 제2 메모리 셀들의 평면도이다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 20a는 본 발명의 실시예들에 따라 도 14의 C-C'선에 따른 단면도이다.
도 20b는 본 발명의 실시예들에 따라 도 11의 C-C'선에 따른 단면도이다.
도 21은 본 발명의 실시예들에 따른 도 13의 메모리 셀의 평면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이(CA)를 포함할 수 있다. 상기 셀 어레이(CA)는 서로 교차하는 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2), 그리고 이들이 교차하는 지점에 위치하는 복수개의 메모리 셀들(MC)을 포함할 수 있다. 상기 제 1 도전 라인들(CL1)은 제 1 방향(D1)으로 서로 이격되며 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장될 수 있다. 상기 제 2 도전 라인들(CL2)은 상기 제 2 방향(D2)으로 서로 이격되며 상기 제 1 방향(D1)으로 연장될 수 있다. 본 명세서에서 '도전 라인'은 '전극'으로도 명명될 수 있다.
상기 메모리 셀들(MC)은 각각 사이리스터(thyristor)일 수 있고, 상기 제 1 도전 라인(CL1)은 예를 들면 캐소드 라인이고, 상기 제 2 도전 라인(CL2)은 예를 들면 애노드 라인일 수 있다. 상기 반도체 메모리 소자는 예를 들면 사이리스터 소자일 수 있다. 사이리스터는 직렬로 연결된 제1 다이오드와 제2 다이오드를 포함할 수 있다.
사이리스터에 동일한 전압의 순방향 바이어스가 인가되었을 때, 사이리스터는 전류가 크게 흐르는 높은 전도도 상태(high conductance state) 또는 전류가 작게 흐르거나 흐르지 않는 낮은 전도도 상태(low conductance state)를 가질 수 있다. 본 실시예에 따른 반도체 메모리 소자는, 사이리스터의 높은 전도도 상태와 낮은 전도도 상태를 이용하여, 각각 "1" 상태와 "0" 상태를 가질 수 있다.
상기 반도체 메모리 소자의 동작은 선택된 메모리 셀(MC)을 오프(Off) 상태에서 온(On) 상태로 턴 온(Turn on)시키는(즉, "0" 상태에서 "1" 상태로 바꾸는) 래치(Latch) 단계와 상기 메모리 셀(MC)을 온(On) 상태(즉, "1" 상태)로 유지시키는 홀드(Hold) 단계를 포함할 수 있다. 상기 래치 단계에서 필요한 최소한의 애노드 전류를 래칭 전류(Latching current)라 할 수 있고, 상기 홀드 단계에서 필요한 최소한의 애노드 전류를 홀딩 전류(Holding current)라 할 수 있다.
도 2a는 본 발명의 실시예들에 따라 도 1의 회로도를 가지는 반도체 메모리 소자의 사시도를 나타낸다. 도 2b는 도 2a를 A-A' 선으로 자른 단면도이다. 도 2a에서 제 1 내지 제 3 층간절연막들은 생략되었다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 제 1 층간절연막(IL1)이 배치된다. 상기 기판(100)은 실리콘 단결정 기판, 실리콘 에피택시얼층 또는 SOI(Silicon on Insulator)기판일 수 있다. 도시하지는 않았지만, 상기 기판(100) 상에 트랜지스터들이 배치될 수 있으며 상기 제 1 층간절연막(IL1)은 상기 트랜지스터들을 덮을 수 있다. 또한 상기 제 1 층간절연막(IL1) 내에 배선층이 배치될 수 있다. 상기 제 1 층간절연막 상에 제 1 도전 라인들(CL1)이 배치될 수 있다. 상기 제 1 도전 라인들(CL1)은 제 1 방향(D1)으로 서로 이격되며 제 2 방향(D2)으로 연장될 수 있다. 상기 제 1 도전 라인들(CL1) 사이는 제 2 층간절연막(IL2)으로 채워질 수 있다. 상기 제 1 도전 라인들(CL1) 상에 복수개의 반도체 패턴들(CP)이 배치될 수 있다. 상기 반도체 패턴들(CP)은 채널 패턴으로도 명명될 수 있다. 상기 반도체 패턴들(CP) 사이의 공간은 제 3 층간절연막(IL3)으로 채워질 수 있다. 상기 반도체 패턴들(CP) 상에는 각각 제 2 도전라인들(CL2)이 배치될 수 있다. 상기 제 1 내지 제 3 층간절연막들(IL1, IL2, IL3)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)은 불순물이 도핑된 폴리실리콘, 티타늄질화막, 텅스텐질화막, 탄탈륨질화막과 같은 금속 질화막, 코발트 실리사이드와 같은 금속 실리사이드막, 및 텅스텐, 구리, 알루미늄과 같은 금속 함유막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)이 서로 교차하도록 배치될 수 있다. 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)이 교차하는 지점들에서 각각 메모리 셀(MC)이 배치될 수 있다. 상기 제 1 도전 라인들(CL1), 상기 제 2 도전 라인들(CL2) 및 상기 메모리 셀들(MC)은 한층의 셀 어레이(CA)를 구성할 수 있다. 도시하지는 않았지만, 상기 셀 어레이(CA)는 복수 층으로 제공되어 상기 기판(100)의 상면에 수직한 제 3 방향(D3)으로, 상기 기판(100) 상에 적층될 수 있다.
도 3은 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 3을 참조하면, 메모리 셀(MC)은 제 1 도전 라인(CL1)의 일부, 제 2 도전 라인(CL2)의 일부 그리고 이들 사이에 개재되는 반도체 패턴(CP)을 포함할 수 있다. 상기 반도체 패턴(CP)은 제 3 방향(D3)으로 차례로 적층된 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)을 포함할 수 있다. 제1 및 제2 서브 반도체 패턴들(SP1, SP2)은, 도 1의 메모리 셀(MC)을 구성하는 제1 다이오드에 해당될 수 있고, 제3 및 제4 서브 반도체 패턴들(SP3, SP4)은, 도 1의 메모리 셀(MC)을 구성하는 제2 다이오드에 해당될 수 있다. 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 각각 평면적으로 사각형, 원형 또는 타원형일 수 있다. 상기 제 1 서브 반도체 패턴(SP1)과 상기 제 3 서브 반도체 패턴(SP3)은 제 1 도전형이고, 상기 제 2 서브 반도체 패턴(SP2)과 상기 제 4 서브 반도체 패턴(SP4)은 상기 제 1 도전형과 반대되는 제 2 도전형일 수 있다. 예를 들면 상기 제 1 도전형은 N형일 수 있고 상기 제 2 도전형은 P형일 수 있다.
바람직하게는 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 각각 2차원적인 반도체(two dimensional semiconductor) 물질일 수 있다. 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 2차원적인 격자 구조를 가질 수 있으며, 격자 구조에서 한 층의 높이가 바람직하게는 0.1nm~1nm일 수 있다. 이와 같이 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)이 매우 얇은 두께의 격자 구조를 가지므로, 상기 반도체 패턴(CP)의 전체 수직 크기를 줄일 수 있다. 이로써 고집적화된 반도체 메모리 소자를 구현할 수 있다.
본 예에서 바람직하게는 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 각각 한 층의 격자 구조의 2차원적인 반도체 물질을 포함할 수 있다. 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 각각 상기 제 3 방향(D3)과 평행한 제 1 두께(T1)를 가질 수 있다. 상기 제 1 두께(T1)은 바람직하게는 약 0.7nm일 수 있다. 상기 메모리 셀(MC)은 상기 제 3 방향(D3)과 평행한 제 2 두께(T2)를 가질 수 있다. 상기 제 1 두께(T1)은 바람직하게는 약 2.8nm~3.0nm일 수 있다.
더욱 바람직하게는 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 각각 전이금속과 칼코젠 원소를 포함할 수 있다. 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 각각 화학양론비를 만족시키지 않는 양의 칼코젠 원소를 포함할 수 있다. 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)에 포함된 물질은 각각 전이 금속 디칼고게나이드(Transition Metal DiChalcogenides, TMDC)의 일종일 수 있다. 상기 전이 금속은 예를 들면 텅스텐(W) 또는 몰리브덴(Mo)일 수 있다. 상기 칼코젠 원소는 예를 들면 황(S), 셀레늄(Se) 또는 텔루륨(Te)일 수 있다. 구체적인 일 예로써, 상기 제 1 서브 반도체 패턴(SP1)과 상기 제 3 서브 반도체 패턴(SP3)은 MoSa 또는 WSb이고, 상기 제 2 서브 반도체 패턴(SP2)과 상기 제 4 서브 반도체 패턴(SP4)은 MoSec 또는 WSed이고, 상기 a 내지 d는 각각 독립적으로 2 이하의 양의 실수일 수 있다.
상기 a와 상기 c는 서로 같거나 다를 수 있다. 상기 a와 상기 c가 2보다 작아질수록 상기 제 1 서브 반도체 패턴(SP1)과 상기 제 3 서브 반도체 패턴(SP3) 내에는 전자의 양이 많아져 N형이 강해질 수 있다. 상기 b와 상기 d는 서로 같거나 다를 수 있다. 상기 b와 상기 d가 2보다 작아질수록, 상기 제 2 서브 반도체 패턴(SP2)과 상기 제 4 서브 반도체 패턴(SP4) 내에는 정공의 양이 많아져 P형이 강해질 수 있다.
일 예에 있어서, 상기 c는 상기 a 보다 클 수 있다. 그리고 상기 b는 상기 d 보다 클 수 있다. 이로써 상기 제 3 서브 반도체 패턴(SP3) 내의 전자의 양은 상기 제 1 서브 반도체 패턴(SP1) 내의 전자의 양보다 적을 수 있다. 또한 상기 제 2 서브 반도체 패턴(SP2) 내의 정공의 양은 상기 제 4 서브 반도체 패턴(SP4) 내의 정공의 양보다 적을 수 있다. 이와 같이 전자 및 정공의 양의 차이에 의해 에너지 밴드갭을 변화시키고, 상기 제 2 서브 반도체 패턴(SP2)과 상기 제 3 서브 반도체 패턴(SP3) 사이의 경계에서 전자 정공의 재결합 양을 감소시킬 수 있다. 이로써 홀딩 전류를 감소시킬 수 있다.
또는 N형과 P형을 나타내기 위하여, 또는 전자 또는 정공의 양을 많게 하기 위하여 상기 a 내지 상기 d 중 적어도 하나는 2보다 클 수 있다.
도 4는 본 발명의 서브 반도체 패턴들의 에너지 밴드갭과 실리콘의 에너지 밴드갭을 도시한다.
도 4를 참조하면, 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)을 구성하는 물질은 각각 실리콘의 에너지 밴드갭 보다 큰 에너지 밴드갭을 가질 수 있다. 예를 들면, 실리콘의 에너지 밴드갭은 약 1.1ev이고 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4) 각각의 에너지 밴드갭은 약 2.0ev일 수 있다. 상기 반도체 메모리 소자의 홀드 단계에서 전자와 정공이 재결합하여 손실되는 전자의 양보다 많게 추가적으로 전자가 공급되어야 하고 이렇게 공급되는 전자의 양이 홀딩 전류일 수 있다. 본 발명에서는 위에서 설명한 바와 같이 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)을 구성하는 물질이 각각 실리콘의 에너지 밴드갭 보다 큰 에너지 밴드갭을 가지므로, 전자와 정공이 재결합하기가 실리콘 내에서보다 어려워질 수 있다. 이로써 전자와 정공의 재결합 양이 감소하므로 상대적으로 추가적인 전자의 공급량을 줄일 수 있어 결과적으로 홀딩 전류를 감소시킬 수 있다. 이로써 상기 반도체 메모리 소자는 저전력에서 동작될 수 있다.
도 2b의 반도체 메모리 소자의 제조 방법은 다음과 같다.
도 2b를 참조하면, 기판(100) 상에 제 1 층간절연막(IL1)을 형성한다. 상기 제 1 층간절연막(IL1) 상에 도전막을 적층하고 패터닝하여 제 1 도전 라인들(CL1)을 형성한다. 상기 제 1 도전 라인들(CL1) 상에 제 2 층간절연막(IL2)을 적층하고 에치백하여 상기 제 1 도전 라인들(CL1)을 노출시킬 수 있다. 상기 제 2 층간절연막(IL2)과 상기 제 1 도전 라인들(CL1) 상에 제 1 내지 제 4 서브 반도체 막들을 순차적으로 적층할 수 있다. 상기 제 1 내지 제 4 서브 반도체 막들은 2차원적인 반도체 물질을 포함할 수 있다. 상기 제 1 내지 제 4 서브 반도체 막들의 물질에 대한 설명은 제 1 내지 제 4 반도체 패턴들(SP1~SP4)의 물질에 대한 설명과 동일할 수 있다. 상기 제 1 내지 제 4 서브 반도체 막들은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)로 형성될 수 있다. 식각 공정을 진행하여 상기 제 1 내지 제 4 서브 반도체 막들을 패터닝하여 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)을 형성하여 반도체 패턴들(CP)을 구성할 수 있다. 상기 반도체 패턴들(CP) 사이의 공간을 채우는 제 3 층간절연막(IL3)을 형성한다. 그리고 상기 반도체 패턴들(CP) 상에 제 2 도전 라인들(CL2)을 형성할 수 있다.
도 5는 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다. 도 6은 도 5를 B-B'선으로 자른 단면도이다.
도 5 및 도 6을 참조하면, 관통 절연 패턴(IP)이 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)을 관통하여 제 1 및 제 2 도전 라인들(CL1, CL2)과 접할 수 있다. 관통 절연 패턴(IP)은 평면적으로 사각형, 원형 또는 타원형일 수 있다. 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 상기 관통 절연 패턴(IP)을 둘러싸는 도넛 형태를 가질 수 있다. 관통 절연 패턴(IP)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막, 금속산화막, 금속 질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 이로써 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)은 상대적으로 얇은 폭을 가질 수 있다. 이로써 상기 제 2 도전 라인(CL2)로부터 상기 제 1 도전 라인(CL1)에 도달하는 전류 경로 수가 줄어들 수 있다. 이로써 전자와 정공의 재결합 확률이 줄어들어 홀딩 전류가 감소할 수 있다.
도 7은 본 발명의 실시예들에 따라 도 2a의 메모리 셀을 확대한 사시도이다.
도 7을 참조하면, 제 1 서브 반도체 패턴(SP1)은 제 3 방향(D3)에 평행한 제 3 두께(T3)를 가질 수 있다. 제 2 서브 반도체 패턴(SP2)은 제 3 방향(D3)에 평행한 제 4 두께(T4)를 가질 수 있다. 제 3 서브 반도체 패턴(SP3)은 제 3 방향(D3)에 평행한 제 5 두께(T5)를 가질 수 있다. 제 4 서브 반도체 패턴(SP1)은 제 3 방향(D3)에 평행한 제 6 두께(T6)를 가질 수 있다. 상기 제 4 두께(T4)는 상기 제 6 두께(T6) 보다 클 수 있다. 상기 제 5 두께(T5)는 상기 제 3 두께(T3) 보다 클 수 있다. 상기 제 1 내지 제 4 서브 반도체 패턴들(SP1~SP4)이 이차원적인 층상 구조의 격자구조를 가지는 물질이기에 상기 제 4 두께(T4)는 상기 제 6 두께(T6)의 양의 정수 배에 해당하고, 상기 제 5 두께(T5)는 상기 제 3 두께(T3)의 양의 정수 배에 해당할 수 있다. 이와 같은 구조에서는 두께의 차이에 의해 에너지 밴드갭이 변화되어, 메모리 셀(MC)에서 전류가 통과하는 시작 점에서 종점까지의 에너지 전위 차이가 커져 홀딩 전류가 감소할 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA1, SCA2)은 복수개의 캐소드 라인들(CTL), 복수개의 게이트 라인들(GL), 및 복수개의 메모리 셀들(MC)을 포함할 수 있다. 하나의 게이트 라인(GL)과 하나의 캐소드 라인(CTL) 사이에 하나의 메모리 셀(MC)이 배치될 수 있다.
각각의 메모리 셀들(MC)은 하나의 사이리스터(thyristor)로 이루어진 정보 저장 요소일 수 있다. 일 예로, 각각의 메모리 셀들(MC)은 캐패시터가 생략될 수 있다. 다시 말하면, 본 실시예에 따른 메모리 소자는, 캐패시터가 생략된 사이리스터 DRAM(thyristor DRAM)일 수 있다. 사이리스터는 제1 다이오드, 제2 다이오드 및 제1 다이오드에 연결된 게이트를 포함할 수 있다.
캐소드 라인들(CTL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 캐소드 라인들(CTL)은 제1 방향(D1)으로 연장될 수 있다. 각각의 서브 셀 어레이(SCA1, SCA2) 내의 캐소드 라인들(CTL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
게이트 라인들(GL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 각각의 서브 셀 어레이(SCA1, SCA2) 내의 게이트 라인들(GL)은 제1 방향(D1)으로 서로 이격될 수 있다.
제2 방향(D2)으로 서로 인접하는 한 쌍의 서브 셀 어레이들(SCA1, SCA2) 사이에, 공통 애노드 라인들(CAL)이 제공될 수 있다. 공통 애노드 라인들(CAL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 공통 애노드 라인들(CAL)은 제1 방향(D1)으로 서로 이격될 수 있다.
각각의 공통 애노드 라인들(CAL)은, 제2 방향(D2)으로 서로 인접하는 한 쌍의 메모리 셀들(MC)과 공통적으로 연결될 수 있다. 다시 말하면, 각각의 공통 애노드 라인들(CAL)은, 동일한 레벨에서 서로 인접하는 한 쌍의 메모리 셀들(MC)과 공통적으로 연결될 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 10은 도 9의 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 11은 도 10의 메모리 셀의 평면도이다. 도 12는 도 11의 C-C'선에 따른 단면도이다.
도 8 내지 도 12를 참조하면, 도 8을 참조하여 설명한 서로 인접하는 한 쌍의 제1 서브 셀 어레이(SCA1) 및 제2 서브 셀 어레이(SCA2)가 기판(100) 상에 제공될 수 있다. 한 쌍의 제1 및 제2 서브 셀 어레이들(SCA1, SCA2)은 적층 구조체(SS1, SS2)로 이루어질 수 있다. 적층 구조체(SS1, SS2)는 기판(100) 상에 수직적으로 적층된 제1 내지 제3 층들(L1, L2, L3)을 포함할 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은, 제2 방향(D2)으로 이격된 한 쌍의 제1 도전 라인(CL1) 및 각각의 제1 도전 라인들(CL1)에 연결된 복수개의 반도체 패턴들(CP)을 포함할 수 있다.
각각의 반도체 패턴들(CP)은 제1 서브 반도체 패턴(SP1), 제2 서브 반도체 패턴(SP2), 제3 서브 반도체 패턴(SP3) 및 제4 서브 반도체 패턴(SP4)을 포함할 수 있다. 제2 서브 반도체 패턴(SP2)은 제1 및 제3 서브 반도체 패턴들(SP1, SP3) 사이에 배치될 수 있다. 제3 서브 반도체 패턴(SP3)은 제2 및 제4 서브 반도체 패턴들(SP2, SP4) 사이에 배치될 수 있다.
제1 및 제2 서브 반도체 패턴들(SP1, SP2)은, 도 16의 메모리 셀(MC)을 구성하는 제1 다이오드에 해당될 수 있고, 제3 및 제4 서브 반도체 패턴들(SP3, SP4)은, 도 8의 메모리 셀(MC)을 구성하는 제2 다이오드에 해당될 수 있다. 앞서 설명한 바와 같이, 메모리 셀(MC)은 사이리스터로 이루어질 수 있다. 사이리스터는, 제1 내지 제3 서브 반도체 패턴들(SP1, SP2, SP3)로 이루어진 제1 바이폴라 트랜지스터 및 제2 내지 제4 서브 반도체 패턴들(SP2, SP3, SP4)로 이루어진 제2 바이폴라 트랜지스터를 포함할 수 있다. 메모리 셀(MC)을 구성하는 사이리스터는 플로팅 바디를 가질 수 있다. 제1 도전 라인들(CL1)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 제1 도전 라인들(CL1)은 도 8를 참조하여 설명한 캐소드 라인들(CTL)일 수 있다.
적층 구조체(SS1, SS2)를 관통하는 제3 도전 라인들(CL3)은 제1 방향(D1)으로 배열될 수 있다. 제3 도전 라인들(CL3)은 도 8을 참조하여 설명한 게이트 라인들(GL)일 수 있다. 제3 도전 라인들(CL3)은 기판(100)과 절연될 수 있다.
기판(100) 상에, 제1 및 제2 서브 셀 어레이들(SCA1, SCA2) 사이의 영역을 관통하는 제2 도전 라인들(CL2)이 제공될 수 있다. 평면적 관점에서, 각각의 제2 도전 라인들(CL2)은 제2 방향(D2)으로 서로 인접하는 한 쌍의 반도체 패턴들(CP) 사이에 제공될 수 있다.
각각의 제2 도전 라인들(CL2)은, 제1 서브 셀 어레이(SCA1)의 반도체 패턴(CP)의 제4 서브 반도체 패턴(SP4)과 제2 서브 셀 어레이(SCA2)의 반도체 패턴(CP)의 제4 서브 반도체 패턴(SP4) 사이에서 수직하게 연장될 수 있다. 각각의 제2 도전 라인들(CL2)은, 제1 서브 셀 어레이(SCA1)의 반도체 패턴(CP)의 제4 서브 반도체 패턴(SP4)과 제2 서브 셀 어레이(SCA2)의 반도체 패턴(CP)의 제4 서브 반도체 패턴(SP4)에 공통으로 연결될 수 있다. 제2 도전 라인들(CL2)은 도 8을 참조하여 설명한 공통 애노드 라인들(CAL)일 수 있다.
도시되진 않았지만, 적층 구조체(SS) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 10 내지 도 12를 다시 참조하여, 도 9의 반도체 메모리 소자의 메모리 셀(MC)에 관해 보다 상세히 설명한다. 제1 내지 제4 서브 반도체 패턴들(SP1, SP2, SP3, SP4)은 도 3 및 도 5~도 7을 참조하여 설명한 바와 동일할 수 있다.
반도체 패턴(CP)은 제1 단(SPe1) 및 제1 단(SPe1)에 대향하는 제2 단(SPe2)을 가질 수 있다. 제1 서브 반도체 패턴(SP1)은, 반도체 패턴(CP)의 제1 단(SPe1)에 인접할 수 있다. 제4 서브 반도체 패턴(SP4)은, 반도체 패턴(CP)의 제2 단(SPe2)에 인접할 수 있다. 제1 내지 제4 서브 반도체 패턴들(SP1, SP2, SP3, SP4)은 각각 제 2 방향(D2)과 평행하며 서로 동일한 제 1 폭(W1)을 가질 수 있다. 상기 제 1 폭(W1)은 바람직하게는 약 0.7nm일 수 있다. 제1 도전 라인(CL1)은 반도체 패턴(CP)의 상면(SPt) 상에 배치될 수 있다. 제1 도전 라인(CL1)은 제1 실리사이드 막(SC1)을 통해 제1 서브 반도체 패턴(SP1)과 연결될 수 있다.
제3 도전 라인(CL3)은 제2 서브 반도체 패턴(SP2)에 인접할 수 있다. 제3 도전 라인(CL3)은 제2 서브 반도체 패턴(SP2)의 측벽 상에 제공되며, 제3 방향(D3)으로 연장될 수 있다. 제3 도전 라인(CL3)과 제2 서브 반도체 패턴(SP2) 사이에 게이트 절연막(GI)이 배치될 수 있다.
제2 도전 라인(CL2)은 반도체 패턴(CP)의 제2 단(SPe2)과 접하도록 배치될 수 있다. 제2 도전 라인(CL2)은 제3 방향(D3)으로 연장될 수 있다. 일 예로, 제2 도전 라인(CL2)은 제2 실리사이드 막(SC2)을 통해 제4 서브 반도체 패턴(SP4)과 연결될 수 있다.
도 9 내지 도 11을 참조하여 설명한 반도체 메모리 소자에 있어서, 제 3 도전 라인(CL3)과 게이트 절연막(GI)은 생략될 수 있다.
이하, 본 발명의 다양한 실시예들에 대해 설명한다. 후술하는 실시예들에서는, 앞서 도 8 내지 도 12를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 14는 도 13의 메모리 셀의 평면도이다. 도 15는 본 발명의 실시예들에 따라 도 14의 C-C'선에 따른 단면도이다.
도 13 내지 도 15를 참조하면, 제1 도전 라인(CL1)이 반도체 패턴(CP)의 제1 단(SPe1)에 직접 접촉할 수 있다. 즉, 제 1 서브 반도체 패턴(SP1)의 측면에 제 1 실리사이드 막(SC1)이 배치되고 상기 제1 도전 라인(CL1)은 제1 실리사이드 막(SC1)과 접할 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 16을 참조하면, 제3 도전 라인(CL3)은 제2 서브 반도체 패턴(SP2)을 둘러 쌀 수 있다. 상기 제 3 도전 라인(CL3)과 상기 제 2 서브 반도체 패턴(SP2) 사이에는 게이트 절연막(GI)이 개재될 수 있다. 상기 제 3 도전 라인(CL3)을 포함하는 트랜지스터는 게이트 올 어라운드(Gate All Around) 트랜지스터일 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다. 도 18은 도 17의 제1 및 제2 메모리 셀들의 평면도이다.
도 17 및 도 18을 참조하면, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)이 제1 방향(D1)을 따라 제공될 수 있다. 반도체 패턴들(CP)과 인접하는 제3 도전 라인들(CL3)이 제공될 수 있다. 각각의 제3 도전 라인들(CL3)은, 제1 서브 도전 라인(CL3a) 및 제2 서브 도전 라인(CL3b)을 포함할 수 있다. 한 쌍의 제1 서브 도전 라인(CL3a) 및 제2 서브 도전 라인(CL3b) 사이에 하나의 반도체 패턴(CP)이 개재될 수 있다. 제 1 서브 도전 라인(CL3a)은 제 2 서브 반도체 패턴(SP2)의 제 1 측벽(SW1)에 인접할 수 있고, 제 2 서브 도전 라인(CL3b)은 제 2 서브 반도체 패턴(SP2)의 제 2 측벽(SW2)에 인접할 수 있다. 제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)에는 동일한 노드에 연결될 수 있고, 제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)에 동일한 전기적 신호가 인가될 수 있다. 또는 제1 서브 도전 라인(CL3a) 또는 제2 서브 도전 라인(CL3b)은 백 게이트 역할을 할 수 있고 서로 다른 전기적 신호가 인가될 수 있다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 19를 참조하면, 도 17에서 제1 및 제2 메모리 셀들(MC1, MC2) 사이에 차폐 라인(SM)이 제공될 수 있다. 차폐 라인(SM)은 제1 메모리 셀(MC1)의 제2 서브 도전 라인(CL2b)과 제2 메모리 셀(MC2)의 제1 서브 도전 라인(CL2a) 사이에 제공될 수 있다. 차폐 라인(SM)은, 이와 인접하는 제3 도전 라인(CL3)의 커플링을 방지할 수 있다.
도 20a는 본 발명의 실시예들에 따라 도 14의 C-C'선에 따른 단면도이다. 도 20b는 본 발명의 실시예들에 따라 도 11의 C-C'선에 따른 단면도이다.
도 20a를 참조하면, 관통 절연 패턴(IP)이 제 1 내지 제 4 서브 반도체 패턴들(SP1, SP2, SP3, SP4)을 관통하여 제 1 도전 라인(CL1) 및 제 2 도전 라인(CL2)과 접할 수 있다. 그 외의 구성은 도 1 내지 도 19를 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 20b를 참조하면, 상기 관통 절연 패턴(IP)은 상기 제 1 도전 라인(CL1)과 접하지 않고 이격될 수 있다.
도 21은 본 발명의 실시예들에 따른 도 13의 메모리 셀의 평면도이다.
도 21을 참조하면, 제 1 서브 반도체 패턴(SP1)은 제 2 방향(D2)에 평행한 제 2 폭(W2)을 가질 수 있다. 제 2 서브 반도체 패턴(SP2)은 제 2 방향(D2)에 평행한 제 3 폭(W3)을 가질 수 있다. 제 3 서브 반도체 패턴(SP3)은 제 2 방향(D2)에 평행한 제 4 폭(W4)을 가질 수 있다. 제 4 서브 반도체 패턴(SP4)은 제 2 방향(D2)에 평행한 제 5 폭(W5)을 가질 수 있다. 상기 제 3 폭(W3)은 상기 제 5 폭(W5)의 양의 정수 배에 해당하고, 상기 제 4 폭(W4)은 상기 제 2 폭(W2)의 양의 정수 배에 해당할 수 있다. 또한 제 3 도전 라인(CL3)도 상기 제 2 방향(D2)에 평행한 제 3 폭(W3)을 가질 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다. 예를 들면 도 1 내지 도 21을 참조하여 설명한 예들은 서로 조합될 수 있다.
Claims (20)
- 제 1 방향으로 서로 이격된 제 1 전극과 제 2 전극; 및
상기 제 1 전극 및 상기 제 2 전극과 동시에 접하는 제 1 반도체 패턴을 포함하되,
상기 제 1 반도체 패턴은 제 1 방향으로 차례대로 배치되는 제 1 내지 제 4 서브 반도체 패턴들을 포함하되,
상기 제 1 서브 반도체 패턴은 상기 제 1 전극과 접하고,
상기 제 4 서브 반도체 패턴은 상기 제 2 전극과 접하고,
상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 제 1 도전형이고,
상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 상기 제 1 도전형과 반대되는 제 2 도전형이며,
상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 전이금속과 칼코젠 원소를 포함하고,
상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 각각 상기 제 1 방향에 평행한 제 1 두께와 제 3 두께를 가지고, 상기 제 3 두께는 상기 제 1 두께의 양의 정수 배에 해당하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 화학양론비를 만족시키지 않는 양의 칼코젠 원소를 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 MoSa 또는 WSb이고,
상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 MoSec 또는 WSed이고,
상기 a 내지 상기 d는 각각 독립적으로 2 이하의 양의 실수인 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 내지 제 4 서브 반도체 패턴들을 차례로 관통하여 상기 제 1 및 제 2 전극과 접하는 관통 절연 패턴을 더 포함하며,
상기 제 1 내지 제 4 서브 반도체 패턴들은 상기 관통 절연 패턴을 둘러싸는 반도체 메모리 소자.
- 삭제
- 제 1 항에 있어서,
상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 각각 상기 제 1 방향에 평행한 제 2 두께와 제 4 두께를 가지고, 상기 제 2 두께는 상기 제 4 두께의 양의 정수 배에 해당하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 각각 제 1 전이 금속과 제 1 칼코젠 원소를 포함하고,
상기 제 1 서브 반도체 패턴에 포함된 상기 제 1 칼코젠 원소의 함량은 상기 제 3 서브 반도체 패턴에 포함된 상기 제 1 칼코젠 원소의 함량과 다른 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 각각 제 2 전이 금속과 제 2 칼코젠 원소를 포함하고,
상기 제 2 서브 반도체 패턴에 포함된 상기 제 2 칼코젠 원소의 함량은 상기 제 4 서브 반도체 패턴에 포함된 상기 제 2 칼코젠 원소의 함량과 다른 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 2 서브 반도체 패턴에 인접한 제 3 전극; 및
상기 제 2 서브 반도체 패턴과 상기 제 3 전극 사이에 개재되는 게이트 절연막을 더 포함하는 반도체 메모리 소자.
- 제 9 항에 있어서,
상기 제 3 전극은 상기 제 2 서브 반도체 패턴을 둘러싸는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 전극은 복수 개로 제공되며 각각 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 라인 형태를 가지며, 상기 제 1 방향 및 상기 제 2 방향과 교차하는 제 3 방향으로 서로 이격되고,
상기 제 2 전극은 복수개로 제공되며 각각 상기 제 3 방향으로 연장되는 라인 형태를 가지며, 상기 제 2 방향으로 서로 이격되고,
상기 제 1 반도체 패턴은 복수개로 제공되어, 상기 제 1 전극들과 상기 제 2 전극들이 교차하는 지점들에서 각각 배치되는 반도체 메모리 소자.
- 제 11 항에 있어서,
상기 제 1 전극 아래에 배치되는 기판을 더 포함하되,
상기 제 1 방향과 상기 제 2 방향은 상기 기판의 상면과 평행하고,
상기 제 3 방향은 상기 기판의 상면에 수직한 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 방향으로 상기 제 2 전극과 이격되는 제 3 전극; 및
상기 제 2 전극 및 상기 제 3 전극과 직접 접하며 상기 제 1 전극과 이격되는 제 2 반도체 패턴을 더 포함하며,
상기 제 2 반도체 패턴은 상기 제 1 방향과 반대되는 방향으로 차례로 배치되는 제 5 내지 제 8 서브 반도체 패턴들을 포함하며,
상기 제 5 서브 반도체 패턴은 상기 제 3 전극과 접하고,
상기 제 8 서브 반도체 패턴은 상기 제 2 전극과 접하고,
상기 제 5 서브 반도체 패턴과 상기 제 7 서브 반도체 패턴은 상기 제 1 도전형이고,
상기 제 6 서브 반도체 패턴과 상기 제 8 서브 반도체 패턴은 상기 제 2 도전형이며,
상기 제 5 내지 제 8 서브 반도체 패턴들은 각각 전이금속과 칼코젠 원소를 포함하는 반도체 메모리 소자.
- 제 1 방향으로 서로 이격된 제 1 전극과 제 2 전극;
상기 제 1 전극 및 상기 제 2 전극과 동시에 접하는 반도체 패턴; 및
상기 반도체 패턴을 관통하는 관통 절연 패턴을 포함하되,
상기 반도체 패턴은 제 1 방향으로 차례대로 배치되는 제 1 내지 제 4 서브 반도체 패턴들을 포함하고,
상기 관통 절연 패턴은 상기 제 1 내지 제 4 서브 반도체 패턴들을 관통하고,
상기 제 1 서브 반도체 패턴은 상기 제 1 전극과 접하고,
상기 제 4 서브 반도체 패턴은 상기 제 2 전극과 접하고,
상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 제 1 도전형이고,
상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 상기 제 1 도전형과 반대되는 제 2 도전형인 반도체 메모리 소자.
- 제 14 항에 있어서,
상기 관통 절연 패턴은 상기 제 1 전극과 이격되고 상기 제 2 전극과 접하는 반도체 메모리 소자.
- 제 14 항에 있어서,
상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 2차원적 반도체 물질을 포함하는 반도체 메모리 소자.
- 제 14 항에 있어서,
상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 전이금속과 칼코젠 원소를 포함하되,
상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 화학양론비를 만족시키지 않는 양의 칼코젠 원소를 포함하는 반도체 메모리 소자.
- 제 1 방향으로 서로 이격된 제 1 전극과 제 2 전극; 및
상기 제 1 전극 및 상기 제 2 전극과 동시에 접하는 반도체 패턴을 포함하되,
상기 반도체 패턴은 상기 제 1 방향으로 차례대로 배치되는 제 1 내지 제 4 서브 반도체 패턴들을 포함하고,
상기 제 1 서브 반도체 패턴과 상기 제 3 서브 반도체 패턴은 각각 상기 제 1 방향에 평행한 제 1 폭과 제 3 폭을 가지고, 상기 제 3 폭은 상기 제 1 폭의 양의 정수 배에 해당하는 반도체 메모리 소자.
- 제 18 항에 있어서,
상기 제 2 서브 반도체 패턴과 상기 제 4 서브 반도체 패턴은 각각 상기 제 1 방향에 평행한 제 2 폭과 제 4 폭을 가지고, 상기 제 2 폭은 상기 제 4 폭의 양의 정수 배에 해당하는 반도체 메모리 소자.
- 제 18 항에 있어서,
상기 제 1 내지 제 4 서브 반도체 패턴들은 각각 2차원적 반도체 물질을 포함하는 반도체 메모리 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200007347A KR102832000B1 (ko) | 2020-01-20 | 2020-01-20 | 반도체 메모리 소자 |
| US16/999,378 US11621264B2 (en) | 2020-01-20 | 2020-08-21 | Semiconductor memory device |
| CN202110074133.3A CN113224063B (zh) | 2020-01-20 | 2021-01-20 | 半导体存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200007347A KR102832000B1 (ko) | 2020-01-20 | 2020-01-20 | 반도체 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210094187A KR20210094187A (ko) | 2021-07-29 |
| KR102832000B1 true KR102832000B1 (ko) | 2025-07-10 |
Family
ID=76857314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200007347A Active KR102832000B1 (ko) | 2020-01-20 | 2020-01-20 | 반도체 메모리 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11621264B2 (ko) |
| KR (1) | KR102832000B1 (ko) |
| CN (1) | CN113224063B (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20250036603A (ko) * | 2023-09-07 | 2025-03-14 | 삼성전자주식회사 | 반도체 메모리 소자 |
| JP7754535B1 (ja) | 2024-05-30 | 2025-10-15 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置と、その製造方法 |
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Family Cites Families (20)
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| EP2661775A1 (en) | 2011-01-04 | 2013-11-13 | Ecole Polytechnique Fédérale de Lausanne (EPFL) | Semiconductor device |
| US8519431B2 (en) | 2011-03-08 | 2013-08-27 | Micron Technology, Inc. | Thyristors |
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| JP2013165220A (ja) | 2012-02-13 | 2013-08-22 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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| CN108630612B (zh) | 2017-03-24 | 2019-10-18 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| KR101952510B1 (ko) | 2017-07-25 | 2019-02-26 | 포항공과대학교 산학협력단 | 사이리스터 기반의 크로스 포인트 메모리 및 이의 제조방법 |
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| KR20190068095A (ko) | 2017-12-08 | 2019-06-18 | 한양대학교 산학협력단 | 2단자 수직형 1t-디램 및 그 제조 방법 |
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-
2020
- 2020-01-20 KR KR1020200007347A patent/KR102832000B1/ko active Active
- 2020-08-21 US US16/999,378 patent/US11621264B2/en active Active
-
2021
- 2021-01-20 CN CN202110074133.3A patent/CN113224063B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN113224063B (zh) | 2025-05-09 |
| US20210225842A1 (en) | 2021-07-22 |
| KR20210094187A (ko) | 2021-07-29 |
| US11621264B2 (en) | 2023-04-04 |
| CN113224063A (zh) | 2021-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| U11 | Full renewal or maintenance fee paid |
Free format text: ST27 STATUS EVENT CODE: A-2-2-U10-U11-OTH-PR1002 (AS PROVIDED BY THE NATIONAL OFFICE) Year of fee payment: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| Q13 | Ip right document published |
Free format text: ST27 STATUS EVENT CODE: A-4-4-Q10-Q13-NAP-PG1601 (AS PROVIDED BY THE NATIONAL OFFICE) |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |