KR102813432B1 - 반도체 소자, 회로 기판 및 이들을 구비하는 반도체 패키지 - Google Patents

Abstract

입력측 아웃풋 범프의 배열 방향과 출력측 아웃풋 범프의 배열 방향이 동일한 반도체 소자, 반도체 소자가 실장되는 회로 기판, 및 반도체 소자와 회로 기판을 구비하는 반도체 패키지를 제공한다. 상기 반도체 소자는, 기판; 기판 상에 형성되며, 회로 기능을 하는 구동 회로부; 및 구동 회로부 상에 형성되며, 구동 회로부와 회로 기판을 전기적으로 연결시키는 접속 단자를 포함하며, 접속 단자는, 구동 회로부 상의 제1 측부에 배치되는 복수 개의 입력 단자; 제1 측부에 배치되는 복수 개의 제1 출력 단자; 및 구동 회로부 상의 제2 측부에 배치되는 복수 개의 제2 출력 단자를 포함하고, 제1 출력 단자의 배열 방향은 제2 출력 단자의 배열 방향과 동일하다.

Description

반도체 소자, 회로 기판 및 이들을 구비하는 반도체 패키지 {Semiconductor device, circuit board and semiconductor package with the semiconductor device and the circuit board}

본 발명은 반도체 소자, 회로 기판 및 반도체 패키지에 관한 것이다. 보다 상세하게는, 반도체 소자, 상기 반도체 소자가 실장되는 회로 기판, 및 상기 반도체 소자와 상기 회로 기판을 구비하는 반도체 패키지에 관한 것이다.

전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 기기는 더욱 소형화 및 경량화되고 있다. 이에 따라, 전자 기기에 사용되는 반도체 패키지도 소형화 및 경량화되고 있으며, 고성능화 및 대용량화와 함께 높은 신뢰성도 요구되고 있다.

반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장한 후, 반도체 칩과 인쇄 회로 기판이 서로 통전되도록 전기적으로 연결하여 제조될 수 있다. 이러한 반도체 패키지는 플립 칩 본딩(Flip Chip Bonding)을 이용하여 하나의 반도체 칩을 적층하는 단층 반도체 패키지, 와이어 본딩(Wire Bonding)이나 실리콘 관통 전극(TSV; Through Silicon Via) 등을 이용하여 다수의 반도체 칩을 적층하는 다층 반도체 패키지 등으로 구분될 수 있다.

한국공개특허 제10-2019-0112447호 (공개일: 2019.10.07.)

반도체 패키징 공정에서는 반도체 칩과 인쇄 회로 기판을 전기적으로 연결하기 위해, 반도체 칩의 접점에 범프(Bump)를 설치할 수 있다.

그런데, 반도체의 고집적화에 따라 인풋과 아웃풋의 비대칭 설계시 아웃풋이 많은 경우에는, 인풋 범프(Input Bump)가 형성되는 반도체 칩의 장변 측에 입력측 아웃풋 범프(Output Bump)도 형성되기 때문에, 도 1에 도시된 바와 같이 인쇄 회로 기판 상에 라우팅 패턴(Routing Pattern; 120)이 우회하여 형성되며, 이에 따라 제품의 면적이 증가하여 소형화에 한계가 있다.

한편, 제품의 크기를 줄이기 위해 입력측 아웃풋 범프와 연결되는 라우팅 패턴을 생략하고, 배선 패턴을 인쇄 회로 기판의 이면에 형성할 수도 있다. 그러나, 이 경우 입력측 아웃풋 범프와 출력측 아웃풋 단자의 위치가 엇갈리는 문제가 발생할 수 있으며, 도 2에 도시된 바와 같이 아웃풋 시그널(Output Signal)의 연결 순서에 오류가 발생할 수도 있다.

본 발명에서 해결하고자 하는 과제는, 입력측 아웃풋 범프의 배열 방향과 출력측 아웃풋 범프의 배열 방향이 동일한 반도체 소자, 상기 반도체 소자가 실장되는 회로 기판, 및 상기 반도체 소자와 상기 회로 기판을 구비하는 반도체 패키지를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 반도체 소자의 일 면(aspect)은, 기판; 상기 기판 상에 형성되며, 회로 기능을 하는 구동 회로부; 및 상기 구동 회로부 상에 형성되며, 상기 구동 회로부와 회로 기판을 전기적으로 연결시키는 접속 단자를 포함하며, 상기 접속 단자는, 상기 구동 회로부 상의 제1 측부에 배치되는 복수 개의 입력 단자; 상기 제1 측부에 배치되는 복수 개의 제1 출력 단자; 및 상기 구동 회로부 상의 제2 측부에 배치되는 복수 개의 제2 출력 단자를 포함하고, 상기 제1 출력 단자의 배열 방향은 상기 제2 출력 단자의 배열 방향과 동일하다.

상기 제1 출력 단자의 배열 방향 및 상기 제2 출력 단자의 배열 방향은 상기 반도체 소자의 신호 순서에 따른 배열 방향일 수 있다.

상기 입력 단자, 상기 제1 출력 단자 및 상기 제2 출력 단자는 제1 방향을 따라 배치되며, 상기 제1 방향은 상기 반도체 소자의 장변에 대응하는 방향일 수 있다.

상기 제1 출력 단자는 상기 입력 단자의 일측 또는 양측에 각각 복수 개 배치되거나 상기 입력 단자와 교차 배치될 수 있다.

제1 순위의 출력 단자는 상기 입력 단자의 일측에 배치되는 제1 출력 단자이고, 제2 순위의 출력 단자는 제2 출력 단자이며, 제3 순위의 출력 단자는 상기 입력 단자의 타측에 배치되는 제1 출력 단자일 수 있다.

상기 제1 출력 단자는 상기 기판의 중심부를 기준으로 시계 방향 또는 반시계 방향으로 배열되는 출력 단자일 수 있다.

상기 접속 단자는, 상기 구동 회로부 상의 제3 측부 및 제4 측부 중 적어도 하나에 배치되는 복수 개의 더미 단자를 더 포함할 수 있다.

상기 더미 단자는 제2 방향을 따라 배치되며, 상기 제2 방향은 상기 반도체 소자의 단변에 대응하는 방향일 수 있다.

상기 더미 단자는 상기 제1 출력 단자 및 상기 제2 출력 단자와 동일한 출력 단자 역할을 할 수 있다.

상기 더미 단자는 상기 제3 측부 및 상기 제4 측부에 각각 복수 개 배치되며, 상기 제3 측부에 배치되는 더미 단자의 배열 방향은 상기 제4 측부에 배치되는 더미 단자의 배열 방향과 동일할 수 있다.

제1 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 일측에 배치되는 제1 출력 단자이고, 제2 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 어느 하나에 배치되는 더미 단자이며, 제3 순위의 출력 단자는 상기 제2 측부에 배치되는 제2 출력 단자이고, 제4 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 다른 하나에 배치되는 더미 단자이며, 제5 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 타측에 배치되는 제1 출력 단자이고, 상기 제1 순위의 출력 단자, 상기 제3 순위의 출력 단자 및 상기 제5 순위의 출력 단자는 양의 제1 방향 및 음의 제1 방향 중 어느 하나의 방향으로 순차적으로 배열되며, 상기 제2 순위의 출력 단자 및 상기 제4 순위의 출력 단자는 양의 제2 방향 및 음의 제2 방향 중 어느 하나의 방향으로 순차적으로 배열될 수 있다.

상기 더미 단자는 상기 제3 측부 및 상기 제4 측부에 각각 복수 개 배치되며, 상기 제3 측부에 배치되는 더미 단자의 배열 방향은 상기 제4 측부에 배치되는 더미 단자의 배열 방향과 상이할 수 있다.

제1 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 일측에 배치되는 제1 출력 단자이고, 제2 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 어느 하나에 배치되는 더미 단자이며, 제3 순위의 출력 단자는 상기 제2 측부에 배치되는 제2 출력 단자이고, 제4 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 다른 하나에 배치되는 더미 단자이며, 제5 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 타측에 배치되는 제1 출력 단자이고, 상기 제1 순위의 출력 단자, 상기 제3 순위의 출력 단자 및 상기 제5 순위의 출력 단자는 양의 제1 방향 및 음의 제1 방향 중 어느 하나의 방향으로 순차적으로 배열되며, 상기 제2 순위의 출력 단자는 양의 제2 방향 및 음의 제2 방향 중 어느 하나의 방향으로 순차적으로 배열되고, 상기 제4 순위의 출력 단자는 양의 제2 방향 및 음의 제2 방향 중 다른 하나의 방향으로 순차적으로 배열될 수 있다.

상기 제3 측부에 배치되는 더미 단자의 배열 방향 및 상기 제4 측부에 배치되는 더미 단자의 배열 방향은 시계 방향 및 반시계 방향 중 어느 하나의 방향을 따를 수 있다.

상기 과제를 달성하기 위한 본 발명의 회로 기판의 일 면은, 기재층; 상기 기재층 상에 형성되며, 반도체 소자와 전기적으로 연결되는 복수 개의 이너 리드를 포함하는 이너 리드 영역; 상기 기재층 상에 형성되며, 상기 반도체 소자에 의해 처리될 신호를 입력하는 입력 장치와 전기적으로 연결되는 복수 개의 제1 아우터 리드를 포함하는 제1 아우터 리드 영역; 상기 기재층 상에 형성되며, 상기 반도체 소자에 의해 처리된 신호를 출력하는 출력 장치와 전기적으로 연결되는 복수 개의 제2 아우터 리드를 포함하는 제2 아우터 리드 영역; 및 상기 이너 리드와 상기 제1 아우터 리드를 전기적으로 연결시키고, 상기 이너 리드와 상기 이너 리드와 상기 제2 아우터 리드를 전기적으로 연결시키는 배선층을 포함하며, 상기 이너 리드는, 상기 반도체 소자의 제1 측부에 배치되는 복수 개의 입력 단자와 전기적으로 연결되는 제1 이너 리드; 상기 제1 측부에 배치되는 복수 개의 제1 출력 단자와 전기적으로 연결되는 제2 이너 리드; 및 상기 반도체 소자의 제2 측부에 배치되는 복수 개의 제2 출력 단자와 전기적으로 연결되는 제3 이너 리드를 포함하고, 상기 제2 이너 리드의 배열 방향은 상기 제3 이너 리드의 배열 방향과 동일할 수 있다.

상기 제1 아우터 리드 영역은 상기 기재층 상에서 상기 제2 아우터 리드 영역에 마주하는 측부에 배치되거나, 상기 제2 아우터 리드 영역과 동일한 측부에 배치될 수 있다.

상기 회로 기판은 상기 기재층의 타면에 배선 패턴을 더 구비하고, 상기 제1 이너 리드는 상기 기재층을 관통하여 도통되는 제1 비아를 통해 상기 배선 패턴과 연결될 수 있다.

상기 제1 이너 리드와 연결되는 상기 배선 패턴은 상기 기재층을 관통하여 도통되는 제2 비아를 통해 상기 제2 아우터 리드와 연결될 수 있다.

상기 제2 아우터 리드 영역은 상기 기재층의 타면에 형성되고, 상기 제2 이너 리드와 상기 제3 이너 리드는 상기 기재층을 관통하여 도통되는 제3 비아를 통해 상기 제2 아우터 리드 영역으로 연장될 수 있다.

상기 회로 기판은 연성 회로 기판일 수 있다.

상기 과제를 달성하기 위한 본 발명의 반도체 패키지의 일 면은, 회로 기판; 및 상기 회로 기판 상에 실장되는 반도체 소자를 포함하며, 상기 반도체 소자는, 기판; 상기 기판 상에 형성되며, 회로 기능을 하는 구동 회로부; 및 상기 구동 회로부 상에 형성되며, 상기 구동 회로부와 회로 기판을 전기적으로 연결시키는 접속 단자를 포함하고, 상기 접속 단자는, 상기 구동 회로부 상의 제1 측부에 배치되는 복수 개의 입력 단자; 상기 제1 측부에 배치되는 복수 개의 제1 출력 단자; 및 상기 구동 회로부 상의 제2 측부에 배치되는 복수 개의 제2 출력 단자를 포함하며, 상기 제1 출력 단자의 배열 방향은 상기 제2 출력 단자의 배열 방향과 동일하다.

상기 반도체 소자는 상기 회로 기판 상에 복수 개 실장되며, 복수 개의 반도체 소자는 상기 회로 기판의 일면 상에 나란하게 실장되거나, 상기 회로 기판의 일면 상에 적층되어 실장될 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 입력측 아웃풋 범프의 배열 방향과 출력측 아웃풋 범프의 배열 방향이 동일한 반도체 소자, 상기 반도체 소자가 실장되는 회로 기판, 및 상기 반도체 소자와 상기 회로 기판을 구비하는 반도체 패키지를 제공함으로써 다음과 같은 효과를 얻을 수 있다.

첫째, 라우팅 패턴이 우회하여 형성되는 것을 방지할 수 있으며, 이에 따라 회로 기판의 크기를 감소시킬 수 있고, 소형화가 가능하다.

둘째, 회로 기판의 크기 감소에 따라 반도체 패키지의 크기도 축소시킬 수 있으며, 전자 기기의 경박단소를 실현할 수 있다.

도 1은 종래의 반도체 패키지의 평면도이다.
도 2는 종래의 반도체 패키지에서 출력 신호의 연결 순서 오류를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 내부 구조를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 배치 구조를 설명하기 위한 제1 예시도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 배치 구조를 설명하기 위한 제2 예시도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제1 예시도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제2 예시도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제3 예시도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제4 예시도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 배치 구조를 설명하기 위한 제3 예시도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제5 예시도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제6 예시도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제7 예시도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제8 예시도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자가 실장되는 회로 기판의 구조를 개략적으로 도시한 도면이다.
도 16은 본 발명의 효과를 설명하기 위한 예시도이다.
도 17 내지 도 19는 종래의 회로 기판과 본 발명의 회로 기판 간 크기를 비교한 예시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

인쇄 회로 기판(PCB)에는 1 메탈 필름(1 Metal Film) 제품, 2 메탈 필름(2 Metal Film) 제품 등이 있다. 여기서, 1 메탈 필름 제품은 베이스 기재(Base Film)의 일면에 회로 패턴이 형성되어 있는 기판을 말하며, 2 메탈 필름 제품은 베이스 기재의 양면에 회로 패턴이 형성되어 있는 기판을 말한다.

인쇄 회로 기판을 1 메탈 필름 제품에서 2 메탈 필름 제품으로 전환하면, 다음과 같은 이점이 있다.

첫째, 발열 효과가 우수하다.

둘째, ACF(Anisotropic Conductive Film) 본딩(Bonding), FPC(Flexible Printed Circuit) 본딩 등의 배열을 1열에서 2열 이상으로 확대할 수 있으며, 이에 따라 본딩 영역의 패턴 피치(Pattern Pitch)도 확대하는 것이 가능하다.

셋째, 이방성 전도 필름(ACF), 연성 회로 기판(FPC) 등의 구조에 대해 배치 활용성이 높아진다.

넷째, 제품의 사용 면적이 감소됨에 따라 제품의 사이즈도 축소되며, COF(Chip On Film) 패키지에 적용하는 것이 가능해진다.

종래의 반도체 칩의 경우, 신호 출력 단자가 신호 입력 단자보다 더 많으면 인풋 범프가 형성되는 반도체 칩의 장변 측에 입력측 아웃풋 범프도 형성된다. 그래서, 반도체 칩(110)으로부터의 라우팅 패턴(120)이 도 1에 도시된 바와 같이 회로 기판(130)의 입력측 아우터 리드 영역(OLB Input; 140)에서 출력측 아우터 리드 영역(OLB Output; 150)이 위치한 방향으로 우회하여 형성되며, 이에 따라 반도체 패키지의 소형화에 어려움이 따른다.

본 발명은 입력측 아웃풋 범프(Output Bump)의 배열 방향과 출력측 아웃풋 범프의 배열 방향이 동일한 반도체 소자, 상기 반도체 소자가 실장되는 회로 기판, 및 상기 반도체 소자와 상기 회로 기판을 구비하는 반도체 패키지에 관한 것이다. 본 발명에 따르면, 반도체 칩(110)을 우회하는 라우팅 패턴(120)이 형성되는 것을 방지할 수 있으며, 이에 따라 반도체 패키지의 소형화가 가능하다.

이하에서는 도면 등을 참조하여 본 발명을 자세하게 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른 반도체 소자의 내부 구조를 개략적으로 도시한 단면도이다.

도 3에 따르면, 반도체 소자(200)는 기판(210), 구동 회로부(220) 및 범프(Bump; 230)를 포함하여 구성될 수 있다.

반도체 소자(200)는 로직 칩 형태의 반도체 칩으로 구현될 수 있다. 반도체 소자(200)는 예를 들어, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(Digital Signal Processor) 등으로 구현될 수 있다. 반도체 소자(200)는 메모리 칩 형태의 반도체 칩으로 구현될 수도 있다. 반도체 소자(200)는 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 칩이나, PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등과 같은 비휘발성 메모리 칩 등으로 구현될 수 있다. 반도체 소자(200)는 로직 칩 형태의 반도체 칩 또는 메모리 칩 형태의 반도체 칩 외에, 고대역 폭 메모리(High Bandwidth Memory), 인터포저(Interposer), 컨트롤러 등으로 구현되는 것도 가능하다. 반도체 소자(200)는 예를 들면, 평판 디스플레이를 구동하는 DDI(Display Driver IC)일 수도 있다.

기판(210)은 베이스 기재로서, 일면 및 상기 일면에 대향하는 타면을 가질 수 있다. 기판(210)은 반도체 기판으로 구현될 수 있다. 기판(210)은 예를 들어, Si, Ge 등 단결정으로 이루어진 웨이퍼(Wafer)로 구현되거나, SiC, GaAs, GaP, InAs, AlGaN, AlGaAs, GaInP 등과 같은 화합물 반도체로 구현될 수 있다. 기판(210)은 상기 성분들의 조합으로 구성될 수도 있으며, 실리콘 단결정층 사이에 절연층이 형성되는 구조의 웨이퍼 즉, SOI(Silicon On Insulator) 등으로 구현되는 것도 가능하다.

구동 회로부(220)는 회로 기능을 위한 것으로서, 기판(210) 상에 형성될 수 있다. 구동 회로부(220)는 회로 기능을 위해 칩 설계에 따른 집적 회로를 포함할 수 있다.

반도체 소자(200)는 반도체 제조 공정을 통해 회로 기능을 위한 개별 단위 소자를 포함할 수 있다. 구동 회로부(220)는 예를 들어, 저항, 트랜지스터, 커패시터, 전도성 배선 등을 포함할 수 있다. 구동 회로부(220)가 상기의 구성요소 중에서 적어도 두 개를 포함하는 경우, 그들 사이에는 절연층이 배치될 수 있다.

범프(230)는 반도체 소자(200)와 인쇄 회로 기판을 전기적으로 연결하기 위한 것으로서, 구동 회로부(220) 상의 접속 단자에 형성될 수 있다. 이러한 범프(230)는 반도체 패키징 공정을 통해 구동 회로부(220) 상에 형성될 수 있으며, 도전성이 있는 금속을 소재로 하여 형성될 수 있다. 범프(230)는 반도체 소자(200)와 인쇄 회로 기판 사이에서 높은 전도성과 접착성 등을 보장하기 위해 예를 들어, 금(Au) 또는 땜납(Solder) 등의 도전재를 소재로 하여 형성될 수 있다.

범프(230)는 구동 회로부(220) 상에 복수 개 형성될 수 있다. 이러한 범프(230)는 도 4에 도시된 바와 같이 복수 개의 입력 범프(Input Bump; 310)와 복수 개의 출력 범프(Output Bump; 320)를 포함할 수 있다.

한편, 인쇄 회로 기판에 반도체 소자(200)를 실장할 때 반드시 범프를 필요로 하는 것은 아니다, 인쇄 회로 기판의 접속 단자와 반도체 소자의 접속 단자를 직접 접합하거나, ACF와 같은 도전성 접착제를 이용할 수도 있다. 본 발명에서는 접속 단자에 범프가 형성된 것을 예시로 설명한다.

도 4는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 배치 구조를 설명하기 위한 제1 예시도이다. 이하 설명은 도 4를 참조한다.

입력 범프(310)는 외부로부터 공급되는 각종 신호(예를 들어, 제어 신호, 영상 신호 등)를 반도체 소자(200)의 구동 회로부(220)에 입력하기 위한 것이다. 이러한 입력 범프(310)는 구동 회로부(220) 상에서 제1 방향(10)을 따라 복수 개 배치될 수 있다. 입력 범프(310)는 예를 들어, 제1 방향(10)을 따라 200개 배치될 수 있다. 상기에서, 제1 방향(10)은 반도체 소자(200)의 길이 방향 즉, 반도체 소자(200)의 장변측에 대응하는 방향을 말한다.

입력 범프(310)는 구동 회로부(220) 상의 제1 측부(410)에 복수 개 배치될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 입력 범프(310)는 도 5에 도시된 바와 같이 구동 회로부(220) 상의 제2 측부(420)에 복수 개 배치되는 것도 가능하다. 상기에서, 제1 측부(410)는 반도체 소자(200)의 장변 일측을 말하며, 제2 측부(420)는 반도체 소자(200)의 장변 타측을 말한다. 도 5는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 배치 구조를 설명하기 위한 제2 예시도이다.

한편, 입력 범프(310)는 구동 회로부(220) 상에서 제2 방향(20)을 따라 제3 측부(430) 또는 제4 측부(440)에 복수 개 배치되는 것도 가능하다. 여기서, 제3 측부(430) 및 제4 측부(440)는 반도체 소자(200)의 단변 양측을 말한다.

입력 범프(310)는 앞서 설명한 바와 같이 구동 회로부(220) 상의 제1 측부(410)에 복수 개 배치될 수 있다. 이 경우, 입력 범프(310)는 제1 측부(410)의 중앙에 복수 개 배치될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 입력 범프(310)는 제1 측부(410)의 중앙으로부터 어느 한 쪽으로 치우쳐 복수 개 배치되거나 양측에 나뉘어 배치되는 것도 가능하다. 또한, 도시하지 않았으나, 입력 범프(310)와 출력 범프(320)는 장변을 따라 교차 배치되는 것도 가능하다. 입력 범프(310)가 구동 회로부(220) 상의 제2 측부(420)에 복수 개 배치되는 경우에도 동일하게 적용될 수 있음은 물론이다.

출력 범프(320)는 구동 회로부(220)에서 처리된 신호를 외부에 출력하기 위한 것이다. 출력 범프(320)는 예를 들어, 디스플레이 패널의 구동에 필요한 전기적 신호를 디스플레이 패널로 출력하는 역할을 할 수 있다.

출력 범프(320)는 구동 회로부(220) 상에서 제1 방향(10)을 따라 복수 개 배치될 수 있다. 이러한 출력 범프(320)는 구동 회로부(220) 상의 제1 측부(410) 및 제2 측부(420)에 각각 복수 개 배치될 수 있다.

출력 범프(320)는 구동 회로부(220) 상의 제1 측부(410)에 입력 범프(310)와 함께 배치될 수 있다. 이 경우, 출력 범프(320)는 입력 범프(310)의 양측에 각각 복수 개 배치될 수 있다. 예를 들어, 입력 범프(310)가 제1 측부(410)의 중앙에 200개 배치되는 경우, 출력 범프(320)는 제1 방향(10)을 따라 그 양측에 각각 180개 배치될 수 있다. 마찬가지로, 출력 범프(320)가 구동 회로부(220) 상의 제2 측부(420)에 입력 범프(310)와 함께 배치되는 경우에도, 출력 범프(320)는 입력 범프(310)의 양측에 각각 복수 개 배치될 수 있다.

반면, 입력 범프(310)가 구동 회로부(220) 상의 제1 측부(410)에 배치되는 경우, 출력 범프(320)는 구동 회로부(220) 상의 제2 측부(420)에 단독으로 복수 개 배치될 수 있다. 출력 범프(320)는 예를 들어, 제1 방향(10)을 따라 560개 배치될 수 있다. 마찬가지로, 입력 범프(310)가 구동 회로부(220) 상의 제2 측부(420)에 배치되는 경우, 출력 범프(320)는 구동 회로부(220) 상의 제1 측부(410)에 단독으로 복수 개 배치될 수 있다.

한편, 출력 범프(320)는 입력 범프(310)의 일측에 복수 개 배치되거나, 입력 범프(310)와 교차 배치되는 것도 가능하다.

이하 설명에서는 구동 회로부(220) 상의 일 측부에 입력 범프(310)와 함께 배치되는 출력 범프(320)를 입력측 출력 범프 즉, 제1 출력 범프(320a)로 정의하고, 구동 회로부(220) 상의 타 측부에 단독으로 배치되는 출력 범프(320)를 출력측 출력 범프 즉, 제2 출력 범프(320b)로 정의하기로 한다.

복수 개의 제1 출력 범프(320a) 및 복수 개의 제2 출력 범프(320b)는 반도체 소자(200)의 신호(Signal) 순서에 따라 구동 회로부(220) 상에 배열될 수 있다. 여기서, 복수 개의 제1 출력 범프(320a)는 기판(210)의 중심부를 기준으로 시계 방향 또는 반시계 방향으로 배열될 수 있다. 이때, 복수 개의 제1 출력 범프(320a)는 복수 개의 제2 출력 범프(320b)와 배열 방향이 반대일 수 있다. 즉, 제1 출력 범프(320a)가 기판(210)의 중심부를 기준으로 반시계 방향으로 배열되면, 제2 출력 범프(320b)는 기판(210)의 중심부를 기준으로 시계 방향으로 배열될 수 있다.

이하에서는 제1 출력 범프(320a)가 입력 범프(310)의 양측에 각각 180개 배치되며, 제2 출력 범프(320b)가 입력 범프(310)의 맞은 편에 단독으로 560개 배치되는 경우를 예로 들어 설명한다.

도 6은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제1 예시도이다. 이하 설명은 도 6을 참조한다.

입력 범프(310)가 제1 측부(410)의 중앙에 배치되는 경우, 제1 출력 범프(320a) 및 제2 출력 범프(320b)는 음(Minus, -)의 제1 방향(10)으로 순차적으로 배치될 수 있다. 예를 들어, 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 일측에 음의 제1 방향(10)으로 순차적으로 배치되고, 560개의 제2 출력 범프(320b) 즉, 181번 출력 범프(NO. 181) 내지 740번 출력 범프(NO. 740)가 제2 측부(420)에 음의 제1 방향(10)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 741번 출력 범프(NO. 741) 내지 920번 출력 범프(NO. 920)가 입력 범프(310)의 타측에 음의 제1 방향(10)으로 순차적으로 배치될 수 있다.

그러나 본 실시예가 이에 한정되는 것은 아니다. 입력 범프(310)가 제1 측부(410)의 중앙에 배치되는 경우, 제1 출력 범프(320a) 및 제2 출력 범프(320b)는 도 7에 도시된 바와 같이 양(Plus, +)의 제1 방향(10)으로 순차적으로 배치되는 것도 가능하다. 예를 들어, 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 일측에 양의 제1 방향(10)으로 순차적으로 배치되고, 560개의 제2 출력 범프(320b) 즉, 181번 출력 범프(NO. 181) 내지 740번 출력 범프(NO. 740)가 제2 측부(420)에 양의 제1 방향(10)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 741번 출력 범프(NO. 741) 내지 920번 출력 범프(NO. 920)가 입력 범프(310)의 타측에 양의 제1 방향(10)으로 순차적으로 배치될 수 있다. 도 7은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제2 예시도이다.

한편, 입력 범프(310)가 제2 측부(420)의 중앙에 배치되는 경우, 제1 출력 범프(320a) 및 제2 출력 범프(320b)는 음의 제1 방향(10)으로 순차적으로 배치되거나, 양의 제1 방향(10)으로 순차적으로 배치될 수 있다.

제1 출력 범프(320a) 및 제2 출력 범프(320b)가 음의 제1 방향(10)으로 순차적으로 배치되는 경우, 예를 들어, 도 8에 도시된 바와 같이 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 일측에 음의 제1 방향(10)으로 순차적으로 배치되고, 560개의 제2 출력 범프(320b) 즉, 181번 출력 범프(NO. 181) 내지 740번 출력 범프(NO. 740)가 제1 측부(410)에 음의 제1 방향(10)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 741번 출력 범프(NO. 741) 내지 920번 출력 범프(NO. 920)가 입력 범프(310)의 타측에 음의 제1 방향(10)으로 순차적으로 배치될 수 있다. 도 8은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제3 예시도이다.

또한, 제1 출력 범프(320a) 및 제2 출력 범프(320b)가 양의 제1 방향(10)으로 순차적으로 배치되는 경우, 예를 들어, 도 9에 도시된 바와 같이 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 타측에 양의 제1 방향(10)으로 순차적으로 배치되고, 560개의 제2 출력 범프(320b) 즉, 181번 출력 범프(NO. 181) 내지 740번 출력 범프(NO. 740)가 제1 측부(410)에 양의 제1 방향(10)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 741번 출력 범프(NO. 741) 내지 920번 출력 범프(NO. 920)가 입력 범프(310)의 일측에 양의 제1 방향(10)으로 순차적으로 배치될 수 있다. 도 9는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제4 예시도이다.

범프(230)는 복수 개의 입력 범프(310) 및 복수 개의 출력 범프(320) 외에 도 10에 도시된 바와 같이 복수 개의 더미 범프(330)를 더 포함할 수 있다.

도 10은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 배치 구조를 설명하기 위한 제3 예시도이다. 이하 설명은 도 10을 참조한다.

더미 범프(330)는 구동 회로부(220) 상의 제3 측부(430) 및 제4 측부(440) 중 적어도 한 쪽에 복수 개 배치될 수 있다. 이러한 더미 범프(330)는 입력 범프(310) 및 출력 범프(320) 중 적어도 하나의 역할을 할 수 있다.

예를 들어, 더미 범프(330)가 제3 측부(430) 및 제4 측부(440) 중 어느 한 쪽에 배치되는 경우, 더미 범프(330)는 입력 범프(310) 및 출력 범프(320) 중 어느 하나의 역할을 할 수 있다. 또한, 더미 범프(330)가 제3 측부(430) 및 제4 측부(440) 모두에 배치되는 경우, 제3 측부(430) 및 제4 측부(440) 중 어느 한 쪽에 배치되는 더미 범프(330)는 입력 범프(310)의 역할을 하고, 제3 측부(430) 및 제4 측부(440) 중 다른 한 쪽에 배치되는 더미 범프(330)는 출력 범프(320)의 역할을 할 수 있다. 더미 범프(330)가 제3 측부(430) 및 제4 측부(440) 모두에 배치되는 경우, 더미 범프(330)는 입력 범프(310) 및 출력 범프(320) 중 어느 하나의 역할만 하는 것도 가능하다.

한편, 더미 범프(330)는 제3 측부(430) 및 제4 측부(440) 모두에 형성되지 않을 수 있다. 이 경우, 제3 측부(430) 및 제4 측부(440)는 비어 있을 수 있다.

더미 범프(330)가 출력 범프(320)의 역할을 하는 경우, 복수 개의 더미 범프(330)는 반도체 소자(200)의 신호 순서에 따라 구동 회로부(220) 상에 배열될 수 있다. 이때, 더미 범프(330)는 시계 방향 또는 반시계 방향으로 배열될 수 있다. 이하에서는 제1 출력 범프(320a)가 입력 범프(310)의 양측에 각각 180개 배치되고, 제2 출력 범프(320b)가 입력 범프(310)의 맞은 편에 단독으로 560개 배치되며, 더미 범프(330)가 제3 측부(430) 및 제4 측부(440)에 각각 20개 배치되는 경우를 예로 들어 설명한다.

도 11은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제5 예시도이다. 이하 설명은 도 11을 참조한다.

제1 출력 범프(320a) 및 제2 출력 범프(320b)가 도 6에 도시된 바와 같이 배치되는 경우, 복수 개의 더미 범프(330)는 기판(210)의 중심부를 기준으로 시계 방향으로 배열될 수 있다. 예를 들어, 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 일측에 음의 제1 방향(10)으로 순차적으로 배치되고, 20개의 더미 범프(330) 즉, 181번 출력 범프(NO. 181) 내지 200번 출력 범프(NO. 200)가 제4 측부(440)에 음의 제2 방향(20)으로 순차적으로 배치되며, 560개의 제2 출력 범프(320b) 즉, 201번 출력 범프(NO. 201) 내지 760번 출력 범프(NO. 760)가 제2 측부(420)에 음의 제1 방향(10)으로 순차적으로 배치되고, 나머지 20개의 더미 범프(330) 즉, 761번 출력 범프(NO. 761) 내지 780번 출력 범프(NO. 780)가 양의 제2 방향(20)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 781번 출력 범프(NO. 781) 내지 960번 출력 범프(NO. 960)가 입력 범프(310)의 타측에 음의 제1 방향(10)으로 순차적으로 배치될 수 있다.

그러나 본 실시예가 이에 한정되는 것은 아니다. 복수 개의 더미 범프(330)는 반시계 방향으로 배열될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 일측에 음의 제1 방향(10)으로 순차적으로 배치되고, 20개의 더미 범프(330) 즉, 181번 출력 범프(NO. 181) 내지 200번 출력 범프(NO. 200)가 제4 측부(440)에 양의 제2 방향(20)으로 순차적으로 배치되며, 560개의 제2 출력 범프(320b) 즉, 201번 출력 범프(NO. 201) 내지 760번 출력 범프(NO. 760)가 제2 측부(420)에 음의 제1 방향(10)으로 순차적으로 배치되고, 나머지 20개의 더미 범프(330) 즉, 761번 출력 범프(NO. 761) 내지 780번 출력 범프(NO. 780)가 음의 제2 방향(20)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 781번 출력 범프(NO. 781) 내지 960번 출력 범프(NO. 960)가 입력 범프(310)의 타측에 음의 제1 방향(10)으로 순차적으로 배치될 수 있다. 도 12는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제6 예시도이다.

한편, 복수 개의 더미 범프(330)는 한 방향으로 배열되는 것도 가능하다. 제1 출력 범프(320a) 및 제2 출력 범프(320b)가 도 6에 도시된 바와 같이 배치되는 경우, 복수 개의 더미 범프(330)는 음의 제2 방향(20)으로 배열될 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 일측에 음의 제1 방향(10)으로 순차적으로 배치되고, 20개의 더미 범프(330) 즉, 181번 출력 범프(NO. 181) 내지 200번 출력 범프(NO. 200)가 제4 측부(440)에 음의 제2 방향(20)으로 순차적으로 배치되며, 560개의 제2 출력 범프(320b) 즉, 201번 출력 범프(NO. 201) 내지 760번 출력 범프(NO. 760)가 제2 측부(420)에 음의 제1 방향(10)으로 순차적으로 배치되고, 나머지 20개의 더미 범프(330) 즉, 761번 출력 범프(NO. 761) 내지 780번 출력 범프(NO. 780)가 음의 제2 방향(20)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 781번 출력 범프(NO. 781) 내지 960번 출력 범프(NO. 960)가 입력 범프(310)의 타측에 음의 제1 방향(10)으로 순차적으로 배치될 수 있다. 도 13은 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제7 예시도이다.

복수 개의 더미 범프(330)는 양의 제2 방향(20)으로 배열될 수도 있다. 예를 들어, 도 14에 도시된 바와 같이, 180개의 제1 출력 범프(320a) 즉, 1번 출력 범프(NO. 1) 내지 180번 출력 범프(NO. 180)가 입력 범프(310)의 일측에 음의 제1 방향(10)으로 순차적으로 배치되고, 20개의 더미 범프(330) 즉, 181번 출력 범프(NO. 181) 내지 200번 출력 범프(NO. 200)가 제4 측부(440)에 양의 제2 방향(20)으로 순차적으로 배치되며, 560개의 제2 출력 범프(320b) 즉, 201번 출력 범프(NO. 201) 내지 760번 출력 범프(NO. 760)가 제2 측부(420)에 음의 제1 방향(10)으로 순차적으로 배치되고, 나머지 20개의 더미 범프(330) 즉, 761번 출력 범프(NO. 761) 내지 780번 출력 범프(NO. 780)가 양의 제2 방향(20)으로 순차적으로 배치되며, 나머지 180개의 제1 출력 범프(320a) 즉, 781번 출력 범프(NO. 781) 내지 960번 출력 범프(NO. 960)가 입력 범프(310)의 타측에 음의 제1 방향(10)으로 순차적으로 배치될 수 있다. 도 14는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 범프의 다양한 설치 형태를 설명하기 위한 제8 예시도이다.

한편, 제1 출력 범프(320a) 및 제2 출력 범프(320b)가 도 7 내지 도 9 각각에 도시된 바와 같이 배치되는 경우에도, 복수 개의 더미 범프(330)는 시계 방향으로 배열되거나, 반시계 방향으로 배열되거나, 또는 한 방향으로 배열될 수 있음은 물론이다.

이상 도 6 내지 도 14를 참조하여 반도체 소자(200)를 구성하는 범프(230)의 다양한 실시 형태에 대하여 설명하였다. 본 실시예에서는 제1 출력 범프(320a)의 배열 방향이 제2 출력 범프(320b)의 배열 방향과 동일하게 형성됨으로써, 라우팅 패턴(120)이 우회하여 형성되는 것을 방지할 수 있으며, 회로 기판(130)의 크기를 축소시켜 반도체 패키지의 소형화에 유리한 효과도 얻을 수 있다.

한편, 상기에서 설명한 범프는 접속 단자에 범프가 형성된 점을 참작하여 접속 단자로 해석하여도 무방하다. 즉, 범프(230), 입력 범프(310), 출력 범프(320), 제1 출력 범프(320a), 제2 출력 범프(320b) 및 더미 범프(330)는 각각 접속 단자, 입력 단자, 출력 단자, 제1 출력 단자, 제2 출력 단자 및 더미 단자로 해석하여도 무방하다.

다음으로, 회로 기판(130)에 대하여 설명한다.

회로 기판(130)은 반도체 소자(200)가 실장되는 인쇄 회로 기판이다. 이러한 회로 기판(130)은 본 실시예에서 연성 회로 기판(FPCB; Flexible Printed Circuit Board)으로 구현될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 회로 기판(130)은 경성 필름(Rigid Film) 형태의 기판으로 구현되거나, 경연성 필름(Rigid Flexible Film) 형태의 기판으로 구현되는 것도 가능하다.

회로 기판(130)은 도 15에 도시된 바와 같이 기재층(Base Film; 510) 상에 형성되는 이너 리드 영역(520) 및 아우터 리드 영역(530)을 포함할 수 있다. 도 15는 본 발명의 일 실시예에 따른 반도체 소자가 실장되는 회로 기판의 구조를 개략적으로 도시한 도면이다.

이너 리드 영역(520)은 반도체 소자(200)가 실장되는 영역이다. 이러한 이너 리드 영역(520)은 기재층(510) 상의 중앙에 배치될 수 있으나, 본 실시예가 반드시 이에 한정되는 것은 아니다.

이너 리드 영역(520)은 두 개의 영역으로 나뉘어 반도체 소자(200)의 양측에 배치될 수 있다. 이하에서는 반도체 소자(200)의 일측에 배치되는 이너 리드 영역(520)을 제1 이너 리드 영역(520a)으로 정의하고, 반도체 소자(200)의 타측에 배치되는 이너 리드 영역(520)을 제2 이너 리드 영역(520b)으로 정의하기로 한다.

이너 리드 영역(520) 내에는 복수 개의 이너 리드(inner Lead)가 형성될 수 있다. 복수 개의 이너 리드는 반도체 소자(200)의 각각의 단자(즉, 범프(230))와 전기적으로 연결될 수 있다.

복수 개의 이너 리드는 복수 개의 제1 이너 리드, 복수 개의 제2 이너 리드 및 복수 개의 제3 이너 리드를 포함할 수 있다. 제1 이너 리드는 입력 범프(310)와 각각 전기적으로 연결되는 이너 리드를 말하며, 제2 이너 리드는 입력 범프(310)의 양측에 배치되는 제1 출력 범프(320a)와 각각 전기적으로 연결되는 이너 리드를 말한다. 제1 이너 리드 및 제2 이너 리드는 제1 이너 리드 영역(520a) 상에 형성될 수 있다. 또한, 제3 이너 리드는 입력 범프(310)의 맞은 편에 배치되는 제2 출력 범프(320b)와 각각 전기적으로 연결되는 이너 리드를 말한다. 제3 이너 리드는 제2 이너 리드 영역(520b) 상에 형성될 수 있다.

복수 개의 이너 리드가 이와 같이 제1 이너 리드, 제2 이너 리드 및 제3 이너 리드를 포함하는 경우, 제1 출력 범프(320a) 및 제2 출력 범프(320b)의 경우와 마찬가지로, 제2 이너 리드의 배열 방향은 제3 이너 리드의 배열 방향과 동일하게 형성될 수 있다.

아우터 리드 영역(530)은 외부의 전자 기기와의 연결을 위한 영역이다. 이러한 아우터 리드 영역(530)은 기재층(510) 상의 양단부에 배치될 수 있다. 이하에서는 기재층(510) 상의 일 단부에 배치되는 아우터 리드 영역(530)을 제1 아우터 리드 영역(530a)으로 정의하고, 기재층(510) 상의 타 단부에 배치되는 아우터 리드 영역(530)을 제2 아우터 리드 영역(530b)으로 정의하기로 한다.

제1 아우터 리드 영역(530a) 내 및 제2 아우터 리드 영역(530b)에는 각각 복수 개의 아우터 리드(Outer Lead)가 형성될 수 있다. 제1 아우터 리드 영역(530a) 내에 형성되는 각각의 제1 아우터 리드는 입력 단자와 출력 단자를 포함할 수 있다. 입력 단자의 경우, 입력 수단인 전자 장치와 전기적으로 연결될 수 있으며, 출력 단자의 경우, 배선층(미도시)을 통해 이너 리드와 전기적으로 연결될 수 있다. 배선층은 기재층(510) 상에 형성될 수 있다.

제2 아우터 리드 영역(530b) 내에 형성되는 각각의 제2 아우터 리드도 입력 단자 및/또는 출력 단자를 포함할 수 있다. 입력 단자의 경우, 배선층을 통해 이너 리드와 전기적으로 연결될 수 있으며, 출력 단자의 경우, 출력 수단인 디스플레이 장치와 전기적으로 연결될 수 있다.

여기서, 도 16에 도시된 바와 같이 기재층(510)의 이면에도 배선 패턴(540)을 포함할 수 있으며, 제2 이너 리드는 기재층(510)을 관통하여 도통되는 제1 비아(미도시)를 통해 이면에 형성된 배선 패턴(540)과 연결될 수 있다. 즉, 본 실시예에서는 종래의 경우와 달리 반도체 칩(110)의 양측으로 우회하는 라우팅 패턴(120)을 형성하지 않고, 이면측으로 배선 패턴(540)을 형성함으로써, 회로 기판(130)의 크기를 축소할 수 있으며, 반도체 패키지를 소형화하는 데에 기여할 수 있다. 도 16은 본 발명의 효과를 설명하기 위한 예시도이다.

기재층(510)의 이면에 형성된 배선 패턴(540)은 다시 기재층(510)을 관통하여 도통되는 제2 비아(미도시)를 통해 제2 아우터 리드와 연결될 수 있다.

한편, 제2 아우터 리드는 기재층(510)의 이면측에 형성될 수 있으며, 이때에는 제3 이너 리드가 기재층(510)을 관통하여 도통되는 제3 비아(미도시)를 통해 상기 이면에 형성된 제2 아우터 리드와 연결될 수 있다.

도 17 내지 도 19는 종래의 회로 기판과 본 발명의 회로 기판 간 크기를 비교한 예시도이다. 도 17은 입력 범프(310)의 양측에 제1 출력 범프(320a)가 형성된 경우의 예시이며, 도 18은 회로 기판(130) 상에 두 개의 반도체 소자(200)가 실장된 경우의 예시이다.

회로 기판(130) 상에 복수 개의 반도체 소자(200)가 나란하게 실장되는 경우, 회로 기판(130) 상에 단일 개의 반도체 소자(200)가 실장되는 경우보다 회로 기판(130)의 크기를 더욱 축소시킬 수 있으며, 이에 따라 반도체 패키지의 축소 효과는 더욱 증가할 수 있다.

한편, 도 19는 입력 범프(310)의 일측에 제1 출력 범프(320a)가 형성된 경우의 예시이다. 이 경우에도 회로 기판(130)의 크기를 축소시킬 수 있음은 물론이다.

한편, 제1 아우터 리드 영역(530a) 및 제2 아우터 리드 영역(530b)은 기재층(510) 상의 일 단부에 함께 배치될 수도 있다. 이러한 경우에도 회로 기판(130)의 크기가 축소되는 효과를 얻을 수 있음은 물론이다.

다음으로, 반도체 패키지에 대하여 설명한다.

반도체 패키지는 회로 기판(130) 상에 반도체 소자(200)가 실장되어 형성될 수 있다. 이 경우, 적어도 하나의 반도체 소자(200)가 회로 기판(130) 상에 실장될 수 있다. 복수 개의 반도체 소자(200)가 회로 기판(130) 상에 실장되는 경우, 복수 개의 반도체 소자(200)는 관통 전극을 통해 전기적으로 연결되거나, 와이어 본딩을 통해 전기적으로 연결될 수 있다. 복수 개의 반도체 소자(200)가 회로 기판(130) 상에 적층되는 경우에도 관통 전극을 통해 전기적으로 연결되거나, 와이어 본딩을 통해 전기적으로 연결될 수 있음은 물론이다.

이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

130: 회로 기판 200: 반도체 소자
210: 기판 220: 구동 회로부
230: 범프 310: 입력 범프
320: 출력 범프 320a: 제1 출력 범프
320b: 제2 출력 범프 330: 더미 범프
410: 제1 측부 420: 제2 측부
430: 제3 측부 440: 제4 측부
510: 기재층 520: 이너 리드 영역
520a: 제1 이너 리드 영역 520b: 제2 이너 리드 영역
530: 아우터 리드 영역 530a: 제1 아우터 리드 영역
530b: 제2 아우터 리드 영역

Claims (22)

1. 기판;
   상기 기판 상에 형성되며, 회로 기능을 하는 구동 회로부; 및
   상기 구동 회로부 상에 형성되며, 상기 구동 회로부와 회로 기판을 전기적으로 연결시키는 접속 단자를 포함하며,
   상기 접속 단자는,
   상기 구동 회로부 상의 제1 측부에 배치되는 복수 개의 입력 단자;
   상기 제1 측부에 배치되는 복수 개의 제1 출력 단자; 및
   상기 구동 회로부 상의 제2 측부에 배치되는 복수 개의 제2 출력 단자를 포함하고,
   상기 복수 개의 제1 출력 단자 및 상기 복수 개의 제2 출력 단자에는 각각 단자 번호가 부여되며,
   상기 복수 개의 제1 출력 단자 및 상기 복수 개의 제2 출력 단자는 부여된 단자 번호가 증가하는 방향으로 배열되는 반도체 소자.
2. 제 1 항에 있어서,
   상기 제1 출력 단자의 배열 방향 및 상기 제2 출력 단자의 배열 방향은 상기 반도체 소자의 신호 순서에 따른 배열 방향인 반도체 소자.
3. 제 1 항에 있어서,
   상기 입력 단자, 상기 제1 출력 단자 및 상기 제2 출력 단자는 제1 방향을 따라 배치되며, 상기 제1 방향은 상기 반도체 소자의 장변에 대응하는 방향인 반도체 소자.
4. 제 1 항에 있어서,
   상기 제1 출력 단자는 상기 입력 단자의 일측 또는 양측에 각각 복수 개 배치되거나 상기 입력 단자와 교차 배치되는 반도체 소자.
5. 제 4 항에 있어서,
   제1 순위의 출력 단자는 상기 입력 단자의 일측에 배치되는 제1 출력 단자이고,
   제2 순위의 출력 단자는 제2 출력 단자이며,
   제3 순위의 출력 단자는 상기 입력 단자의 타측에 배치되는 제1 출력 단자인 반도체 소자.
6. 제 4 항에 있어서,
   상기 제1 출력 단자는 상기 기판의 중심부를 기준으로 시계 방향 또는 반시계 방향으로 배열되는 출력 단자인 반도체 소자.
7. 제 1 항에 있어서,
   상기 접속 단자는,
   상기 구동 회로부 상의 제3 측부 및 제4 측부 중 적어도 하나에 배치되는 복수 개의 더미 단자를 더 포함하는 반도체 소자.
8. 제 7 항에 있어서,
   상기 더미 단자는 제2 방향을 따라 배치되며, 상기 제2 방향은 상기 반도체 소자의 단변에 대응하는 방향인 반도체 소자.
9. 제 7 항에 있어서,
   상기 더미 단자는 상기 제1 출력 단자 및 상기 제2 출력 단자와 동일한 출력 단자 역할을 하는 반도체 소자.
10. 제 9 항에 있어서,
    상기 더미 단자는 상기 제3 측부 및 상기 제4 측부에 각각 복수 개 배치되며,
    상기 제3 측부에 배치되는 더미 단자의 배열 방향은 상기 제4 측부에 배치되는 더미 단자의 배열 방향과 동일한 반도체 소자.
11. 제 10 항에 있어서,
    제1 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 일측에 배치되는 제1 출력 단자이고,
    제2 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 어느 하나에 배치되는 더미 단자이며,
    제3 순위의 출력 단자는 상기 제2 측부에 배치되는 제2 출력 단자이고,
    제4 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 다른 하나에 배치되는 더미 단자이며,
    제5 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 타측에 배치되는 제1 출력 단자이고,
    상기 제1 순위의 출력 단자, 상기 제3 순위의 출력 단자 및 상기 제5 순위의 출력 단자는 양의 제1 방향 및 음의 제1 방향 중 어느 하나의 방향으로 순차적으로 배열되며,
    상기 제2 순위의 출력 단자 및 상기 제4 순위의 출력 단자는 양의 제2 방향 및 음의 제2 방향 중 어느 하나의 방향으로 순차적으로 배열되는 반도체 소자.
12. 제 9 항에 있어서,
    상기 더미 단자는 상기 제3 측부 및 상기 제4 측부에 각각 복수 개 배치되며,
    상기 제3 측부에 배치되는 더미 단자의 배열 방향은 상기 제4 측부에 배치되는 더미 단자의 배열 방향과 상이한 반도체 소자.
13. 제 12 항에 있어서,
    제1 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 일측에 배치되는 제1 출력 단자이고,
    제2 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 어느 하나에 배치되는 더미 단자이며,
    제3 순위의 출력 단자는 상기 제2 측부에 배치되는 제2 출력 단자이고,
    제4 순위의 출력 단자는 상기 제3 측부 및 상기 제4 측부 중 다른 하나에 배치되는 더미 단자이며,
    제5 순위의 출력 단자는 상기 제1 측부에서 상기 입력 단자의 타측에 배치되는 제1 출력 단자이고,
    상기 제1 순위의 출력 단자, 상기 제3 순위의 출력 단자 및 상기 제5 순위의 출력 단자는 양의 제1 방향 및 음의 제1 방향 중 어느 하나의 방향으로 순차적으로 배열되며,
    상기 제2 순위의 출력 단자는 양의 제2 방향 및 음의 제2 방향 중 어느 하나의 방향으로 순차적으로 배열되고,
    상기 제4 순위의 출력 단자는 양의 제2 방향 및 음의 제2 방향 중 다른 하나의 방향으로 순차적으로 배열되는 반도체 소자.
14. 제 12 항에 있어서,
    상기 제3 측부에 배치되는 더미 단자의 배열 방향 및 상기 제4 측부에 배치되는 더미 단자의 배열 방향은 시계 방향 또는 반시계 방향 중 어느 하나의 방향을 따르는 반도체 소자.
15. 기재층;
    상기 기재층 상에 형성되며, 반도체 소자와 전기적으로 연결되는 복수 개의 이너 리드를 포함하는 이너 리드 영역;
    상기 기재층 상에 형성되며, 상기 반도체 소자에 의해 처리될 신호를 입력하는 입력 장치와 전기적으로 연결되는 복수 개의 제1 아우터 리드를 포함하는 제1 아우터 리드 영역;
    상기 기재층 상에 형성되며, 상기 반도체 소자에 의해 처리된 신호를 출력하는 출력 장치와 전기적으로 연결되는 복수 개의 제2 아우터 리드를 포함하는 제2 아우터 리드 영역; 및
    상기 이너 리드와 상기 제1 아우터 리드를 전기적으로 연결시키고, 상기 이너 리드와 상기 이너 리드와 상기 제2 아우터 리드를 전기적으로 연결시키는 배선층을 포함하며,
    상기 이너 리드는,
    상기 반도체 소자의 제1 측부에 배치되는 복수 개의 입력 단자와 전기적으로 연결되는 제1 이너 리드;
    상기 제1 측부에 배치되는 복수 개의 제1 출력 단자와 전기적으로 연결되는 제2 이너 리드; 및
    상기 반도체 소자의 제2 측부에 배치되는 복수 개의 제2 출력 단자와 전기적으로 연결되는 제3 이너 리드를 포함하고,
    상기 복수 개의 제1 출력 단자 및 상기 복수 개의 제2 출력 단자에는 각각 단자 번호가 부여되며,
    상기 복수 개의 제1 출력 단자 및 상기 복수 개의 제2 출력 단자는 부여된 단자 번호가 증가하는 방향으로 배열되는 회로 기판.
16. 제 15 항에 있어서,
    상기 제1 아우터 리드 영역은 상기 기재층 상에서 상기 제2 아우터 리드 영역에 마주하는 측부에 배치되거나, 상기 제2 아우터 리드 영역과 동일한 측부에 배치되는 회로 기판.
17. 제 15 항에 있어서,
    상기 기재층의 타면에 배선 패턴을 더 구비하고, 상기 제1 이너 리드는 상기 기재층을 관통하여 도통되는 제1 비아를 통해 상기 배선 패턴과 연결되는 회로 기판.
18. 제 17 항에 있어서,
    상기 제1 이너 리드와 연결되는 상기 배선 패턴은 상기 기재층을 관통하여 도통되는 제2 비아를 통해 상기 제2 아우터 리드와 연결되는 회로 기판.
19. 제 15 항에 있어서,
    상기 제2 아우터 리드 영역은 상기 기재층의 타면에 형성되고,
    상기 제2 이너 리드와 상기 제3 이너 리드는 상기 기재층을 관통하여 도통되는 제3 비아를 통해 상기 제2 아우터 리드 영역으로 연장되는 회로 기판.
20. 제 15 항에 있어서,
    상기 회로 기판은 연성 회로 기판인 회로 기판.
21. 회로 기판; 및
    상기 회로 기판 상에 실장되는 반도체 소자를 포함하며,
    상기 반도체 소자는,
    기판;
    상기 기판 상에 형성되며, 회로 기능을 하는 구동 회로부; 및
    상기 구동 회로부 상에 형성되며, 상기 구동 회로부와 회로 기판을 전기적으로 연결시키는 접속 단자를 포함하고,
    상기 접속 단자는,
    상기 구동 회로부 상의 제1 측부에 배치되는 복수 개의 입력 단자;
    상기 제1 측부에 배치되는 복수 개의 제1 출력 단자; 및
    상기 구동 회로부 상의 제2 측부에 배치되는 복수 개의 제2 출력 단자를 포함하며,
    상기 복수 개의 제1 출력 단자 및 상기 복수 개의 제2 출력 단자에는 각각 단자 번호가 부여되며,
    상기 복수 개의 제1 출력 단자 및 상기 복수 개의 제2 출력 단자는 부여된 단자 번호가 증가하는 방향으로 배열되는 반도체 패키지.
22. 제 21 항에 있어서,
    상기 반도체 소자는 상기 회로 기판 상에 복수 개 실장되며,
    복수 개의 반도체 소자는 상기 회로 기판의 일면 상에 나란하게 실장되거나, 상기 회로 기판의 일면 상에 적층되어 실장되는 반도체 패키지.

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