KR102812876B1

KR102812876B1 - 주사 구동부

Info

Publication number: KR102812876B1
Application number: KR1020200127493A
Authority: KR
Inventors: 임재근; 노진영; 박세혁; 이효진
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-09-29
Filing date: 2020-09-29
Publication date: 2025-05-27
Anticipated expiration: 2040-09-29
Also published as: CN114333718B; CN114333718A; US20220101774A1; US11417264B2; KR20220044059A

Abstract

본 발명의 주사 구동부는, 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 제1 스테이지는: 게이트 전극이 제1 클록 단자에 연결되고, 제1 전극이 제1 캐리 단자에 연결되고, 제2 전극이 제1 노드에 연결되는 제1 트랜지스터; 게이트 전극이 제2 클록 단자에 연결되고, 제1 전극이 제2 캐리 단자에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제2 트랜지스터; 게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 제2 노드에 연결되는 제3 트랜지스터; 게이트 전극이 상기 제2 클록 단자에 연결되고, 제1 전극이 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제4 트랜지스터; 게이트 전극이 상기 제1 클록 단자에 연결되고, 제1 전극이 상기 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제5 트랜지스터; 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자에 출력하고, 제2 주사 신호를 제2 출력 단자에 출력하는 출력부를 포함한다.

Description

주사 구동부{SCAN DRIVER}

본 발명은 주사 구동부에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.

표시 장치는 화소들에 기입된 데이터 전압들에 기초한 발광 조합으로 영상을 표시한다. 데이터 전압들이 기입될 화소들을 선택하기 위해서, 주사 구동부가 필요하다. 이러한 주사 구동부를 구성하는 소자들이 많은 경우, 영상을 표시할 수 없는 데드 스페이스(dead space)가 증가하게 된다.

해결하고자 하는 기술적 과제는, 구성을 간소화함으로써 데드 스페이스를 감소시킬 수 있는 주사 구동부를 제공하는 데 있다.

본 발명의 한 실시예에 따른 주사 구동부는, 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 제1 스테이지는: 게이트 전극이 제1 클록 단자에 연결되고, 제1 전극이 제1 캐리 단자에 연결되고, 제2 전극이 제1 노드에 연결되는 제1 트랜지스터; 게이트 전극이 제2 클록 단자에 연결되고, 제1 전극이 제2 캐리 단자에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제2 트랜지스터; 게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 제2 노드에 연결되는 제3 트랜지스터; 게이트 전극이 상기 제2 클록 단자에 연결되고, 제1 전극이 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제4 트랜지스터; 게이트 전극이 상기 제1 클록 단자에 연결되고, 제1 전극이 상기 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제5 트랜지스터; 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자에 출력하고, 제2 주사 신호를 제2 출력 단자에 출력하는 출력부를 포함한다.

상기 출력부는: 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제1 출력 단자에 연결되고, 제2 전극이 제2 전원 단자에 연결되는 제6 트랜지스터; 게이트 전극이 제3 노드에 연결되고, 제1 전극이 제3 클록 단자에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제7 트랜지스터; 및 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제1 커패시터를 포함할 수 있다.

상기 출력부는: 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제2 출력 단자에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제8 트랜지스터; 게이트 전극이 제4 노드에 연결되고, 제1 전극이 제4 클록 단자에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제9 트랜지스터; 및 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제2 커패시터를 더 포함할 수 있다.

상기 출력부는: 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제3 커패시터; 게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는 제10 트랜지스터; 및 게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되는 제11 트랜지스터를 더 포함할 수 있다.

상기 제3 트랜지스터의 제2 전극은 상기 제2 전원 단자에 연결될 수 있다.

상기 제3 트랜지스터의 제2 전극은 상기 제2 클록 단자에 연결될 수 있다.

상기 제1 스테이지는 게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 상기 제1 클록 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제12 트랜지스터를 더 포함할 수 있다.

상기 복수의 스테이지들 중 제2 스테이지는 제1 캐리 단자가 상기 제1 스테이지의 상기 제2 출력 단자에 연결되고, 제2 캐리 단자가 상기 제1 스테이지의 상기 제1 출력 단자에 연결되고, 제1 클록 단자가 상기 제1 스테이지의 상기 제4 클록 단자에 연결되고, 제2 클록 단자가 상기 제1 스테이지의 상기 제3 클록 단자에 연결되고, 제3 클록 단자가 상기 제1 스테이지의 상기 제2 클록 단자에 연결되고, 제4 클록 단자가 상기 제1 스테이지의 상기 제1 클록 단자에 연결될 수 있다.

상기 제1 스테이지의 상기 제1 캐리 단자 및 상기 제2 캐리 단자는 서로 연결될 수 있다.

상기 제3 트랜지스터의 채널의 폭/길이 비율은 상기 제4 트랜지스터 또는 상기 제5 트랜지스터의 채널의 폭/길이 비율보다 작거나 같을 수 있다.

본 발명의 한 실시예에 따른 주사 구동부는, 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 제1 스테이지는: 게이트 전극이 제1 클록 단자에 연결되고, 제1 전극이 제1 캐리 단자에 연결되고, 제2 전극이 제1 노드에 연결되는 제1 트랜지스터; 게이트 전극이 제2 클록 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 전원 단자에 연결된 제2 트랜지스터; 게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 상기 제1 클록 단자에 연결되고, 제2 전극이 제2 노드에 연결되는 제3 트랜지스터; 게이트 전극이 상기 제1 클록 단자에 연결되고, 제1 전극이 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제4 트랜지스터; 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자에 출력하고, 제2 주사 신호를 제2 출력 단자에 출력하는 출력부를 포함한다.

상기 출력부는: 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제1 출력 단자에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제5 트랜지스터; 게이트 전극이 제3 노드에 연결되고, 제1 전극이 제3 클록 단자에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제6 트랜지스터; 및 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결된 제1 커패시터를 포함할 수 있다.

상기 출력부는: 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제2 출력 단자에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제7 트랜지스터; 게이트 전극이 제4 노드에 연결되고, 제1 전극이 제4 클록 단자에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제8 트랜지스터; 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제2 커패시터를 더 포함할 수 있다.

상기 출력부는: 게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제9 트랜지스터; 게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제10 트랜지스터; 및 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결된 제3 커패시터를 더 포함할 수 있다.

상기 복수의 스테이지들 중 제2 스테이지는 제1 캐리 단자가 상기 제1 스테이지의 상기 제2 출력 단자에 연결되고, 제1 클록 단자가 상기 제1 스테이지의 상기 제4 클록 단자에 연결되고, 제2 클록 단자가 상기 제1 스테이지의 상기 제3 클록 단자에 연결되고, 제3 클록 단자가 상기 제1 스테이지의 상기 제2 클록 단자에 연결되고, 제4 클록 단자가 상기 제1 스테이지의 상기 제1 클록 단자에 연결될 수 있다.

본 발명의 한 실시예에 따른 주사 구동부는, 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 제1 스테이지는: 게이트 전극이 제1 클록 단자에 연결되고, 제1 전극이 제1 캐리 단자에 연결되고, 제2 전극이 제1 노드에 연결되는 제1 트랜지스터; 게이트 전극이 제2 클록 단자에 연결되고, 제1 전극이 제1 전원 단자에 연결되고, 제2 전극이 제2 노드에 연결된 제2 트랜지스터; 게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 상기 제1 클록 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제3 트랜지스터; 게이트 전극이 상기 제1 클록 단자에 연결되고, 제1 전극이 상기 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제4 트랜지스터; 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자에 출력하고, 제2 주사 신호를 제2 출력 단자에 출력하는 출력부를 포함한다.

상기 출력부는: 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제1 출력 단자에 연결되고, 제2 전극이 제2 전원 단자에 연결되는 제5 트랜지스터; 게이트 전극이 제3 노드에 연결되고, 제1 전극이 제3 클록 단자에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제6 트랜지스터; 및 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결된 제1 커패시터를 포함할 수 있다.

본 발명에 따른 주사 구동부는 구성을 간소화함으로써 데드 스페이스를 감소시킬 수 있다.

도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 스테이지를 설명하기 위한 도면이다.
도 5는 도 4의 스테이지의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 6 내지 도 10은 본 발명의 한 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.
도 11은 도 4의 스테이지의 변형예를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 스테이지를 설명하기 위한 도면이다.
도 14는 도 13의 스테이지의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 15는 도 13의 스테이지의 변형예를 설명하기 위한 도면이다.
도 16은 도 15의 스테이지의 예시적인 구동 방법을 설명하기 위한 도면이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.

또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.

도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 및 화소부(14)를 포함할 수 있다.

타이밍 제어부(11)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터 등을 포함할 수 있다. 수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호의 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호의 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 수평 기간에서 RGB 데이터가 공급됨을 가리킬 수 있다. RGB 데이터는 데이터 인에이블 신호에 대응하여 수평 기간들에서 화소행 단위로 공급될 수 있다. 한 프레임에 대응하는 RGB 데이터를 하나의 입력 이미지라고 할 수 있다. 타이밍 제어부(11)는 연속된 입력 이미지들의 계조들이 실질적으로 동일한 경우, 연속된 입력 이미지들을 정지 영상으로 결정할 수 있다. 타이밍 제어부(11)는 연속된 입력 이미지들의 계조들이 실질적으로 다른 경우, 연속된 입력 이미지들을 동영상으로 결정할 수 있다.

데이터 구동부(12)는 입력 이미지의 계조들에 대응하는 데이터 전압들을 화소들로 제공할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조들을 샘플링하고, 계조들에 대응하는 데이터 전압들을 주사 라인 단위로 데이터 라인들(DL1~DLn)에 인가할 수 있다. n은 0보다 큰 정수일 수 있다.

주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여, 주사 라인들(SL1, SL2, SL3, ..., SLm)에 제공할 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.

화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인 및 주사 라인에 연결될 수 있다. i 및 j는 0보다 큰 정수일 수 있다. 예를 들어, 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인 및 j 번째 데이터 라인과 연결된 화소를 의미할 수 있다.

도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.

제1 트랜지스터(T1)의 게이트 전극은 i 번째 주사 라인(SLi)에 연결되고, 제1 전극은 j 번째 데이터 라인(DLj)에 연결되고, 제2 전극은 스토리지 커패시터(Cst)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 스캔 트랜지스터로 명명될 수 있다.

제2 트랜지스터(T2)의 게이트 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제1 전극은 제1 화소 전원 라인(ELVDDL)에 연결되고, 제2 전극은 발광 다이오드(LD)의 애노드에 연결될 수 있다. 제2 트랜지스터(T2)는 구동 트랜지스터로 명명될 수 있다.

스토리지 커패시터(Cst)의 제1 전극은 제1 화소 전원 라인(ELVDDL)에 연결되고, 제2 전극은 제2 트랜지스터(T2)의 게이트 전극에 연결될 수 있다.

발광 다이오드(LD)는 애노드가 제2 트랜지스터(T2)의 제2 전극에 연결되고, 캐소드가 제2 화소 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LD)의 발광 기간 동안, 제1 화소 전원 라인(ELVDDL)에 인가되는 제1 화소 전원 전압은 제2 화소 전원 라인(ELVSSL)에 인가되는 제2 화소 전원 전압보다 클 수 있다.

여기서, 트랜지스터들(T1, T2)은 P 형 트랜지스터로 도시되었지만, 당업자라면 신호의 위상을 반전시켜 적어도 하나의 트랜지스터를 N 형 트랜지스터로 대체하여 사용할 수도 있을 것이다.

주사 라인(SLi)을 통해서 턴-온 레벨(여기서, 로직 로우 레벨)의 주사 신호가 인가되면, 제1 트랜지스터(T1)는 턴-온 상태가 된다. 이때, 데이터 라인(DLj)에 인가된 데이터 전압이 스토리지 커패시터(Cst)에 저장된다.

제2 트랜지스터(T2)의 제1 전극 및 제2 전극 사이에는 스토리지 커패시터(Cst)의 제1 전극과 제2 전극의 전압 차이에 대응하는 구동 전류가 흐르게 된다. 이에 따라, 발광 다이오드(LD)는 데이터 전압에 대응하는 휘도로 발광하게 된다.

다음으로, 주사 라인(SLi)을 통해서 턴-오프 레벨(여기서, 로직 하이 레벨)의 주사 신호가 인가되면, 제1 트랜지스터(T1)가 턴-오프되고, 데이터 라인(DLj)과 스토리지 커패시터(Cst)의 제2 전극이 전기적으로 분리된다. 따라서, 데이터 라인(DLj)의 데이터 전압이 변동되더라도, 스토리지 커패시터(Cst)의 제2 전극에 저장된 전압은 변동되지 않는다.

본 발명의 실시예들은 도 2의 화소(PXij) 뿐만 아니라, 종래 기술에 따른 다른 화소 회로를 갖는 화소에도 적용될 수 있다.

도 3은 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.

도 3을 참조하면 주사 구동부(13a)는 복수의 스테이지들(ST1a, ST2a, ST3a, ST4a, ...)을 포함할 수 있다.

각각의 스테이지들(ST1a, ST2a, ST3a, ST4a, ...)은 제1 전원 단자(IV1), 제2 전원 단자(IV2), 제1 캐리 단자(IC1), 제2 캐리 단자(IC2), 제1 클록 단자(IK1), 제2 클록 단자(IK2), 제3 클록 단자(IK3), 제4 클록 단자(IK4), 제1 출력 단자(OT1), 및 제2 출력 단자(OT2)를 포함할 수 있다.

스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제1 전원 단자들(IV1)은 제1 전원 라인(VGLL)에 연결되고, 제2 전원 단자들(IV2)은 제2 전원 라인(VGHL)에 연결될 수 있다. 제2 전원 라인(VGHL)의 제2 전원 전압은 제1 전원 라인(VGLL)의 제1 전원 전압보다 클 수 있다.

스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제1 캐리 단자들(IC1)은 이전 스테이지의 제2 출력 단자(OT2)에 연결될 수 있다. 또한, 스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제2 캐리 단자들(IC2)은 이전 스테이지의 제1 출력 단자(OT1)에 연결될 수 있다. 다만, 제1 스테이지(ST1a)의 제1 캐리 단자(IC1) 및 제2 캐리 단자(IC2)는 서로 연결될 수 있다. 예를 들어, 제1 스테이지(ST1a)의 제1 캐리 단자(IC1) 및 제2 캐리 단자(IC2)는 주사 시작 라인(FLML)에 공통적으로 연결될 수 있다.

스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제1 클록 단자들(IK1)은 제1 클록 라인(CKL1) 또는 제3 클록 라인(CKL3)에 교번하여 연결될 수 있다. 예를 들어, 홀수 번째 스테이지들(ST1a, ST3a)의 제1 클록 단자들(IK1)은 제1 클록 라인(CKL1)에 연결되고, 짝수 번째 스테이지들(ST2a, ST4a)의 제1 클록 단자들(IK1)은 제3 클록 라인(CKL3)에 연결될 수 있다.

스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제2 클록 단자들(IK2)은 제4 클록 라인(CKL4) 또는 제2 클록 라인(CKL2)에 교번하여 연결될 수 있다. 예를 들어, 홀수 번째 스테이지들(ST1a, ST3a)의 제2 클록 단자들(IK2)은 제4 클록 라인(CKL4)에 연결되고, 짝수 번째 스테이지들(ST2a, ST4a)의 제2 클록 단자들(IK2)은 제2 클록 라인(CKL2)에 연결될 수 있다.

스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제3 클록 단자들(IK3)은 제2 클록 라인(CKL2) 또는 제4 클록 라인(CKL4)에 교번하여 연결될 수 있다. 예를 들어, 홀수 번째 스테이지들(ST1a, ST3a)의 제3 클록 단자들(IK3)은 제2 클록 라인(CKL2)에 연결되고, 짝수 번째 스테이지들(ST2a, ST4a)의 제3 클록 단자들(IK3)은 제4 클록 라인(CKL4)에 연결될 수 있다.

스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제4 클록 단자들(IK4)은 제3 클록 라인(CKL3) 또는 제1 클록 라인(CKL1)에 교번하여 연결될 수 있다. 예를 들어, 홀수 번째 스테이지들(ST1a, ST3a)의 제4 클록 단자들(IK4)은 제3 클록 라인(CKL3)에 연결되고, 짝수 번째 스테이지들(ST2a, ST4a)의 제4 클록 단자들(IK4)은 제1 클록 라인(CKL1)에 연결될 수 있다.

각각의 스테이지들(ST1a, ST2a, ST3a, ST4a, ...)의 제1 출력 단자(OT1) 및 제2 출력 단자(OT2)는 서로 다른 주사 라인에 연결될 수 있다. 예를 들어, 제1 출력 단자들(OT1)은 홀수 번째 주사 라인들(SL1, SL3, SL5, SL7, ...)에 연결되고, 제2 출력 단자들(OT2)은 짝수 번째 주사 라인들(SL2, SL4, SL6, SL8, ...)에 연결될 수 있다.

예를 들어, 제2 스테이지(ST2a)는 제1 캐리 단자(IC1)가 제1 스테이지(ST1a)의 제2 출력 단자(OT2)에 연결되고, 제2 캐리 단자(IC2)가 제1 스테이지(ST1a)의 제1 출력 단자(OT1)에 연결되고, 제1 클록 단자(IK1)가 제1 스테이지(ST1a)의 제4 클록 단자(IK4)에 연결되고, 제2 클록 단자(IK2)가 제1 스테이지(ST1a)의 제3 클록 단자(IK3)에 연결되고, 제3 클록 단자(IK3)가 제1 스테이지(ST1a)의 제2 클록 단자(IK2)에 연결되고, 제4 클록 단자(IK4)가 제1 스테이지(ST1a)의 제1 클록 단자(IK1)에 연결될 수 있다.

다른 실시예들에서, 홀수 번째의 구성이 짝수 번째의 구성으로 치환되고, 짝수 번째의 구성이 홀수 번째의 구성으로 치환될 수도 있다.

도 4는 본 발명의 한 실시예에 따른 스테이지를 설명하기 위한 도면이다.

도 4를 참조하면, 제1 스테이지(ST1a)는 복수의 트랜지스터들(T1a~T11a) 및 복수의 커패시터들(C1a~C3a)을 포함할 수 있다. 주사 구동부(13a)의 다른 스테이지들(ST2a, ST3a, ST4a, ...)도 제1 스테이지(ST1a)와 동일한 구성을 가질 수 있다.

제1 스테이지(ST1a)는 제1 노드(N1a)의 전압 및 제2 노드(N2a)의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자(OT1)에 출력하고, 제2 주사 신호를 제2 출력 단자(OT2)에 출력하는 출력부(OPPa)를 포함할 수 있다. 한 실시예에 따르면, 출력부(OPPa)는 제6 내지 제11 트랜지스터들(T6a~T11a) 및 제1 내지 제3 커패시터들(C1a~C3a)을 포함할 수 있다.

제1 트랜지스터(T1a)는 게이트 전극이 제1 클록 단자(IK1)에 연결되고, 제1 전극이 제1 캐리 단자(IC1)에 연결되고, 제2 전극이 제1 노드(N1a)에 연결될 수 있다. 제1 캐리 단자(IC1)는 주사 시작 라인(FLML)과 연결될 수 있다. 제1 클록 단자(IK1)는 제1 클록 라인(CKL1)과 연결될 수 있다.

제2 트랜지스터(T2a)는 게이트 전극이 제2 클록 단자(IK2)에 연결되고, 제1 전극이 제2 캐리 단자(IC2)에 연결되고, 제2 전극이 제1 노드(N1a)에 연결될 수 있다. 제2 캐리 단자(IC2)는 주사 시작 라인(FLML)과 연결될 수 있다. 제2 클록 단자(IK2)는 제4 클록 라인(CKL4)과 연결될 수 있다.

제3 트랜지스터(T3a)는 게이트 전극이 제1 노드(N1a)에 연결되고, 제1 전극이 제2 노드(N2a)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다. 한 실시예에서, 제3 트랜지스터(T3a)의 채널의 폭/길이 비율은 제4 트랜지스터(T4a) 또는 제5 트랜지스터(T5a)의 채널의 폭/길이 비율보다 작거나 같을 수 있다. 제2 전원 단자(IV2)는 제2 전원 라인(VGHL)과 연결될 수 있다.

제4 트랜지스터(T4a)는 게이트 전극이 제2 클록 단자(IK2)에 연결되고, 제1 전극이 제1 전원 단자(IV1)에 연결되고, 제2 전극이 제2 노드(N2a)에 연결될 수 있다. 제1 전원 단자(IV1)는 제1 전원 라인(VGLL)과 연결될 수 있다.

제5 트랜지스터(T5a)는 게이트 전극이 제1 클록 단자(IK1)에 연결되고, 제1 전극이 제1 전원 단자(IV1)에 연결되고, 제2 전극이 제2 노드(N2a)에 연결될 수 있다.

제6 트랜지스터(T6a)는 게이트 전극이 제2 노드(N2a)에 연결되고, 제1 전극이 제1 출력 단자(OT1)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다. 제1 출력 단자(OT1)는 제1 주사 라인(SL1)에 연결될 수 있다.

제7 트랜지스터(T7a)는 게이트 전극이 제3 노드(N3a)에 연결되고, 제1 전극이 제3 클록 단자(IK3)에 연결되고, 제2 전극이 제1 출력 단자(OT1)에 연결될 수 있다. 제3 클록 단자(IK3)는 제2 클록 라인(CKL2)과 연결될 수 있다.

제1 커패시터(C1a)는 제1 전극이 제3 노드(N3a)에 연결되고, 제2 전극이 제1 출력 단자(OT1)에 연결될 수 있다.

제8 트랜지스터(T8a)는 게이트 전극이 제2 노드(N2a)에 연결되고, 제1 전극이 제2 출력 단자(OT2)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다. 제2 출력 단자(OT2)는 제2 주사 라인(SL2)에 연결될 수 있다.

제9 트랜지스터(T9a)는 게이트 전극이 제4 노드(N4a)에 연결되고, 제1 전극이 제4 클록 단자(IK4)에 연결되고, 제2 전극이 제2 출력 단자(OT2)에 연결될 수 있다. 제4 클록 단자(IK4)는 제3 클록 라인(CKL3)과 연결될 수 있다.

제2 커패시터(C2a)는 제1 전극이 제4 노드(N4a)에 연결되고, 제2 전극이 제2 출력 단자(OT2)에 연결될 수 있다.

제3 커패시터(C3a)는 제1 전극이 제2 노드(N2a)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다.

제10 트랜지스터(T10a)는 게이트 전극이 제1 전원 단자(IV1)에 연결되고, 제1 전극이 제1 노드(N1a)에 연결되고, 제2 전극이 제3 노드(N3a)에 연결될 수 있다.

제11 트랜지스터(T11a)는 게이트 전극이 제1 전원 단자(IV1)에 연결되고, 제1 전극이 제1 노드(N1a)에 연결되고, 제2 전극이 제4 노드(N4a)에 연결될 수 있다.

본 실시예에 의하면, 2 개의 스테이지를 하나의 스테이지로 구현할 수 있으므로, 데드 스페이스를 감소시킬 수 있다.

도 5는 도 4의 스테이지의 예시적인 구동 방법을 설명하기 위한 도면이다.

제1 클록 라인(CKL1)에는 제1 클록 신호(CK1)가 인가되고, 제2 클록 라인(CKL2)에는 제2 클록 신호(CK2)가 인가되고, 제3 클록 라인(CKL3)에는 제3 클록 신호(CK3)가 인가되고, 제4 클록 라인(CKL4)에는 제4 클록 신호(CK4)가 인가될 수 있다. 제1 클록 신호(CK1) 내지 제4 클록 신호(CK4)는 주파수가 동일하고 위상이 서로 다른 신호들일 수 있다. 예를 들어, 턴-온 레벨(로직 로우 레벨)의 제1 클록 신호(CK1), 턴-온 레벨의 제2 클록 신호(CK2), 턴-온 레벨의 제3 클록 신호(CK3), 및 턴-온 레벨의 제4 클록 신호(CK4)가 순차적으로 공급될 수 있다.

먼저, 제1 주사 시작 라인(FLML)에 턴-온 레벨(로직 로우 레벨)의 주사 시작 신호(FLM)가 인가될 수 있다.

시점(t1a)에서 턴-온 레벨의 제1 클록 신호(CK1)가 인가됨에 따라, 제1 트랜지스터(T1a) 및 제5 트랜지스터(T5a)가 턴-온된다. 제1 트랜지스터(T1a)가 턴-온됨에 따라 제1 노드(N1a)는 로직 로우 레벨로 방전될 수 있다. 이때, 제10 트랜지스터(T10a)는 턴-온 상태이므로 제3 노드(N3a)는 로직 로우 레벨로 방전될 수 있고, 제7 트랜지스터(T7a)는 턴-온될 수 있다. 또한, 제11 트랜지스터(T11a)는 턴-온 상태이므로, 제4 노드(N4a)는 로직 로우 레벨로 방전될 수 있고, 제9 트랜지스터(T9a)는 턴-온될 수 있다.

제1 노드(N1a)가 로직 로우 레벨로 방전됨에 따라, 제3 트랜지스터(T3a)는 턴-온될 수 있다. 이에 따라서, 제2 전원 라인(VGHL), 제3 트랜지스터(T3a), 제5 트랜지스터(T5a) 및 제1 전원 라인(VGLL)으로 연결되는 전류 경로가 형성될 수 있다. 이때, 흐르는 전류는 충분히 작게 설정될 수 있다.

예를 들어, 제3 트랜지스터(T3a)의 채널의 폭/길이 비율은 제5 트랜지스터(T5a)의 채널의 폭/길이 비율보다 작거나 같을 수 있다. 제3 트랜지스터(T3a)의 채널의 폭/길이 비율이 제5 트랜지스터(T5a)의 채널의 폭/길이 비율보다 작은 경우, 제3 트랜지스터(T3a)을 통해서 제2 노드(N2a)로 들어오는 전류는 제5 트랜지스터(T5a)를 통해서 제2 노드(N2a)로부터 나가는 전류보다 작으므로, 시점(t1a)에서 제2 노드(N2a)는 로직 로우 레벨을 유지할 수 있다. 제3 트랜지스터(T3a)의 채널의 폭/길이 비율이 제5 트랜지스터(T5a)의 채널의 폭/길이 비율과 동일하더라도, 흐르는 전류는 충분히 작기 때문에 소비 전력이나 구동 면에서 문제는 발생하지 않을 수 있다.

시점(t2a)에서 턴-오프 레벨(로직 하이 레벨)의 제1 클록 신호(CK1)가 공급됨에 따라, 제1 트랜지스터(T1a) 및 제5 트랜지스터(T5a)는 턴-오프될 수 있다. 이때, 제3 트랜지스터(T3a)는 턴-온 상태를 유지하므로, 제2 노드(N2a)는 제2 전원 전압(로직 하이 레벨)으로 충전될 수 있다.

시점(t3a)에서 턴-온 레벨(로직 로우 레벨)의 제2 클록 신호(CK2)가 공급됨에 따라, 제1 커패시터(C1a)를 통해 커플링된 제3 노드(N3a)의 전압이 로직 로우 레벨보다 더 낮아질 수 있다. 이에 따라, 제7 트랜지스터(T7a)에 충분히 높은 소스-게이트 전압이 인가되고, 제1 주사 라인(SL1)에 턴-온 레벨(로직 로우 레벨)의 제1 주사 신호(SO1)가 출력될 수 있다.

이때, 제10 트랜지스터(T10a)는 제3 노드(N3a)의 너무 낮은 전압이 제1 노드(N1a)에 인가되지 않도록 방지하는 역할을 할 수 있다. 이에 따라, 제1 노드(N1a)는 로직 로우 레벨을 유지할 수 있고, 제1 노드(N1a)에 연결된 다른 트랜지스터들에 스트레스가 인가되는 것을 방지할 수 있다.

시점(t4a)에서 턴-온 레벨(로직 로우 레벨)의 제3 클록 신호(CK3)가 공급됨에 따라, 제2 커패시터(C2a)를 통해 커플링된 제4 노드(N4a)의 전압이 로직 로우 레벨보다 더 낮아질 수 있다. 이에 따라, 제9 트랜지스터(T9a)에 충분히 높은 소스-게이트 전압이 인가되고, 제2 주사 라인(SL2)에 턴-온 레벨(로직 로우 레벨)의 제2 주사 신호(SO2)가 출력될 수 있다.

이때, 제11 트랜지스터(T11a)는 제4 노드(N4a)의 너무 낮은 전압이 제1 노드(N1a)에 인가되지 않도록 방지하는 역할을 할 수 있다. 이에 따라, 제1 노드(N1a)는 로직 로우 레벨을 유지할 수 있고, 제1 노드(N1a)에 연결된 다른 트랜지스터들에 스트레스가 인가되는 것을 방지할 수 있다.

시점(t5a)에서 턴-온 레벨(로직 로우 레벨)의 제4 클록 신호(CK4)가 공급됨에 따라, 제2 트랜지스터(T2a) 및 제4 트랜지스터(T4a)가 턴-온될 수 있다. 이때, 주사 시작 신호(FLM)는 턴-오프 레벨(로직 하이 레벨)이므로, 제1 노드(N1a), 제3 노드(N3a), 및 제4 노드(N4a)는 로직 하이 레벨로 충전될 수 있다. 또한, 제2 노드(N2a)는 제4 트랜지스터(T4a)를 통해서 로직 로우 레벨의 제1 전원 전압으로 방전될 수 있다.

도 6 내지 도 10은 본 발명의 한 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.

표시 장치(10)는 복수의 제1 프레임 기간들(FP1)을 포함하는 제1 표시 모드로 동작하거나, 복수의 제2 프레임 기간들(FP2)을 포함하는 제2 표시 모드로 동작할 수 있다. 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1) 보다 길 수 있다. 예를 들어, 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)의 정수 배일 수 있다. 예를 들어, 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)의 2p 배일 수 있고, 이때 p는 0보다 큰 정수일 수 있다. 도 6의 실시예에서는 제2 프레임 기간(FP2)이 제1 프레임 기간(FP1)의 2 배이다.

제1 표시 모드는 입력 이미지들(프레임들)을 고주파수로 표시함으로써 동영상 표시에 적합하고, 제2 표시 모드는 입력 이미지들을 저주파수로 표시함으로써 정지 영상 표시에 적합하다. 표시 장치(10)는 동영상을 표시하다가 정지 영상이 검출되는 경우, 제1 표시 모드에서 제2 표시 모드로 전환할 수 있다. 또한, 표시 장치(10)는 정지 영상을 표시하다가 동영상이 검출되는 경우, 제2 표시 모드에서 제1 표시 모드로 전환할 수 있다.

도 6을 참조하면, 설명의 편의를 위해서 j 번째 데이터 라인(DLj) 및 화소들(PX1j, PX2j)을 기준으로 설명한다. 예시적인 제1 화소(PX1j)는 j 번째 데이터 라인 및 제1 주사 라인(SL1)에 연결될 수 있다. 예시적인 제2 화소(PX2j)는 j 번째 데이터 라인 및 제2 주사 라인(SL2)에 연결될 수 있다.

각각의 제1 프레임 기간(FP1)에서, 데이터 구동부(12)는 주사 라인들에 대응하는 데이터 전압들을 데이터 라인들에 순차적으로 인가할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT1, DT2, ..., DT(m-1), DTm)을 j 번째 데이터 라인(DLj)에 순차적으로 인가할 수 있다. 제1 프레임 기간(FP1)을 1/60 초라고 가정할 때, 제1 화소(PX1j)에는 제1 데이터 전압(DT1)이 60 Hz로 공급될 수 있다. 따라서, 제1 화소(PX1j)는 제1 데이터 전압(DT1)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의해서 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제1 프레임 기간들(FP1)에 대응하는 제1 화소(PX1j)의 휘도 파형이 예시적으로 도시된다.

각각의 제2 프레임 기간(FP2)은 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)을 포함할 수 있다. 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)의 길이는 동일할 수 있다. 예를 들어, 제2 프레임 기간(FP2)을 1/30 초라고 가정할 때, 각각의 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)은 1/60 초일 수 있다.

예를 들어, 각각의 제1 서브 프레임 기간(SFP1)에서, 데이터 구동부(12)는 홀수 번째 화소행에 대응하는 데이터 전압들을 데이터 라인들에 순차적으로 인가할 수 있다. 화소행은 동일한 주사 라인에 연결된 화소들을 의미할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT1, DT3, ..., DT(m-1))을 j 번째 데이터 라인(DLj)에 순차적으로 인가할 수 있다. 각각의 제2 서브 프레임 기간(SFP2)에서, 데이터 구동부(12)는 짝수 번째 화소행에 대응하는 데이터 전압들을 데이터 라인들에 순차적으로 인가할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT2, DT4, ..., DTm)을 j 번째 데이터 라인(DLj)에 순차적으로 인가할 수 있다.

이에 따라, 제1 화소(PX1j)에는 제1 데이터 전압(DT1)이 30 Hz로 공급될 수 있다. 따라서, 제1 화소(PX1j)는 제1 데이터 전압(DT1)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의해서 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제2 프레임 기간들(FP2)에 대응하는 제1 화소(PX1j)의 휘도 파형이 예시적으로 도시된다. 또한, 제2 화소(PX2j)에는 제2 데이터 전압(DT2)이 30 Hz로 인가될 수 있다. 따라서, 제2 화소(PX2j)는 제2 데이터 전압(DT2)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의해서 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제2 프레임 기간들(FP2)에 대응하는 제2 화소(PX2j)의 휘도 파형이 예시적으로 도시된다.

이때, 제1 화소(PX1j) 및 제2 화소(PX2j)는 인접하여 위치하므로, 일반적인 입력 이미지에서 제1 데이터 전압(DT1) 및 제2 데이터 전압(DT2)는 일반적으로 동일하거나 유사할 수 있다.

제1 화소(PX1j)가 최고 휘도인 시점과 제2 화소(PX2j)가 최고 휘도인 시점이 교번하여 위치하므로, 사용자는 제1 화소(PX1j) 및 제2 화소(PX2j)의 평균 휘도 파형(AVG)을 60 Hz로 인식할 수 있다. 이에 따라, 제1 표시 모드 및 제2 표시 모드가 전환되더라도, 휘도 파형의 차이에 따른 플리커 시인이 방지된다.

한 실시예에 따르면, 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2) 각각이 데이터 블랭크 기간(data blank period, BPC)을 포함할 수 있다. 데이터 블랭크 기간(BPC)은, 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2) 각각에서, 데이터 구동부(12)가 데이터 전압들의 공급을 종료하고 난 후의 잔여 기간일 수 있다. 데이터 블랭크 기간(BPC) 동안, 데이터 구동부(12)는 전체 또는 적어도 일부(감마 앰프(gamma amp), 디지털 로직(digital logic))가 파워 오프되어, 소비 전력이 감소할 수 있다.

도 7을 참조하면, 제1 프레임 기간(FP1)에서의 제어 신호들이 예시적으로 도시된다.

제1 프레임 기간(FP1) 동안, 타이밍 제어부(11)는 턴-온 레벨의 클록 신호들(CK1, CK2, CK3, CK4)을 순차적으로 인가할 수 있다. 예를 들어, 턴-온 레벨의 클록 신호들(CK1, CK2, CK3, CK4)의 각각의 주기는 4 수평 주기일 수 있다.

또한, 타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제1 클록 신호(CK1) 및 턴-온 레벨의 제2 클록 신호(CK2)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 2 수평 주기일 수 있다.

제1 프레임 기간(FP1) 동안, 주사 구동부(13a)는 홀수 번째 주사 라인들(SL1, SL3, ...) 및 짝수 번째 주사 라인들(SL2, SL4, ...)에 교번하여 턴-온 레벨의 주사 신호들(SO1, SO2, SO3, SO4, ...)을 인가할 수 있다.

도 5의 구동 방법을 참조하면, 턴-온 레벨의 제2 클록 신호(CK2)에 대응하여 턴-온 레벨의 제1 주사 신호(SO1)가 생성될 수 있다. 또한, 턴-온 레벨의 제3 클록 신호(CK3)에 대응하여 턴-온 레벨의 제2 주사 신호(SO2)가 생성될 수 있다. 유사하게, 턴-온 레벨의 제4 클록 신호(CK4)에 대응하여 턴-온 레벨의 제3 주사 신호(SO3)가 생성될 수 있다. 또한, 턴-온 레벨의 제1 클록 신호(CK1)에 대응하여 턴-온 레벨의 제4 주사 신호(SO4)가 생성될 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 주사 신호들(SO1, SO2, SO3, SO4, ...)에 동기하도록 데이터 전압들을 공급할 수 있다. 예를 들어, 데이터 구동부(12)는 이전 수평 기간의 로직 하이 레벨의 데이터 인에이블 신호(DE)에 의해 래치(latch)된 계조들에 대응하여, 현재 수평 기간에서 데이터 전압들을 공급할 수 있다.

도 8을 참조하면, 제2 프레임 기간(FP2) 중 제1 서브 프레임 기간(SFP1)에서의 제어 신호들이 예시적으로 도시된다. 구체적으로, 도 8은 제1 서브 프레임 기간(SFP1) 중 데이터 블랭크 기간(BPC)을 제외한 기간에서의 제어 신호들이 도시된다.

제1 서브 프레임 기간(SFP1) 동안, 타이밍 제어부(11)는 턴-오프 레벨의 제1 클록 신호(CK1) 및 제3 클록 신호(CK3)를 유지하고, 턴-온 레벨의 제4 클록 신호(CK4) 및 제2 클록 신호(CK2)를 순차적으로 공급할 수 있다.

본 실시예에서, 제1 서브 프레임 기간(SFP1)에서 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 클록 신호들(CK2, CK4)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 클록 신호들(CK2, CK4)을 인가하는 주기보다 짧을 수 있다. 예를 들어, 턴-온 레벨의 클록 신호들(CK2, CK4)의 각각의 주기는 2 수평 주기일 수 있다.

제1 서브 프레임 기간(SFP1) 동안, 주사 구동부(13a)는 홀수 번째 주사 라인들(SL1, SL3, ...)에 턴-온 레벨의 주사 신호들(SO1, SO3, ...)을 인가하고, 짝수 번째 주사 라인들(SL2, SL4, ...)에 턴-오프 레벨의 주사 신호들(SO2, SO4, ...)을 유지할 수 있다. 제1 서브 프레임 기간(SFP1)에서 홀수 번째 주사 라인들(SL1, SL3, ...)에 턴-온 레벨의 주사 신호들(SO1, SO3, ...)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 홀수 번째 주사 신호들(SO1, SO3, ...)을 인가하는 주기보다 짧을 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 홀수 번째 주사 신호들(SO1, SO3, ...)에 동기하도록 데이터 전압들을 공급할 수 있다.

도 9를 참조하면, 제2 프레임 기간(FP2) 중 데이터 블랭크 기간(BPC)에서의 제어 신호들이 예시적으로 도시된다. 데이터 블랭크 기간(BPC)에서, 턴-오프 레벨의 클록 신호들(CK1, CK2, CK3, CK4), 턴-오프 레벨의 주사 신호들(SO1, SO2, SO3, SO4, ...), 및 턴-오프 레벨의 주사 시작 신호(FLM)가 유지될 수 있다.

전술한 바와 같이, 데이터 블랭크 기간(BPC) 동안, 데이터 구동부(12)는 전체 또는 적어도 일부(감마 앰프(gamma amp), 디지털 로직(digital logic))가 파워 오프되어, 소비 전력이 감소할 수 있다.

도 10을 참조하면, 제2 프레임 기간(FP2) 중 제2 서브 프레임 기간(SFP2)에서의 제어 신호들이 예시적으로 도시된다. 구체적으로, 도 10은 제2 서브 프레임 기간(SFP2) 중 데이터 블랭크 기간(BPC)을 제외한 기간에서의 제어 신호들이 도시된다.

제2 서브 프레임 기간(SFP2) 동안, 타이밍 제어부(11)는 턴-오프 레벨의 제2 클록 신호(CK2) 및 제4 클록 신호(CK4)를 유지하고, 턴-온 레벨의 제1 클록 신호(CK1) 및 제3 클록 신호(CK3)를 순차적으로 공급할 수 있다.

본 실시예에서, 제2 서브 프레임 기간(SFP2)에서 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 클록 신호들(CK1, CK3)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 클록 신호들(CK1, CK3)을 인가하는 주기보다 짧을 수 있다. 예를 들어, 턴-온 레벨의 클록 신호들(CK1, CK3)의 각각의 주기는 2 수평 주기일 수 있다.

제2 서브 프레임 기간(SFP2) 동안, 주사 구동부(13a)는 짝수 번째 주사 라인들(SL2, SL4, ...)에 턴-온 레벨의 주사 신호들(SO2, SO4, ...)을 인가하고, 홀수 번째 주사 라인들(SL1, SL3, ...)에 턴-오프 레벨의 주사 신호들(SO1, SO3, ...)을 유지할 수 있다. 제2 서브 프레임 기간(SFP2)에서 짝수 번째 주사 라인들(SL2, SL4, ...)에 턴-온 레벨의 주사 신호들(SO2, SO4, ...)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 짝수 번째 주사 신호들(SO2, SO4, ...)을 인가하는 주기보다 짧을 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 짝수 번째 주사 신호들(SO2, SO4, ...)에 동기하도록 데이터 전압들을 공급할 수 있다.

도 11은 도 4의 스테이지의 변형예를 설명하기 위한 도면이다.

도 4의 제1 스테이지(ST1a)와 비교했을 때, 도 11의 제1 스테이지(ST1a')는 제12 트랜지스터(T12a')를 더 포함하고, 제3 트랜지스터(T3a')의 연결 관계가 다르다. 제1 스테이지(ST1a') 및 제1 스테이지(ST1a)의 다른 구성들은 동일하므로, 중복된 설명은 생략한다. 예를 들어, 출력부(OPPa')와 출력부(OPPa)의 구성은 서로 동일할 수 있다.

제3 트랜지스터(T3a')는 게이트 전극이 제1 노드(N1a)에 연결되고, 제1 전극이 제2 노드(N2a)에 연결되고, 제2 전극이 제2 클록 단자(IK2)에 연결될 수 있다.

제12 트랜지스터(T12a')는 게이트 전극이 제1 노드(N1a)에 연결되고, 제1 전극이 제1 클록 단자(IK1)에 연결되고, 제2 전극이 제2 노드(N2a)에 연결될 수 있다.

제1 스테이지(ST1a')는 도 5 내지 도 10의 구동 방법과 동일하게 구동될 수 있으므로, 이에 대한 중복된 설명은 생략한다.

도 12는 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.

도 3의 주사 구동부(13a)와 비교했을 때, 도 12의 주사 구동부(13b)는 각각의 스테이지들(ST1b, ST2b, ST3b, ST4b, ...)이 제2 캐리 단자(IC2)를 포함하지 않는다.

따라서, 도 3과 달리 제2 캐리 단자(IC2)와 이전 스테이지의 제1 출력 단자(OT1)를 연결하는데 사용하는 캐리 라인이 불필요하다. 이에 따라, 도 12의 주사 구동부(13b)는 데드 스페이스 감소에 더 효과적일 수 있다.

도 13은 본 발명의 다른 실시예에 따른 스테이지를 설명하기 위한 도면이다.

도 13을 참조하면, 제1 스테이지(ST1b)는 복수의 트랜지스터들(T1b~T10b) 및 복수의 커패시터들(C1b~C3b)을 포함할 수 있다. 주사 구동부(13b)의 다른 스테이지들(ST2b, ST3b, ST4b, ...)도 제1 스테이지(ST1b)와 동일한 구성을 가질 수 있다.

제1 스테이지(ST1b)는 제1 노드(N1b)의 전압 및 제2 노드(N2b)의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자(OT1)에 출력하고, 제2 주사 신호를 제2 출력 단자(OT2)에 출력하는 출력부(OPPb)를 포함할 수 있다. 한 실시예에서, 출력부(OPPb)는 제5 내지 제 10 트랜지스터들(T5b~T6b) 및 제1 내지 제3 커패시터들(C1b~C3b)을 포함할 수 있다.

제1 트랜지스터(T1b)는 게이트 전극이 제1 클록 단자(IK1)에 연결되고, 제1 전극이 제1 캐리 단자(IC1)에 연결되고, 제2 전극이 제1 노드(N1b)에 연결될 수 있다. 제1 클록 단자(IK1)는 제1 클록 라인(CKL1)과 연결될 수 있다.

제2 트랜지스터(T2b)는 게이트 전극이 제2 클록 단자(IK2)에 연결되고, 제1 전극이 제1 노드(N1b)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다. 제2 클록 단자(IK2)는 제4 클록 라인(CKL4)과 연결될 수 있다. 제2 전원 단자(IV2)는 제2 전원 라인(VGHL)과 연결될 수 있다.

제3 트랜지스터(T3b)는 게이트 전극이 제1 노드(N1b)에 연결되고, 제1 전극이 제1 클록 단자(IK1)에 연결되고, 제2 전극이 제2 노드(N2b)에 연결될 수 있다.

제4 트랜지스터(T4b)는 게이트 전극이 제1 클록 단자(IK1)에 연결되고, 제1 전극이 제1 전원 단자(IV1)에 연결되고, 제2 전극이 제2 노드(N2b)에 연결될 수 있다. 제1 전원 단자(IV1)는 제1 전원 라인(VGLL)에 연결될 수 있다.

제5 트랜지스터(T5b)는 게이트 전극이 제2 노드(N2b)에 연결되고, 제1 전극이 제1 출력 단자(OT1)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다. 제1 출력 단자(OT1)는 제1 주사 라인(SL1)에 연결될 수 있다.

제6 트랜지스터(T6b)는 게이트 전극이 제3 노드(N3b)에 연결되고, 제1 전극이 제3 클록 단자(IK3)에 연결되고, 제2 전극이 제1 출력 단자(OT1)에 연결될 수 있다. 제3 클록 단자(IK3)는 제2 클록 라인(CKL2)에 연결될 수 있다.

제1 커패시터(C1b)는 제1 전극이 제3 노드(N3b)에 연결되고, 제2 전극이 제1 출력 단자(OT1)에 연결될 수 있다.

제7 트랜지스터(T7b)는 게이트 전극이 제2 노드(N2b)에 연결되고, 제1 전극이 제2 출력 단자(OT2)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다. 제2 출력 단자(OT2)는 제2 주사 라인(SL2)에 연결될 수 있다.

제8 트랜지스터(T8b)는 게이트 전극이 제4 노드(N4b)에 연결되고, 제1 전극이 제4 클록 단자(IK4)에 연결되고, 제2 전극이 제2 출력 단자(OT2)에 연결될 수 있다. 제4 클록 단자(IK4)는 제3 클록 라인(CKL3)에 연결될 수 있다.

제2 커패시터(C2b)는 제1 전극이 제4 노드(N4b)에 연결되고, 제2 전극이 제2 출력 단자(OT2)에 연결될 수 있다.

제9 트랜지스터(T9b)는 게이트 전극이 제1 전원 단자(IV1)에 연결되고, 제1 전극이 제1 노드(N1b)에 연결되고, 제2 전극이 제3 노드(N3b)에 연결될 수 있다.

제10 트랜지스터(T10b)는 게이트 전극이 제1 전원 단자(IV1)에 연결되고, 제1 전극이 제1 노드(N1b)에 연결되고, 제2 전극이 제4 노드(N4b)에 연결될 수 있다.

제3 커패시터(C3b)는 제1 전극이 제2 노드(N2b)에 연결되고, 제2 전극이 제2 전원 단자(IV2)에 연결될 수 있다.

도 14는 도 13의 스테이지의 예시적인 구동 방법을 설명하기 위한 도면이다.

시점(t1b)에서 턴-온 레벨의 제1 클록 신호(CK1)가 인가됨에 따라, 제1 트랜지스터(T1b) 및 제4 트랜지스터(T4b)가 턴-온된다. 제1 트랜지스터(T1b)가 턴-온됨에 따라 제1 노드(N1b)는 로직 로우 레벨로 방전될 수 있다. 이때, 제9 트랜지스터(T9b)는 턴-온 상태이므로 제3 노드(N3b)는 로직 로우 레벨로 방전될 수 있고, 제6 트랜지스터(T6b)는 턴-온될 수 있다. 또한, 제10 트랜지스터(T10b)는 턴-온 상태이므로, 제4 노드(N4b)는 로직 로우 레벨로 방전될 수 있고, 제8 트랜지스터(T8b)는 턴-온될 수 있다. 또한, 제1 노드(N1b)가 로직 로우 레벨로 방전됨에 따라, 제3 트랜지스터(T3b)는 턴-온될 수 있다.

시점(t2b)에서 턴-오프 레벨(로직 하이 레벨)의 제1 클록 신호(CK1)가 공급됨에 따라, 제1 트랜지스터(T1b) 및 제4 트랜지스터(T4b)는 턴-오프될 수 있다. 이때, 제3 트랜지스터(T3b)는 턴-온 상태를 유지하므로, 제2 노드(N2b)는 로직 하이 레벨로 충전될 수 있다.

시점(t3b)에서 턴-온 레벨(로직 로우 레벨)의 제2 클록 신호(CK2)가 공급됨에 따라, 제1 커패시터(C1b)를 통해 커플링된 제3 노드(N3b)의 전압이 로직 로우 레벨보다 더 낮아질 수 있다. 이에 따라, 제6 트랜지스터(T6b)에 충분히 높은 소스-게이트 전압이 인가되고, 제1 주사 라인(SL1)에 턴-온 레벨(로직 로우 레벨)의 제1 주사 신호(SO1)가 출력될 수 있다.

이때, 제9 트랜지스터(T9b)는 제3 노드(N3b)의 너무 낮은 전압이 제1 노드(N1b)에 인가되지 않도록 방지하는 역할을 할 수 있다. 이에 따라, 제1 노드(N1b)는 로직 로우 레벨을 유지할 수 있고, 제1 노드(N1b)에 연결된 다른 트랜지스터들에 스트레스가 인가되는 것을 방지할 수 있다.

시점(t4b)에서 턴-온 레벨(로직 로우 레벨)의 제3 클록 신호(CK3)가 공급됨에 따라, 제2 커패시터(C2b)를 통해 커플링된 제4 노드(N4b)의 전압이 로직 로우 레벨보다 더 낮아질 수 있다. 이에 따라, 제8 트랜지스터(T8b)에 충분히 높은 소스-게이트 전압이 인가되고, 제2 주사 라인(SL2)에 턴-온 레벨(로직 로우 레벨)의 제2 주사 신호(SO2)가 출력될 수 있다.

이때, 제10 트랜지스터(T10b)는 제4 노드(N4b)의 너무 낮은 전압이 제1 노드(N1b)에 인가되지 않도록 방지하는 역할을 할 수 있다. 이에 따라, 제1 노드(N1b)는 로직 로우 레벨을 유지할 수 있고, 제1 노드(N1b)에 연결된 다른 트랜지스터들에 스트레스가 인가되는 것을 방지할 수 있다.

시점(t5b)에서 턴-온 레벨(로직 로우 레벨)의 제4 클록 신호(CK4)가 공급됨에 따라, 제2 트랜지스터(T2b)가 턴-온될 수 있다. 이에 따라, 제1 노드(N1b), 제3 노드(N3b), 및 제4 노드(N4b)는 제2 전원 전압의 로직 하이 레벨로 충전될 수 있다.

시점(t6b)에서 턴-온 레벨의 제1 클록 신호(CK1)가 공급됨에 따라, 제4 트랜지스터(T4b)가 턴-온될 수 있다. 이에 따라, 제2 노드(N2b)는 제4 트랜지스터(T4b)를 통해서 로직 로우 레벨의 제1 전원 전압으로 방전될 수 있다.

도 15는 도 13의 스테이지의 변형예를 설명하기 위한 도면이다.

도 13의 제1 스테이지(ST1b)와 비교했을 때, 도 15의 제1 스테이지(ST1b')는 제2 트랜지스터(T2b')의 연결 관계가 다르다. 제1 스테이지(ST1b') 및 제1 스테이지(ST1b)의 다른 구성들은 동일하므로, 중복된 설명은 생략한다. 예를 들어, 출력부(OPPb')는 출력부(OPPb)와 동일한 구성을 가질 수 있다.

제2 트랜지스터(T2b')는 게이트 전극이 제2 클록 단자(IK2)에 연결되고, 제1 전극이 제1 전원 단자(IV1)에 연결되고, 제2 전극이 제2 노드(N2b)에 연결될 수 있다.

도 16은 도 15의 스테이지의 예시적인 구동 방법을 설명하기 위한 도면이다.

도 16의 시점(t4b)까지의 구동 방법은 도 14의 시점(t4b)까지의 구동 방법과 실질적으로 동일하므로, 중복된 설명은 생략한다.

시점(t5b')에서, 턴-온 레벨의 제4 클록 신호(CK4)가 공급됨에 따라, 제2 트랜지스터(T2b')가 턴-온될 수 있다. 이에 따라, 제2 노드(N2b)는 제2 트랜지스터(T2b')를 통해서 로직 로우 레벨의 제1 전원 전압으로 방전될 수 있다.

시점(t6b')에서, 턴-온 레벨의 제1 클록 신호(CK1)가 공급됨에 따라, 제1 트랜지스터(T1b)가 턴-온될 수 있다. 이에 따라, 제1 노드(N1b), 제3 노드(N3b), 및 제4 노드(N4b)는 주사 시작 신호(FLM)의 로직 하이 레벨로 충전될 수 있다.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

ST1a: 제1 스테이지
VGLL: 제1 전원 라인
VGHL: 제2 전원 라인
FLML: 주사 시작 라인
CKL1~CKL4: 클록 라인들
SL1, SL2: 주사 라인들
T1a~T11a: 트랜지스터들
C1a~C3a: 커패시터들

Claims

복수의 스테이지들을 포함하고,
상기 복수의 스테이지들 중 제1 스테이지는:
게이트 전극이 제1 클록 단자에 연결되고, 제1 전극이 제1 캐리 단자에 연결되고, 제2 전극이 제1 노드에 연결되는 제1 트랜지스터;
게이트 전극이 제2 클록 단자에 연결되고, 제1 전극이 제2 캐리 단자에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제2 트랜지스터;
게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 제2 노드에 연결되는 제3 트랜지스터;
게이트 전극이 상기 제2 클록 단자에 연결되고, 제1 전극이 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제4 트랜지스터;
게이트 전극이 상기 제1 클록 단자에 연결되고, 제1 전극이 상기 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제5 트랜지스터; 및
상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자에 출력하고, 제2 주사 신호를 제2 출력 단자에 출력하는 출력부를 포함하는,
주사 구동부.
제1 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제1 출력 단자에 연결되고, 제2 전극이 제2 전원 단자에 연결되는 제6 트랜지스터;
게이트 전극이 제3 노드에 연결되고, 제1 전극이 제3 클록 단자에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제7 트랜지스터; 및
제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제1 커패시터를 포함하는,
주사 구동부.
제2 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제2 출력 단자에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제8 트랜지스터;
게이트 전극이 제4 노드에 연결되고, 제1 전극이 제4 클록 단자에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제9 트랜지스터; 및
제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제2 커패시터를 더 포함하는,
주사 구동부.
제3 항에 있어서,
상기 출력부는:
제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제3 커패시터;
게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는 제10 트랜지스터; 및
게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되는 제11 트랜지스터를 더 포함하는,
주사 구동부.
제4 항에 있어서,
상기 제3 트랜지스터의 제2 전극은 상기 제2 전원 단자에 연결되는,
주사 구동부.
제4 항에 있어서,
상기 제3 트랜지스터의 제2 전극은 상기 제2 클록 단자에 연결되는,
주사 구동부.
제6 항에 있어서,
상기 제1 스테이지는 게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 상기 제1 클록 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제12 트랜지스터를 더 포함하는,
주사 구동부.
제4 항에 있어서,
상기 복수의 스테이지들 중 제2 스테이지는 제1 캐리 단자가 상기 제1 스테이지의 상기 제2 출력 단자에 연결되고, 제2 캐리 단자가 상기 제1 스테이지의 상기 제1 출력 단자에 연결되고, 제1 클록 단자가 상기 제1 스테이지의 상기 제4 클록 단자에 연결되고, 제2 클록 단자가 상기 제1 스테이지의 상기 제3 클록 단자에 연결되고, 제3 클록 단자가 상기 제1 스테이지의 상기 제2 클록 단자에 연결되고, 제4 클록 단자가 상기 제1 스테이지의 상기 제1 클록 단자에 연결되는,
주사 구동부.
제8 항에 있어서,
상기 제1 스테이지의 상기 제1 캐리 단자 및 상기 제2 캐리 단자는 서로 연결된,
주사 구동부.
제1 항에 있어서,
상기 제3 트랜지스터의 채널의 폭/길이 비율은 상기 제4 트랜지스터 또는 상기 제5 트랜지스터의 채널의 폭/길이 비율보다 작거나 같은,
주사 구동부.
복수의 스테이지들을 포함하고,
상기 복수의 스테이지들 중 제1 스테이지는:
게이트 전극이 제1 클록 단자에 연결되고, 제1 전극이 제1 캐리 단자에 연결되고, 제2 전극이 제1 노드에 연결되는 제1 트랜지스터;
게이트 전극이 제2 클록 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 전원 단자에 직접 연결된 제2 트랜지스터;
게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 상기 제1 클록 단자에 연결되고, 제2 전극이 제2 노드에 연결되는 제3 트랜지스터;
게이트 전극이 상기 제1 클록 단자에 연결되고, 제1 전극이 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제4 트랜지스터; 및
상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자에 출력하고, 제2 주사 신호를 제2 출력 단자에 출력하는 출력부를 포함하는,
주사 구동부.
제11 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제1 출력 단자에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제5 트랜지스터;
게이트 전극이 제3 노드에 연결되고, 제1 전극이 제3 클록 단자에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제6 트랜지스터; 및
제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결된 제1 커패시터를 포함하는,
주사 구동부.
제12 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제2 출력 단자에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제7 트랜지스터;
게이트 전극이 제4 노드에 연결되고, 제1 전극이 제4 클록 단자에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제8 트랜지스터;
제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제2 커패시터를 더 포함하는,
주사 구동부.
제13 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제9 트랜지스터;
게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제10 트랜지스터; 및
제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결된 제3 커패시터를 더 포함하는,
주사 구동부.
제14 항에 있어서,
상기 복수의 스테이지들 중 제2 스테이지는 제1 캐리 단자가 상기 제1 스테이지의 상기 제2 출력 단자에 연결되고, 제1 클록 단자가 상기 제1 스테이지의 상기 제4 클록 단자에 연결되고, 제2 클록 단자가 상기 제1 스테이지의 상기 제3 클록 단자에 연결되고, 제3 클록 단자가 상기 제1 스테이지의 상기 제2 클록 단자에 연결되고, 제4 클록 단자가 상기 제1 스테이지의 상기 제1 클록 단자에 연결되는,
주사 구동부.
복수의 스테이지들을 포함하고,
상기 복수의 스테이지들 중 제1 스테이지는:
게이트 전극이 제1 클록 단자에 연결되고, 제1 전극이 제1 캐리 단자에 연결되고, 제2 전극이 제1 노드에 연결되는 제1 트랜지스터;
게이트 전극이 제2 클록 단자에 연결되고, 제1 전극이 제1 전원 단자에 연결되고, 제2 전극이 제2 노드에 연결된 제2 트랜지스터;
게이트 전극이 상기 제1 노드에 연결되고, 제1 전극이 상기 제1 클록 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제3 트랜지스터;
게이트 전극이 상기 제1 클록 단자에 연결되고, 제1 전극이 상기 제1 전원 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제4 트랜지스터; 및
상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여, 제1 주사 신호를 제1 출력 단자에 출력하고, 제2 주사 신호를 제2 출력 단자에 출력하는 출력부를 포함하는,
주사 구동부.
제16 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제1 출력 단자에 연결되고, 제2 전극이 제2 전원 단자에 연결되는 제5 트랜지스터;
게이트 전극이 제3 노드에 연결되고, 제1 전극이 제3 클록 단자에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결되는 제6 트랜지스터; 및
제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제1 출력 단자에 연결된 제1 커패시터를 포함하는,
주사 구동부.
제17 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 상기 제2 출력 단자에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결되는 제7 트랜지스터;
게이트 전극이 제4 노드에 연결되고, 제1 전극이 제4 클록 단자에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제8 트랜지스터;
제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제2 출력 단자에 연결되는 제2 커패시터를 더 포함하는,
주사 구동부.
제18 항에 있어서,
상기 출력부는:
게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제9 트랜지스터;
게이트 전극이 상기 제1 전원 단자에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제10 트랜지스터; 및
제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제2 전원 단자에 연결된 제3 커패시터를 더 포함하는,
주사 구동부.
제19 항에 있어서,
상기 복수의 스테이지들 중 제2 스테이지는 제1 캐리 단자가 상기 제1 스테이지의 상기 제2 출력 단자에 연결되고, 제1 클록 단자가 상기 제1 스테이지의 상기 제4 클록 단자에 연결되고, 제2 클록 단자가 상기 제1 스테이지의 상기 제3 클록 단자에 연결되고, 제3 클록 단자가 상기 제1 스테이지의 상기 제2 클록 단자에 연결되고, 제4 클록 단자가 상기 제1 스테이지의 상기 제1 클록 단자에 연결되는,
주사 구동부.