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KR102812815B1 - 표시 장치 - Google Patents

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KR102812815B1
KR102812815B1 KR1020190056485A KR20190056485A KR102812815B1 KR 102812815 B1 KR102812815 B1 KR 102812815B1 KR 1020190056485 A KR1020190056485 A KR 1020190056485A KR 20190056485 A KR20190056485 A KR 20190056485A KR 102812815 B1 KR102812815 B1 KR 102812815B1
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KR
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wires
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display
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김영관
이보혁
김진형
오영진
강구현
장성진
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삼성디스플레이 주식회사
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Priority to US17/687,697 priority patent/US11653539B2/en
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Abstract

표시 장치는 베이스층을 포함한다. 베이스층은 표시 영역 및 표시 영역의 일측에 위치하는 비표시 영역을 포함한다. 화소 회로층은 베이스층 상에 배치되고, 베이스층의 표시 영역 상에 제공되는 적어도 하나의 트랜지스터 및 비표시 영역 상에 제공되는 배선들을 포함한다. 발광 소자층은 화소 회로층 상에 배치되고, 표시 영역 상에 제공되며 적어도 하나의 트랜지스터와 연결되는 적어도 하나의 발광 소자를 포함한다. 감지층은 발광 소자층 상에 배치되고, 표시 영역 상에 제공되는 센싱 전극, 비표시 영역 상에 제공되며 센싱 전극과 연결되는 센싱 배선, 및 얼라인 마크를 포함하는 센싱 감지층을 포함한다. 얼라인 마크는 상기 비표시 영역 상의 배선들 중 일부와 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널과, 표시 패널 상에 배치되어 표시 패널을 보호하는 윈도우를 포함한다.
표시 패널에 윈도우를 합착시키는 공정 등에서 표시 패널의 위치를 인식하기 위해, 표시 패널은 위치 인식을 위한 얼라인 마크(align mark)를 포함한다.
얼라인 마크는 표시 패널의 비표시 영역(즉, 영상이 표시되지 않는 영역)에 제공되는데, 얼라인 마크의 설계 제약 조건으로 인해 비표시 영역에는 데드 스페이스(dead space)가 발생할 수 있다.
최근, 비표시 영역에 해당하는 베젤을 줄여 표시 패널의 표시 영역을 최대로 확보하기 위한 요구가 높아지고 있다. 따라서, 얼라인 마크로 인해 발생하는 데드 스페이스를 최소화하는 다양한 연구가 이루어지고 있다.
본 발명의 일 목적은 감소된 데드 스페이스를 갖는 표시 장치를 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 표시 영역 및 상기 표시 영역의 일측에 위치하는 비표시 영역을 포함하는 베이스층; 상기 베이스층 상에 배치되고 상기 베이스층의 상기 표시 영역 상에 제공되는 적어도 하나의 트랜지스터 및 상기 비표시 영역 상에 제공되는 배선들을 포함하는 화소 회로층; 상기 화소 회로층 상에 배치되고 상기 표시 영역 상에 제공되며 상기 적어도 하나의 트랜지스터와 연결되는 적어도 하나의 발광 소자를 포함하는 발광 소자층; 및 상기 발광 소자층 상에 배치되고 상기 표시 영역 상에 제공되는 센싱 전극, 상기 비표시 영역 상에 제공되며 상기 센싱 전극과 연결되는 센싱 배선, 및 얼라인 마크를 포함하는 감지층을 포함한다. 여기서, 상기 얼라인 마크는, 상기 비표시 영역 상의 배선들 중 일부와 중첩한다.
일 실시예에 의하면, 상기 화소 회로층은, 상기 배선들 중 상기 일부가 제공되는 제1 영역 및 상기 배선들 중 상기 일부를 제외한 나머지 배선들이 제공되는 제2 영역을 포함하고, 상기 제1 영역의 투과도(transmittance)는 상기 제2 영역의 투과도보다 높으며, 상기 얼라인 마크는 상기 제1 영역과 중첩할 수 있다.
일 실시예에 의하면, 상기 배선들 중 상기 일부와 인접한 배선과의 간격은, 상기 배선들 중 상기 나머지 배선들 간의 간격보다 클 수 있다.
일 실시예에 의하면, 상기 배선들 중 하나로부터 상기 베이스층의 가장자리까지의 최단 이격 거리는 상기 얼라인 마크로부터 상기 베이스층의 상기 가장자리까지의 최단 이격 거리보다 짧을 수 있다.
일 실시예에 의하면, 상기 얼라인 마크는 정렬 패턴들을 포함하고, 상기 정렬 패턴들은 상호 이격되고, 상기 정렬 패턴들 중 상호 인접한 정렬 패턴들은 상호 다른 평면 형상들을 가질 수 있다.
일 실시예에 의하면, 상기 정렬 패턴들은 제1 방향을 따라 순차적으로 배열되고, 상기 정렬 패턴들 각각의 제1 방향으로의 길이는 상기 정렬 패턴들 각각의 제2 방향으로의 폭보다 크고, 상기 제2 방향은 상기 제1 방향에 수직하며, 상기 정렬 패턴들 간의 간격은 상기 제1 방향으로의 상기 길이보다 작을 수 있다.
일 실시예에 의하면, 상기 제1 방향으로의 상기 길이는 100um 내지 500um의 범위 이내이며, 상기 제2 방향으로의 상기 폭은 30um 내지 150um의 범위 이내일 수 있다.
일 실시예에 의하면, 상기 제1 방향으로의 상기 길이는 상기 제2 방향으로의 상기 폭의 약 3배 내지 6배일 수 있다.
일 실시예에 의하면, 상기 정렬 패턴들 중 하나는 직사각형의 평면 형상을 가지고, 상기 정렬 패턴들 중 다른 하나는 삼각형의 평면 형상을 가질 수 있다.
일 실시예에 의하면, 상기 얼라인 마크는 순차적으로 배열된 제1 정렬 패턴, 제2 정렬 패턴, 및 제3 정렬 패턴을 포함하고, 상기 제1 정렬 패턴 및 상기 제3 정렬 패턴은 상호 동일한 평면 형상을 가질 수 있다.
일 실시예에 의하면, 상기 배선들 중 상기 일부는 상기 표시 영역의 가장자리를 따라 연장하는 크랙 검출 배선을 포함하고, 상기 크랙 검출 배선은 상기 적어도 하나의 트랜지스터와 전기적으로 분리될 수 있다.
일 실시예에 의하면, 상기 발광 소자층의 측면 및 상기 감지층의 측면 각각은 상기 발광 소자층의 두께 방향과 예각을 형성하며, 상기 발광 소자층의 측면 및 상기 감지층의 측면은 상호 동일한 평면에 위치할 수 있다.
일 실시예에 의하면, 상기 화소 회로층은, 상기 베이스층의 상기 표시 영역 상에 배치되는 반도체층; 상기 반도체층 상에 배치되되, 상기 반도체층과 중첩하는 게이트 전극을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되는 제1 절연층; 및 상기 제1 절연층 상에 배치되고, 트랜지스터 전극을 포함하는 제2 도전층을 포함하고, 상기 반도체층, 상기 게이트 전극 및 상기 트랜지스터 전극은 상기 적어도 하나의 트랜지스터를 구성할 수 있다.
일 실시예에 의하면, 상기 배선들 중 상기 일부는 상기 제2 도전층에 포함될 수 있다.
일 실시예에 의하면, 상기 배선들 중 상기 일부는 상기 제1 도전층에 포함될 수 있다.
일 실시예에 의하면, 상기 얼라인 마크는 서브 얼라인 마크들을 포함하고, 상기 서브 얼라인 마크들은 상호 분리되고 상호 다른 층들에 배치될 수 있다.
일 실시예에 의하면, 상기 얼라인 마크는 상기 배선들 중 상기 일부와 부분적으로 중첩하며, 상기 얼라인 마크는 상기 배선들보다 상기 베이스층의 가장자리에 인접할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 표시 영역 및 상기 표시 영역의 일측에 위치하는 비표시 영역을 포함하는 베이스층; 상기 베이스층 상에 배치되고 상기 베이스층의 상기 표시 영역 상에 제공되는 적어도 하나의 트랜지스터 및 상기 비표시 영역 상에 제공되는 배선들을 포함하는 화소 회로층; 상기 화소 회로층 상에 배치되고 상기 표시 영역 상에 제공되며 상기 적어도 하나의 트랜지스터와 연결되는 적어도 하나의 발광 소자를 포함하는 발광 소자층; 및 상기 발광 소자층 상에 배치되고, 상기 표시 영역 상에 제공되는 센싱 전극, 상기 비표시 영역 상에 제공되며 상기 센싱 전극과 연결되는 센싱 배선, 및 얼라인 마크를 포함하는 감지층을 포함한다. 여기서, 상기 얼라인 마크는, 평면상 상기 배선들이 상호 이격된 간격보다 작은 이격거리를 가지고 상기 배선들에 인접한다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판; 상기 기판의 표시 영역 상에 배치되는 반도체층; 상기 반도체층 상에 배치되되, 상기 기판의 상기 비표시 영역과 중첩하는 제1 도전층; 상기 제1 도전층 상에 배치되는 제1 절연층; 및 상기 제1 절연층 상에 배치되되, 상기 비표시 영역과 중첩하는 제2 도전층을 포함한다. 여기서, 상기 제1 도전층 및 상기 제2 도전층 중 하나는 얼라인 마크를 포함하고, 상기 얼라인 마크는 상기 제1 도전층 및 상기 제2 도전층 중 다른 하나에 포함된 배선들과 중첩한다.
일 실시예에 의하면, 상기 얼라인 마크는 상기 제1 도전층에 포함되고, 상기 배선들은 상기 제2 도전층에 포함될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 최외곽 배선들과 중첩하거나 인접하여 배치된 얼라인 마크를 포함함으로써, 감소된 데드 스페이스를 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 2는 도 1의 표시 장치의 일 예를 나타내는 분해 사시도이다.
도 3은 도 2의 표시 장치에 포함된 표시 모듈의 일 예를 나타내는 평면도이다.
도 4a 및 도 4b는 도 3의 표시 모듈의 일 예를 나타내는 단면도들이다.
도 5는 도 4a의 표시 모듈에 포함된 표시층의 일 예를 나타내는 평면도이다.
도 6은 도 5의 표시 모듈에 포함된 감지층의 일 예를 나타내는 평면도이다.
도 7은 도 6에 도시된 제1 검출 영역을 확대한 표시 모듈의 일 예를 나타내는 평면도이다.
도 8은 도 2의 표시 장치에 포함된 표시 모듈과 윈도우를 정렬하는 과정을 설명하는 도면이다.
도 9은 도 7의 제1 검출 영역을 촬상한 이미지의 일 예를 나타내는 도면이다.
도 10는 도 6에 도시된 제1 검출 영역을 확대한 표시 모듈의 다른 일 예를 나타내는 평면도이다.
도 11은 도 2의 A-A'선을 따라 자른 표시 모듈의 일 예를 나타내는 단면도이다.
도 12 내지 도 15는 도 2의 A-A'선을 따라 자른 표시 모듈의 다양한 예를 나타내는 단면도들이다.
도 16은 도 2의 A-A'선을 따라 자른 표시 모듈의 다른 예를 나타내는 단면도이다.
도 17은 도 16의 표시 모듈의 일 예를 나타내는 평면도이다.
도 18은 도 2의 A-A'선을 따라 자른 표시 모듈의 또 다른 예를 나타내는 단면도이다.
도 19는 도 18의 표시 모듈의 일 예를 나타내는 평면도이다.
도 20은 도 2의 표시 장치에 포함된 표시 모듈의 다른 예를 나타내는 평면도이다.
도 21은 도 20의 표시 모듈의 일 예를 나타내는 단면도이다.
도 22는 도 20의 표시 모듈의 다른 일 예를 나타내는 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(1)는 영상을 표시할 수 있다. 표시 장치(1)는 태블릿 PC, 스마트폰, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기, 손목 시계형 전자 기기 등과 같은 휴대용 단말기일 수 있다. 그러나, 표시 장치(1)가 이에 한정되는 것은 아니다. 예를 들어, 표시 장치(1)는 텔레비전 또는 외부 광고판과 같은 대형 전자 장비이거나, 퍼스널 컴퓨터, 노트북 컴퓨터, 자동차 네비게이션 장치, 카메라와 같은 중소형 전자 장비 등일 수 있다.
표시 장치(1)는 평면상 직사각형 형상을 가질 수 있다. 표시 장치(1)는 양 장변들(예를 들어, 제1 장변(LS1)과 제2 장변(LS2))과 양 단변들(예를 들어, 제1 단변(SS1)과 제2 단변(SS2))을 포함할 수 있다. 표시 장치(1)의 장변들(LS1, LS2)과 단변들(SS1, SS2)이 만나는 모서리는 직각일 수 있지만, 도 1에 도시된 것처럼 곡면을 이룰 수도 있다. 표시 장치(1)의 평면 형상은 예시된 것에 제한되지 않고, 원형이나 기타 다른 형상으로 적용될 수도 있다.
도 2는 도 1의 표시 장치의 일 예를 나타내는 분해 사시도이다.
도 2를 참조하면, 표시 장치(1)는 표시 모듈(10), 기능 모듈(20) 및 윈도우(30)(또는, 윈도우 모듈)를 포함할 수 있다.
표시 모듈(10)은 화상을 표시할 수 있다. 예를 들어, 표시 모듈(10)은 유기발광 표시 패널일 수 있다. 이하에서, 표시 모듈(10)은 유기발광 표시 패널인 경우를 예시하지만, 이에 제한되지 않는 것은 아니다. 예를 들어, 표시 모듈(10)은 액정 표시 패널, 전기 영동 표시 패널, 플라즈마 표시 패널 등 다른 종류의 표시 패널일 수 있다.
또한, 표시 모듈(10)은 터치 입력을 감지할 수도 있다. 표시 모듈(10)의 구체적인 구성에 대해 도 3을 참조하여 후술하기로 한다.
표시 모듈(10)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 부분이고, 비표시 영역(NDA)은 영상을 표시하지 않는 부분으로 정의될 수 있다.
표시 영역(DA)은 표시 모듈(10)의 중앙부에 위치하며, 비표시 영역(NDA)에 비해 상대적으로 큰 면적을 가질 수 있다. 표시 영역(DA)에는 후술할 화소(PXL, 도 5 참조)가 배치될 수 있다. 표시 영역(DA)은 직사각형 형상 또는 모서리가 둥근 직사각형 형상을 가질 수 있다. 그러나, 이에 제한되는 것은 아니며, 표시 영역(DA)은 정사각형이나 기타 다각형 또는 원형, 타원형 등과 같은 다양한 형상을 가질 수 있다. 또한, 표시 영역(DA)은 상호 이격된 복수의 서브 표시 영역들을 포함할 수도 있다.
표시 영역(DA)의 적어도 일측에는 또는 주변에는 비표시 영역(NDA)이 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 모듈(10)의 가장자리(또는, 에지)까지의 영역일 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)(또는, 표시 영역(DA)에 배치된 화소)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다. 또한, 비표시 영역(NDA)에는 최외곽 블랙 매트릭스가 배치될 수 있다.
또한, 표시 모듈(10)은 메인 영역(MR), 벤딩 영역(BR) 및 서브 영역(SR)을 포함할 수 있다. 메인 영역(MR)은 표시 영역(DA)을 포함하며, 표시 장치(1)의 표시면을 구성할 수 있다. 벤딩 영역(BR)은 메인 영역(MR)으로부터 제1 방향(DR1)으로 연장하며 벤딩될 수 있다. 서브 영역(SR)은 벤딩 영역(BR)으로부터 연장하며, 벤딩 영역(BR)의 벤딩에 따라 메인 영역(MR)과 중첩할 수 있다.
표시 모듈(10)의 구체적인 구성에 대해서는, A-A'선에 대응하는 단면도를 중심으로, 도 11을 참조하여 후술하기로 한다.
다른 정의가 없는 한, 본 명세서에서 "상부", "탑", "상면"은 표시 모듈(10)(또는, 표시 모듈(10)에 포함된 표시층(DISP))을 기준으로 영상이 표시되는 표시면 측을 의미하고, "하부", "바텀", "하면"은 표시 모듈(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
기능 모듈(20)은 표시 모듈(10)의 상부에 배치될 수 있다. 기능 모듈(20)은 적어도 하나의 기능층을 포함할 수 있다. 기능층은 컬러 필터링 기능, 컬러 변환 기능, 편광 기능 등을 수행하는 층일 수 있다. 기능층은 시트로 이루어진 시트층, 필름으로 이루어진 필름층, 박막층, 코팅층, 패널, 플레이트 등일 수 있다. 하나의 기능층은 단일층으로 이루어질 수도 있지만, 적층된 복수의 박막이나 코팅층으로 이루어질 수도 있다. 예를 들어, 기능층은 컬러 필터, 광학 필름 등일 수 있다. 기능 모듈(20)은 생략될 수 있다.
윈도우(30)는 기능 모듈(20)(또는, 표시 모듈(10))의 상부에 배치될 수 있다. 윈도우(30)는 표시 모듈(10)에 중첩하고, 표시 모듈(10)의 전면을 커버하도록 배치될 수 있다. 윈도우(30)는 표시 모듈(10)보다 클 수 있다. 예를 들어, 표시 장치(1)의 양 단변에서, 윈도우(30)는 표시 모듈(10)보다 외측으로 돌출될 수 있다. 표시 장치(1)의 양 장변들(LS1, LS2)에서도, 윈도우(30)는 표시 모듈(10)로부터 돌출될 수 있다. 윈도우(30)는 표시 장치(1)의 양 장변들(LS1, LS2)에서 표시 모듈(10)의 양 단변들(SS1, SS2)에서 더욱 돌출될 수 있다.
윈도우(30)는 중앙부(미도시) 및 차광 패턴(미도시)을 포함할 수 있다. 중앙부는 표시 모듈(10)의 표시 영역(DA)과 중첩하여 표시 영역(DA)에서 출사되는 빛을 투과시킬 수 있다. 차광 패턴은 윈도우(30)의 테두리에 위치할 수 있다. 차광 패턴은 표시 모듈(10)의 비표시 영역(NDA)과 중첩하며, 비표시 영역(NDA)이 시인되는 것을 방지할 수 있다.
기능 모듈(20) 및 윈도우(30)는 광학 투명 접착제(OCA) 또는 광학 투명 수지(OCR)를 통해 표시 모듈(10)에 결합될 수 있다.
도 3은 도 2의 표시 장치에 포함된 표시 모듈의 일 예를 나타내는 평면도이다.
도 3을 참조하면, 표시 모듈(10)은 얼라인 마크(align mark, AM)(또는, 정렬 키, 얼라인 키)를 포함할 수 있다.
얼라인 마크(AM)는 표시 모듈(10) 상에 윈도우(30)(또는, 기능 모듈(20), OCA, OCR 등)를 부착하는 공정에서, 정렬(align)을 위한 식별 표식으로 사용될 수 있다. 또한, 얼라인 마크(AM)는 윈도우(30)가 결합된 표시 모듈(10)을 레이저 절단한 후 레이저 절단 결과(또는, 표시 모듈(10)의 평면 형상을 가공하는 레이저 절단에 따른 표시 모듈(10)의 절단 부분)를 검사하는 공정 등에서 이용될 수 있다. 또한, 얼라인 마크(AM)는 표시 모듈(10)(또는, 표시 장치(1))의 베젤을 정의하는데 이용될 수 있다.
얼라인 마크(AM)는 표시 모듈(10)의 비표시 영역(NDA)에 배치될 수 있다.
일 실시예에서, 비표시 영역(NDA)은 표시 영역(DA)을 기준으로 4개의 모서리 부분에 대응하는 제1 내지 제4 검출 영역들(AMA1 내지 AMA4)을 포함하고, 얼라인 마크(AM)는 제1 내지 제4 검출 영역들(AMA1 내지 AMA4)에 각각 제공되는 제1 내지 제4 얼라인 마크들(AM1 내지 AM4)을 포함할 수 있다. 예를 들어, 제1 검출 영역(AMA1)은 제1 장변(LS1)의 상단부에 인접하여 위치하고, 제1 검출 영역(AMA1)에는 제1 얼라인 마크(AM1)가 제공될 수 있다. 제2 검출 영역(AMA2)은 제1 장변(LS1)의 하단부에 인접하여 위치하고, 제2 검출 영역(AMA2)에는 제2 얼라인 마크(AM2)가 제공될 수 있다. 제3 검출 영역(AMA3) 및 제4 검출 영역(AMA4)은 표시 영역(DA)을 기준으로 제1 검출 영역(AMA1) 및 제2 검출 영역(AMA2)에 대칭하여 제2 장변(LS2)에 위치하고, 제3 검출 영역(AMA3) 및 제4 검출 영역(AMA4)에 제3 얼라인 마크(AM3) 및 제4 얼라인 마크(AM4)가 각각 제공될 수 있다.
일 실시예에서, 비표시 영역(NDA)은 제5 내지 제10 검출 영역들(AMA5 내지 AMA10)을 더 포함하고, 얼라인 마크(AM)는 제5 내지 제10 검출 영역들(AMA5 내지 AMA10)에 각각 제공되는 제5 내지 제10 얼라인 마크들(AM5 내지 AM10)을 포함할 수 있다. 예를 들어, 제5 검출 영역(AMA5) 및 제6 검출 영역(AMA6)은 제1 단변(SS1)에 인접하여 위치하고, 제7 검출 영역(AMA7) 및 제8 검출 영역(AMA8)은 구동 회로(예를 들어, 구동 집적회로(D-IC))가 배치되는 서브 영역(SR)을 기준으로 좌우측 가장자리에 위치하며, 제9 검출 영역(AMA9) 및 제10 검출 영역(AMA10)은 메인 영역(MR) 중 벤딩 영역(BR)에 인접한 부분들에 위치할 수 있다. 제5 내지 제10 검출 영역들(AMA5 내지 AMA10)에는 제5 내지 제10 얼라인 마크들(AM5 내지 AM10)이 각각 제공될 수 있다. 제5 내지 제10 얼라인 마크들(AM5 내지 AM10)은, 표시 모듈(10)에 대한 레이저 절단 공정 이후 데드 스페이스의 폭(예를 들어, 제5 내지 제10 얼라인 마크들(AM5 내지 AM10))으로부터 표시 모듈(10)의 가장자리까지의 거리)을 확인하는데 이용될 수 있다.
한편, 제1 내지 제10 얼라인 마크들(AM1 내지 AM10)은 상호 실질적으로 동일하거나 유사하므로, 제1 내지 제10 얼라인 마크들(AM1 내지 AM10)을 포함하여 제1 얼라인 마크(AM1)에 대해 설명하기로 한다.
실시예들에서, 제1 얼라인 마크(AM1)는 정렬 패턴들(AMP1, AMP2, AMP3)을 포함할 수 있다. 예를 들어, 제1 얼라인 마크(AM1)는 제1 방향(DR1)을 따라 순차적으로 배열되되, 상호 이격되거나 분리된 제1 내지 제3 정렬 패턴들(AMP1 내지 AMP3)을 포함할 수 있다.
후술하여 설명하겠지만, 제1 내지 제3 정렬 패턴들(AMP1 내지 AMP3) 중 인접한 2개의 정렬 패턴들이, 정렬을 위한 식별 표식으로 사용될 수 있다. 예를 들어, 제1 및 제2 정렬 패턴들(AMP1, AMP2)이 식별 표식으로 사용되고, 제1 및 제2 정렬 패턴들(AMP1, AMP2)이 제 기능을 하지 못하는 경우, 제2 및 제3 정렬 패턴들(AMP2, AMP3)(또는, 제1 및 제3 정렬 패턴들(AMP1, AMP3))이 식별 표식으로 사용될 수 있다.
일 실시예에서, 제1 내지 제3 정렬 패턴들(AMP1 내지 AMP3) 중 상호 인접한 정렬 패턴들은 상호 다른 평면 형상들을 가질 수 있다. 제1 내지 제3 정렬 패턴들(AMP1 내지 AMP3)의 평면 형상들에 대해서는 도 7을 참조하여 후술하기로 한다.
한편, 제5 및 제6 얼라인 마크들(AM5, AM6) 각각은 제2 방향(DR2)으로 순차적으로 배열된 3개의 정렬 패턴들을 포함하고, 제7 및 제8 얼라인 마크들(AM7, AM8) 각각은 2개의 정렬 패턴들을 포함하며, 제9 및 제10 얼라인 마크들(AM9, AM10) 각각은 하나의 얼라인 마크를 포함할 수도 있다. 즉, 제1 내지 제10 얼라인 마크들(AM1 내지 AM10) 각각은 그 기능(예를 들어, 정렬을 위한 식별 표식, 베젤을 정의하기 위한 식별 표식 등) 등을 고려하여, 다양한 개수의 정렬 패턴들을 포함할 수 있다.
실시예들에서, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 불투명 물질(예를 들어, 금속)로 구성될 수 있다. 예를 들어, 제1 검출 영역(AMA1)에 하부로부터 상부로 빛이 조사되는 경우, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 빛을 차단하며, 이에 따라 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)에 대한 그림자(또는, 그림자 영상)가 생성되고, 그림자 영상에 기초하여 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)이 식별될 수 있다. 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)을 식별하는 구성에 대해서는 도 8을 참조하여 후술하기로 한다.
도 4a 및 도 4b는 도 3의 표시 모듈의 일 예를 나타내는 단면도들이다.
도 4a를 참조하면, 표시 모듈(10)은 베이스층(SUB)(또는, 기판), 표시층(DISP), 및 감지층(TSP)을 포함할 수 있다.
베이스층(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 베이스층(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
베이스층(SUB) 상에 표시층(DISP)이 형성될 수 있다. 표시층(DISP)은 베이스층(SUB)의 표시 영역(DA) 상에 제공되는 화소와, 베이스층(SUB)의 비표시 영역(NDA) 상에 제공되는 배선들(DLS)(또는, 신호 배선들)을 포함할 수 있다. 화소는 발광 소자 및 발광 소자에 연결되어 발광 소자에 구동 전류를 제공하는 적어도 하나의 트랜지스터를 포함하고, 배선들(DLS) 중 적어도 일부는 화소에 직간접적으로 연결되며, 화소(또는, 트랜지스터)의 구동에 필요한 구동 신호를 전송할 수 있다.
감지층(TSP)은 표시층(DISP) 상에 배치되고, 표시 영역(DA)(또는, 센싱 영역)에 제공되는 센싱 전극, 비표시 영역(NDA)(또는, 비센싱 영역)에 제공되되 센싱 전극과 연결되는 센싱 배선, 및 얼라인 마크(AM)를 포함할 수 있다. 예를 들어, 감지층(TSP)은 센싱 전극을 이용한 용량성 감지 기술(capacitive sensing technology)을 통해, 외부로부터의 터치 입력 등을 감지할 수 있으며, 이 경우, 감지층(TSP)은 터치 감지층으로 호칭될 수도 있다.
감지층(TSP)은 표시층(DISP)과 일체로 형성될 수 있다. 즉, 감지층(TSP)은 표시층(DISP) 상에 직접적으로 형성되며, 표시층(DISP)과 감지층(TSP) 사이에는 별도의 점착층(예를 들어, OCR, OCA 등)이 배치되지 않을 수 있다.
얼라인 마크(AM)는, 도 3을 참조하여 설명한 바와 같이, 비표시 영역(NDA)에 제공되며, 표시층(DISP) 내 배선들(DLS) 중 일부와 중첩할 수 있다.
한편, 도 4a에서 감지층(TSP)은 표시층(DISP)과 일체로 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다.
도 4b를 참조하면, 표시 모듈(10_0)은 점착층(ADH)을 더 포함하고, 감지층(TSP)은 점착층(ADH)을 통해 표시층(DISP)에 결합될 수도 있다. 예를 들어, 표시층(DISP) 및 감지층(TSP) 각각은 패널로 구현되며 상호 독립적으로 제조되고, 감지층(TSP)은 점착층(ADH)(예를 들어, OCA)을 통해 표시층(DISP) 상에 부착될 수도 있다.
도 5는 도 4a의 표시 모듈에 포함된 표시층의 일 예를 나타내는 평면도이다. 도 5에는 도 4a를 참조하여 설명한 배선들(DLS)을 중심으로, 표시층(DISP)이 간략하게 도시되어 있다.
도 3 내지 도 5를 참조하면, 배선들(DLS)은 표시층(DISP)의 표시 영역(NDA) 내에서, 표시층(DISP)의 표시 영역(DA)의 가장자리(또는, 표시층(DISP)의 가장자리)를 따라, 상호 이격되어 배열될 수 있다. 배선들(DLS) 중 적어도 일부는 구동 집적회로(D_IC)와 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다.
실시예들에서, 배선들(DLS)은 신호선(DL) 및 검출 배선들(MCD1, MCD2)을 포함할 수 있다.
일 실시예에서, 배선들(DLS)은 제1 검출 배선(MCD1) 및 제2 검출 배선(MCD2)을 포함할 수 있다. 제1 검출 배선(MCD1)은 표시층(DISP)의 가장자리를 따라 연장하며, 배선들(DLS) 중에서 표시층(DISP)의 일측 가장자리에 가장 인접하여 배치될 수 있다. 유사하게, 제2 검출 배선(MCD2)은 표시층(DISP)의 가장자리를 따라 연장하며, 배선들(DLS) 중에서 표시층(DISP)의 타측 가장자리에 가장 인접하여 배치될 수 있다. 제1 검출 배선(MCD1) 및 제2 검출 배선(MCD2)은 화소(PX)와 전기적으로 분리되고, 구동 집적회로(D_IC)와 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다.
제1 검출 배선(MCD1) 및 제2 검출 배선(MCD2) 각각은 표시층(DISP)의 결함(예를 들어, 배선 크랙)을 검출하기 위한 결함 검출 배선(module crack detection line)이며, 표시층(DISP)의 최외곽에 배치되며, 다른 배선(예를 들어, 신호선(DL))보다 좁은 선폭을 가질 수도 있다.
도 5에서 표시층(DISP)은 2개의 검출 배선들(MCD1, MCD2)을 포함하는 것으로 도시되어 있으나, 표시층(DISP)이 이에 한정되는 것은 아니다. 예를 들어, 표시층(DISP)은 표시층(DISP)의 일측에 5개 이상의 검출 배선들을 포함할 수도 있고, 이 경우, 검출 신호의 감쇄가 완화되고, 표시층(DISP)의 결함 부위의 위치가 검출될 수도 있다.
신호선(DL)은 구동 집적회로(D_IC)로부터 표시층(DISP)의 가장자리의 적어도 일부를 따라 연장하며, 화소(PXL)에 연결되며, 화소(PXL)의 구동에 필요한 구동 신호를 전송할 수 있다.
한편, 도 5에서 신호선(DL)은 화소(PXL)에 직접적으로 연결되는 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 한정되는 것은 아니다. 예를 들어, 표시층(DISP)은 표시층(DISP)의 좌우측에 배치되어 주사 신호를 순차적으로 생성하는 주사 구동부(또는, 시프트 레지스터들을 포함하는 주사 구동 회로)를 포함하고, 신호선(DL)은 주사 구동부에 연결되며, 클럭 신호들을 전송할 수도 있다.
도 6은 도 5의 표시 모듈에 포함된 감지층의 일 예를 나타내는 평면도이다. 설명의 편의상, 도 6에서 얼라인 마크(AM)는 도 3을 참조하여 설명한 제1 내지 제10 얼라인 마크들(AM1 내지 AM10) 중 제1 내지 제4 얼라인 마크들(AM1 내지 AM4)을 포함하는 것으로 도시되었다.
도 3, 도 4a 및 도 6을 참조하면, 감지층(TSP)은 감지 영역(SA) 및 비감지 영역(NSA)을 포함할 수 있다. 감지 영역(SA)은 표시 장치(1)(또는, 표시 모듈(10), 베이스층(SUB))의 표시 영역(DA)에 대응될 수 있고, 비감지 영역(NSA)은 표시 장치(1)의 비표시 영역(NDA)에 대응될 수 있다.
감지 영역(SA)에는 센싱 전극(TE)이 배치되고, 비감지 영역(NSA)에는 센싱 배선(SL), 패드부(PD), 및 얼라인 마크(AM)를 포함할 수 있다.
센싱 전극(TE)은 제1 센싱 전극(TE1) 및 제2 센싱 전극(TE2)을 포함할 수 있다. 제1 센싱 전극(TE1) 및 제2 센싱 전극(TE2)은 서로 교번하여(또는, 교대로) 배치되며, 상호 다른 방향을 따라 연결될 수 있다.
제1 센싱 전극(TE1)은 매트릭스 형태로 배열되고, 제1 진행 방향(DR1)을 따라 상호 전기적으로 연결되며, 서로 평행한 센싱 전극 행들을 구성할 수 있다. 하나의 센싱 전극 행에서, 제1 센싱 전극(TE1)은 제1 연결 패턴(CNP1)(또는, 브릿지 패턴)을 통해 인접한 센싱 전극과 전기적으로 연결될 수 있다.
제2 센싱 전극(TE2)은 매트릭스 형태로 배열되고, 제2 방향(DR2)을 따라 상호 전기적으로 연결되며, 서로 평행한 센싱 전극 열들을 구성할 수 있다. 하나의 센싱 전극 열에서, 제2 센싱 전극(TE2)은 제2 연결 패턴(CNP2)을 통해 인접한 센싱 전극과 전기적으로 연결될 수 있다.
제1 센싱 전극(TE1)(또는, 센싱 전극 행들) 및 제2 센싱 전극(TE2)(또는, 센싱 전극 열들) 각각은 센싱선(SL)을 통해 패드부(PD)에 포함된 센싱 패드에 전기적으로 연결될 수 있다.
일 실시예에서, 센싱 전극(TE) 및 연결 패턴들(CNP1, CNP2) 각각은 복수의 도전성 세선들을 포함할 수 있다. 예를 들어, 센싱 영역(EA)에 확대 도시된 바와 같이, 센싱 전극(TE) 및 연결 패턴들(CNP1, CNP2) 각각은 일 방향으로 연장되고 서로 평행한 복수의 제1 도전성 세선들, 및 제1 도전성 세선들과 교차하는 방향으로 연장되고 서로 평행한 복수의 제2 도전성 세선들을 포함할 수 있다. 즉, 센싱 전극(TE) 및 연결 패턴들(CNP1, CNP2) 각각은 메쉬(mesh) 구조를 가질 수 있다.
센싱선(SL)은 센싱 전극(TE)과 구동회로(미도시)를 전기적으로 연결할 수 있다. 센싱선(SL)은 구동회로로부터의 감지 입력 신호를 센싱 전극(TE)에 전달하거나, 센싱 전극(TE)으로부터 감지 출력 신호를 구동회로에 전달할 수 있다.
얼라인 마크(AM)는, 도 3을 참조하여 설명한 바와 같이, 검출 영역들(AMA1 내지 AMA4) 각각에 배치되는 얼라인 마크들(AM1 내지 AM4)을 포함할 수 있다.
제1 얼라인 마크(AM1)(또는, 제1 내지 제4 얼라인 마크들(AM1 내지 AM4) 각각)에 제공되는 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)을 포함하고, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 아일랜드 패턴과 같이 상호 독립적으로 위치하며, 센싱선(SL)과 이격되거나, 전기적으로 분리되거나, 절연될 수 있다.
제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 감지층(TSP)의 비감지 영역(NSA)(또는, 비표시 영역(NDA)) 내에서 최외곽에 배치될 수 있다. 예를 들어, 제1 얼라인 마크(AM1)의 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 센싱선(SL)보다 감지층(TSP)의 제1 변(예를 들어, 표시 모듈(10)의 제1 장변(LS1), 도 3 참조)에 인접하여 배치될 수 있다.
도 7은 도 6에 도시된 제1 검출 영역을 확대한 표시 모듈의 일 예를 나타내는 평면도이다. 도 7에는 제1 검출 영역(AMA1)에 제공되는 얼라인 마크(AM) 및 배선들(DLS)을 중심으로, 표시 모듈(10)이 간략하게 도시되어 있다. 제1 내지 제4 검출 영역들(AMA1 내지 AMA4)(또는, 제1 내지 제10 검출 영역들(AMA1 내지 AMA10, 도 3 참조))에서 얼라인 마크(AM) 및 배선들(DLS)의 관계는, 제1 검출 영역(AMA1)에서 얼라인 마크(AM) 및 배선들(DLS)의 관계와 실질적으로 동일하거나 유사하므로, 제1 내지 제4 검출 영역들(AMA1 내지 AMA4)을 포괄하여, 제1 검출 영역(AMA1)에 대해 설명하기로 한다.
도 4a 내지 도 7을 참조하면, 배선들(DLS)은 제1 내지 제8 배선들(DL1 내지 DL8)을 포함하고, 제1 내지 제8 배선들(DL1 내지 DL8) 각각은 제1 방향(DR1)으로 연장하고, 제2 방향(또는, 수평 방향)을 따라 이격되어 배치될 수 있다.
실시예들에서, 표시층(DISP, 도 5 참조)은 배선들(DLS) 중 일부가 제공되는 제1 영역(A1) 및 배선들(DLS) 중 일부를 제외한 나머지 배선들이 제공되는 제2 영역(A2)을 포함하고, 제1 영역(A1)의 투과도(transmittance)(즉, 광의 투과도)는 제2 영역(A2)의 투과도보다 높을 수 있다. 감지층(TSP)의 얼라인 마크(AM)는 제1 영역(A1)과 중첩할 수 있다. 예를 들어, 배선들(DLS)은 제1 영역(A1)에 제공되는 제1 배선들(DLS1)(예를 들어, 제1 배선(DL1) 내지 제5 배선(DL5))과 제2 영역(A2)에 제공되는 제2 배선들(DLS2)(예를 들어, 제6 배선(DL6) 내지 제8 배선(DL8))을 포함할 수 있다. 여기서, 제1 배선들(DLS1) 중 적어도 일부는 도 5를 참조하여 설명한 제1 검출 배선(MCD1)일 수 있다.
일 실시예에서, 제1 배선들(DLS1)(즉, 배선들(DLS) 중 일부와 이에 인접한 배선)간의 제1 간격(D1)은 제2 배선들(DLS2)(즉, 배선들(DLS) 중 나머지 배선) 간의 제2 간격(D2)보다 클 수 있다. 예를 들어, 제1 배선들(DLS1) 중 제4 배선(DL4) 및 제5 배선(DL5) 간의 제1 간격(D1)은, 제2 배선들(DLS2) 중 제6 배선(DL6) 및 제7 배선(DL7) 간의 제2 간격(D2)보다 클 수 있다. 예를 들어, 제2 간격(D2)은 2μm 이하이고, 제1 간격(D1)은 약 20μm 내지 30μm 이내 일 수 있다. 즉, 제1 영역(A1) 내 제1 배선들(DLS1)의 배선 밀도는 제2 영역(A2) 내 제2 배선들(DLS2)의 배선 밀도보다 낮을 수 있다. 배선들(DLS)은 광을 반사시키거나 흡수하는 불투명 물질(예를 들어, 금속)으로 구성되므로, 배선들(DLS)의 배치 간격에 따라, 제1 영역(A1)의 투과도는 제2 영역(A2)의 투과도와 다를 수 있다.
다른 예로, 제1 배선들(DLS1)의 선폭은 제2 배선들(DLS2)의 선폭보다 작을 수 있다. 제1 영역(A1) 내 제1 배선들(DLS1)의 배선 밀도(또는, 배선 개수)는 제2 영역(A2) 내 제2 배선들(DLS2)의 배선 밀도(또는, 배선 개수)와 같더라도, 제1 배선들(DLS1)의 선폭에 따라 제1 영역(A1)의 투과도가 커질 수 있다.
제1 영역(A1)의 투과도가 상대적으로 크므로(예를 들어, 90% 이상), 제1 영역(A1) 내 제1 배선들(DLS1)과 중첩하는 얼라인 마크(AM)가 정렬 장치(예를 들어, 비전 카메라(VCM, 도 8 참조)) 등을 통해 식별될 수 있다.
얼라인 마크(AM)는 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)을 포함하고, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 제1 방향(DR1)을 따라 상호 이격되어 배치되며, 제1 배선들(DLS1) 중 적어도 일부와 중첩할 수 있다. 예를 들어, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 제2 배선(DL2) 및 제3 배선(DL3)과 중첩할 수 있으나, 이에 한정되는 것은 아니다.
실시예들에서, 배선들(DLS) 중 하나로부터 표시 모듈(10)(또는, 베이스층(SUB, 도 4a 참조))의 가장자리까지의 제1 최단 이격 거리(WD1)는 얼라인 마크(AM)로부터 표시 모듈(10)(또는, 베이스층(SUB, 도 4a 참조))의 가장자리까지의 제2 최단 이격 거리(WD2)보다 짧을 수 있다. 예를 들어, 배선들(DLS) 중 최외곽에 배치되는 제1 배선(DL1)으로부터 표시 모듈(10)의 제1 장변(LS1)(또는, 가장자리(EDGE))까지의 제1 최단 이격 거리(WD1)는 얼라인 마크(AM)(또는, 제1 정렬 패턴(AMP1))으로부터 표시 모듈(10)의 제1 장변(LS1)(또는, 가장자리(EDGE))까지의 제2 최단 이격 거리(WD2)보다 짧을 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 제1 최단 이격 거리(WD1)는 제2 최단 이격 거리(WD2)와 같거나, 얼라인 마크(AM)가 제1 배선들(DLS1)과 중첩하는 범위 내에서 제1 최단 이격 거리(WD1)는 제2 최단 이격 거리(WD2)보다 클 수도 있다.
실시예들에서, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 중 상호 인접한 정렬 패턴들은 상호 다른 평면 형상들을 가질 수 있다.
예를 들어, 제1 정렬 패턴(AMP1)은 사각형의 평면 형상(또는, bar 형상)을 가지고, 제1 정렬 패턴(AMP1)에 인접한 제2 정렬 패턴(AMP2)은 삼각형의 평면 형상을 가질 수 있다. 유사하게, 제2 정렬 패턴(AMP2)에 인접한 제3 정렬 패턴(AMP3)은 사각형의 평면 형상을 가질 수 있다. 제3 정렬 패턴(AMP3)은 제1 정렬 패턴(AMP1)과 동일한 평면 형상을 가질 수 있다. 얼라인 마크(AM)를 인식하는 정렬 시스템(또는, 비전 카메라)는 제1 및 제2 정렬 패턴들(AMP1, AMP2)에 기초하여 표시 모듈(10)의 위치를 파악하고, 제2 및 제3 정렬 패턴들(AMP2, AMP3)에 기초하여 표시 모듈(10)의 위치를 파악할 수 있다. 다만, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)이 모두 동일한 형상을 가지는 경우, 검출된 2개의 정렬 패턴이 제1 및 제2 정렬 패턴들(AMP1, AMP2)인지, 제2 및 제3 정렬 패턴들(AMP2, AMP3)인지 오류가 발생할 수 있으므로, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 중 인접한 2개는 상호 다른 평면 형상들을 가질 수 있다.
다만, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)의 평면 형상들은 이에 한정되는 것은 아니며, 예를 들어, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 반원, 사다리꼴, "C"자 형상, "L"자 형상, 스타(star) 등 다양한 평면 형상을 가지며, 또한, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)이 상호 다른 평면 형상들을 가질 수도 있다.
실시예들에서, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 제1 방향(DR1)으로의 길이(L1, L2, L3)는 정렬 패턴들 각각의 제2 방향(DR2)으로의 폭(W1)보다 클 수 있다. 또한, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 간의 간격(GAP1, GAP2)은 제1 방향(DR1)으로의 길이(L1, L2, L3)보다 작을 수 있다.
일 실시예에서, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 길이(L1, L2, L3)는 100μm 내지 500μm 범위 이내이며, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 폭(W1)은 30μm 내지 150μm의 범위 이내일 수 있다. 이 경우, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 길이(L1, L2, L3)는 폭(W1)의 약 3배 내지 6배일 수 있다.
예를 들어, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 길이(L1, L2, L3)는 약 200μm이고, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 폭(W1)은 약 40μm 또는 약 50μm일 수 있다.
표시 모듈(10)의 데드 스페이스는 제1 최단 이격 거리(WD1) 또는 제2 최단 이격 거리(WD2)에 대응하거나 비례하므로, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 폭(W1)은 길이(L1, L2, L3)에 비해 제약적일 수 있다.
제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 폭(W1)이 감소되므로, 얼라인 마크(AM)와 중첩하는 제1 배선들(DLS1)이 배치되는 제1 영역(A1)의 폭이 감소될 수 있고, 이에 따라 데드 스페이스가 보다 감소될 수 있다. 또한, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 길이(L1, L2, L3)가 증가됨에 따라(즉, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 면적이 증가됨에 따라), 폭(W1)의 감소에 의해 얼라인 마크(AM)의 인식률이 저하되는 것이 방지될 수 있다.
얼라인 마크(AM)를 인식하는 정렬 시스템의 성능(예를 들어, 비전 카메라의 해상도)이 향상될수록, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 폭(W1)이 감소되더라도 얼라인 마크(AM)가 인식될 수 있으나, 얼라인 마크(AM)와 중첩하는 제1 배선들(DLS1)이 시인되면서, 즉, 제1 배선들(DLS1)에 의해 얼라인 마크(AM)가 제대로 인식되지 않을 수도 있다. 따라서, 얼라인 마크(AM)의 시인성과 제1 배선들(DLS1)의 비시인성을 고려하여, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3) 각각의 폭(W1)은 약 40μm 또는 약 50μm으로 설정될 수 있다.
한편, 도 7에서 제1 정렬 패턴(AMP1)의 제1 길이(L1), 제2 정렬 패턴(AMP2)의 제2 길이(L2), 및 제3 정렬 패턴(AMP3)의 제3 길이(L3)는 실질적으로 상호 동일한 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 제1 내지 제3 길이들(L1, L2, L3)은 상호 다를 수도 있다. 유사하게, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)의 폭들은 상호 같거나, 다를 수도 있다.
도 8은 도 2의 표시 장치에 포함된 표시 모듈과 윈도우를 정렬하는 과정을 설명하는 도면이다.
도 8을 참조하면, 비전 카메라(VCM)는 표시 모듈(10)의 일 측면(예를 들어, 표시 모듈(10)의 표시면) 상에 배치될 수 있다. 또한, 비전 카메라(VCM)는 윈도우(30) 상부에 배치될 수 있다. 비전 카메라(VCM)는 표시 모듈(10)의 비표시 영역(NDA)에 대응하여 배치될 수 있다.
비전 카메라(VCM)는 광원(미도시)로부터 방사된 광에 의한 표시 모듈(10)의 얼라인 마크(AM)(또는, 검출 영역(AMA))에 대한 이미지(또는, 얼라인 마크 영상)를 획득하고, 정렬 장치(미도시)는 비전 카메라(VCM)에서 획득한 이미지에 기초하여 얼라인 마크(AM)를 검출하며, 검출된 얼라인 마크(AM)에 기초하여 표시 모듈(10)과 윈도우(30) 간의 정렬 여부를 판단하고, 표시 모듈(10)과 윈도우(30)간 정렬된 것으로 판단된 경우 윈도우(30)를 표시 모듈(10)에 결합시킬 수 있다.
광원은 표시 모듈(10)의 하부(예를 들어, 표시 모듈(10)의 배면 측)에 위치하고, 비전 카메라(VCM)는 얼라인 마크(AM)의 그림자를 포함하는, 즉 얼라인 마크(AM)에 대응하는 얼라인 마크 영상을 획득할 수 있다. 다만, 이에 제한되는 것은 아니며, 예를 들어, 광원은 표시 모듈(10)의 일 측면(예를 들어, 표시면) 상에 위치하며, 비전 카메라(VCM)는 얼라인 마크(AM)에 의해 반사된 반사광에 대한 얼라인 마크 영상을 획득할 수도 있다.
정렬 장치(미도시)는 얼라인 마크 영상의 특징점들(예를 들어, 변곡점들, 또는 변곡점들의 형상들)을 추출하여 기 설정된 특징점과 매칭하거나, 얼라인 마크 영상을 기 설정된 기준 얼라인 마크 영상과 매칭하여 매칭 점수를 산출하고, 매칭 점수에 기초하여 얼라인 마크(AM)를 인식할 수 있다.
도 9은 도 7의 제1 검출 영역을 촬상한 이미지의 일 예를 나타내는 도면이다. 도 9에는 도 8의 비전 카메라(VCM)에서 획득된 제1 검출 영역(AMA1)의 이미지(IMAGE1)가 도시되어 있다.
도 7 및 도 9을 참조하면, 얼라인 마크(AM)(또는, 제1 내지 제3 정렬 패턴들(AMP1, AMP2, AMP3)은 불투명 물질로 구성되어, 이미지(IMAGE1) 내에서 검은색으로 나타날 수 있다.
유사하게, 제2 영역(A2)(즉, 표시층(DISP, 도 3 참조)의 제2 영역(A2))의 투과도가 상대적으로 낮음에 따라, 즉, 제2 영역(A2)에 배치되는 제2 배선들(DLS2, 도 7 참조)의 배선 밀도가 높음에 따라, 제2 영역(A2)에 조사되는 광의 대부분이 차단될 수 있다. 또한, 비전 카메라(VCM)의 해상도(또는, 분해능)이 제2 배선들(DLS2)의 제2 간격(D2)보다 클 수 있다. 즉, 비전 카메라(VCM)의 시야각 및 해상도(또는, 분해능)에 따라 제2 영역(A2) 내 제2 배선들(DLS2)은 하나의 면으로 인식될 수 있다. 예를 들어, 표시 모듈(10)로부터 특정 거리만큼 이격된 비전 카메라(VCM)가 최대 3μm의 분해능을 가지는 경우, 제2 배선들(DLS2)은 비전 카메라(VCM)의 분해능보다 작은 간격으로서, 예를 들어, 2μm 간격을 가지고 상호 이격되어 배치될 수 있다. 이 경우, 제2 배선들(DLS2)은 비전 카메라(VCM)에 의해 하나의 면으로 인식될 수 있다. 이 경우, 제2 영역(A2)은 전체적으로 검은색으로 나타날 수 있다.
제1 영역(A1)(즉, 표시층(DISP, 도 3 참조)의 제1 영역(A1))의 투과도는 상대적으로 높음에 따라, 즉, 제1 영역(A1)에 배치되는 제1 배선들(DLS1, 도 7 참조)의 배선 밀도가 낮음에 따라, 제1 영역(A1)에 조사되는 광의 대부분이 차단될 수 있다. 이 경우, 제1 영역(A1)(즉, 제1 영역(A1) 중 얼라인 마크(AM)를 제외한 부분)은 제2 영역(A2)보다 밝게 나타날 수 있고, 예를 들어, 제1 영역(A1)은 밝은 회색으로 나타날 수 있다.
한편, 제2 영역(A2) 내에서 제2 배선들(DLS2)이 일부 시인되더라도, 이미지(IMAGE1)에 대한 영상 처리(예를 들어, image smoothing technique)를 통해 제2 배선들(DLS2)(즉, 상대적으로 큰 제2 간격(D2)을 가지는 제2 배선들(DLS2))에 대응하는 이미지가 제거될 수도 있다.
제1 영역(A1)의 가장자리로부터 표시 모듈(10)의 가장자리(EDGE)까지의 영역에는 별도의 배선들이 배치되지 않으므로, 광이 모두 투과되고, 해당 영역은 제1 영역(A1)보다 밝게 나타날 수 있고, 예를 들어, 해당 영역은 흰색으로 나타날 수 있다.
따라서, 제2 영역(A2)에서 얼라인 마크(AM)가 제2 배선들(DLS2, 도 7 참조)과 중첩하여 제공되더라도, 얼라인 마크(AM)는 정확히 검출되거나 인식될 수 있다.
도 10는 도 6에 도시된 제1 검출 영역을 확대한 표시 모듈의 다른 일 예를 나타내는 평면도이다. 도 10에는 도 7의 표시 모듈(10)에 대응하는 얼라인 마크(AM) 및 배선들(DLS)이 도시되어 있다.
도 6, 도 7, 및 도 10를 참조하면, 제2 정렬 패턴(AMP2)의 형상을 제외하고, 도 10의 표시 모듈(10)은 도 7의 표시 모듈(10)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제2 정렬 패턴(AMP2)은 이중 삼각형의 평면 형상을 가질 수 있다. 도 10에 도시된 바와 같이, 제2 정렬 패턴(AMP2)은 상호 대칭하여 배치된 2개의 삼각형들로 구성된 이중 삼각형의 평면 형상을 가질 수 있다. 이중 삼각형은 삼각형에 비해 보다 많은 특징점들을 포함하므로, 사각형, 단일 삼각형에 비해 제2 정렬 패턴(AMP2)(또는, 얼라인 마크(AM))의 오인식률을 감소시킬 수 있다.
도 11은 도 2의 A-A'선을 따라 자른 표시 모듈의 일 예를 나타내는 단면도이다.
도 2 내지 도 6, 및 도 11을 참조하면, 표시 모듈(10)은 베이스층(SUB), 표시층(DISP) 및 감지층(TSP)을 포함할 수 있다.
베이스층(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 베이스층(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 베이스층(SUB)을 구성하는 재료는 이에 제한되지 않는다. 예를 들어, 베이스층(SUB)은 섬유 강화 플라스틱(FRP, Fiber glass Reinforced Plastic) 등으로도 이루어질 수 있다.
베이스층(SUB)은 표시 영역(DA) 및 표시 영역(DA)의 일측에 위치하는 비표시 영역(NDA)을 포함할 수 있다.
표시층(DISP)은 베이스층(SUB) 상에 배치되고, 화소 회로층(PCL) 및 발광 소자층(LDL)(또는, 표시 소자층)을 포함할 수 있다.
화소 회로층(PCL)은 베이스층(SUB) 상에 배치되고, 베이스층(SUB)의 표시 영역(DA) 상에 제공되는 적어도 하나의 트랜지스터(TR) 및 베이스층(SUB)의 비표시 영역(NDA) 상에 제공되는 배선들(DLS)을 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BUF), 반도체층, 제1 절연층(INS1), 제1 도전층(GAT), 제2 절연층(INS2), 제2 도전층(SD), 제3 절연층(INS3)을 포함할 수 있다.
버퍼층(BUF)은 베이스층(SUB)의 전체 면 상에 배치될 수 있다. 버퍼층(BUF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BUF)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(BUF)은 베이스층(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층은 버퍼층(BUF)(또는, 베이스층(SUB)) 상에 배치될 수 있다. 반도체층은 트랜지스터(TR)의 채널을 이루는 액티브층일 수 있다. 반도체층은 후술할 소스 전극(SE) 및 드레인 전극(DE)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역(ACT)일 수 있다.
반도체층은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체 패턴의 채널 영역(ACT)은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다.
제1 절연층(INS1)(또는, 게이트 절연층)은 반도체층 및 버퍼층(BUF)(또는, 베이스층(SUB)) 상에 배치될 수 있다. 제1 절연층(INS1)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(INS1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(INS1)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 제1 절연층(INS1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(GAT)은 제1 절연층(INS1) 상에 배치될 수 있다. 제1 도전층(GAT)은 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 반도체층(또는, 반도체층의 채널 영역(ACT))과 중첩하여 배치될 수 있다.
제1 도전층(GAT)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(GAT)은 단일막 또는 다층막 구조일 수 있다.
도 11에 도시되지 않았으나, 제1 도전층(GAT)은 게이트선을 더 포함할 수 있다. 게이트선은 게이트 전극(GE)과 전기적으로 연결되고, 표시층(DISP)의 비표시 영역(NDA)까지 연장되며, 구동 집적회로(D_IC)와 전기적으로 연결될 수 있다. 게이트선은 구동 집적회로(D_IC)에서 제공되는 게이트 신호를 트랜지스터(TR)의 게이트 전극(GE)에 전달할 수 있다.
제2 절연층(INS2)(또는, 층간 절연층)은 제1 도전층(GAT) 상에 배치되고, 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(INS2)은 제1 도전층(GAT)과 제2 도전층(SD)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(INS2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(INS2)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(SD)은 제2 절연층(INS2) 상에 배치될 수 있다. 제2 도전층(SD)은 소스 전극(SE)(또는, 제1 트랜지스터 전극), 드레인 전극(DE)(또는, 제2 트랜지스터 전극) 및 배선들(DLS)을 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE) 각각은 제2 절연층(INS2) 및 제1 절연층(INS1)을 관통하는 콘택 홀을 통해 반도체 패턴의 소스 영역 및 드레인 영역에 접촉될 수 있다.
배선들(DLS)은 제1 배선들(DLS1) 및 제2 배선들(DLS2)을 포함할 수 있다.
제2 배선들(DLS2) 중 일부는 소스 전극(SE)과 전기적으로 연결되고, 표시층(DISP)의 비표시 영역(NDA)으로 연장되며, 구동 집적회로(D_IC, 도 3 참조)와 전기적으로 연결될 수 있다.
제1 배선들(DLS1)은 도 5를 참조하여 설명한 제1 검출 배선(MCD1)(또는, 제2 검출 배선(MCD2))을 포함할 수 있다. 제1 배선들(DLS1)의 제1 최단 이격 거리(WD1) 및 제1 간격(D1)은 도 7을 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
제2 도전층(SD)은, 제1 도전층(GAT)과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(SD)은 단일막 또는 다층막 구조일 수 있다.
제3 절연층(INS3)(또는, 보호층)은 제2 도전층(SD) 상에 위치할 수 있다.
발광 소자층(LDL)은 화소 회로층(PCL) 상에 배치될 수 있다. 발광 소자층(LDL)은 표시 영역(DA)에 제공되며 적어도 하나의 트랜지스터(TR)와 연결되는 적어도 하나의 발광 소자(EL) 및 봉지층(TFE)을 포함할 수 있다.
발광 소자(EL)는 제3 절연층(INS3) 상에 배치될 수 있다.
발광 소자(EL)(또는, 발광 소자층(LDL))는 제1 전극(LE)(또는, 하부 전극), 제2 전극(UE)(또는, 상부 전극), 및 발광층(IL)(또는, 중간층)을 포함할 수 있다. 또한, 발광 소자(EL)는 화소 정의막(PDL)을 더 포함할 수 있다. 제1 전극(LE) 및 제2 전극(UE) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들어, 제1 전극(LE)은 애노드 전극이고, 제2 전극(CE)은 캐소드 전극일 수 있다.
제1 전극(LE)은 제3 절연층(INS3)을 관통하는 콘택 홀을 통해 트랜지스터(TR)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
화소 정의막(PDL)은 제1 전극(LE)의 가장자리를 따라 배치되며, 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 전극(LE)의 상부에 발광층(IL)이 배치될 수 있다. 발광층(IL)은 저분자 물질 또는 고분자 물질을 포함할 수 있다.
제2 전극(UE)은 발광층(IL) 상에 배치될 수 있다. 제2 전극(UE)은 발광층(IL) 및 화소 정의막(PDL) 상에 전면적으로 형성되는 공통 전극일 수 있다. 제2 전극(UE)은 투명 또는 반투명 전극일 수 있다.
봉지층(TFE)은 제2 전극(UE) 상에 배치될 수 있다. 봉지층(TFE)은 외부로부터 유입될 수 있는 수분 및 공기 등이 발광 소자(EL)에 침투하는 것을 방지할 수 있다. 봉지층(TFE)은 박막봉지(Thin Film Encapsulation)로 형성될 수 있으며, 하나 이상의 유기막과 하나 이상의 무기막을 포함할 수 있다. 예를 들어, 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 이루어진 군에서 선택된 어느 하나를 포함하여 이루어지고, 무기막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiONx)로 이루어진 군에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있다.
한편, 도 12에서 발광 소자층(LDL)은 유기 발광 소자를 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 예를 들어, 발광 소자층(LDL)은 무기 발광 소자 등을 포함할 수도 있다.
감지층(TSP)은 발광 소자층(LDL) 상에 배치될 수 있다. 감지층(TSP)은 표시 영역(DA)(또는, 감지 영역)에 제공되는 센싱 전극(TE), 비표시 영역(NDA)에 제공되며 센싱 전극(TE)과 연결되는 센싱 배선(SL), 및 얼라인 마크(AM)를 포함할 수 있다.
감지층(TSP)은, 제3 도전층(YTML1)(또는, 제1 도전 패턴들), 제4 절연층(INS4), 제4 도전층(YTML2)(또는, 제2 도전 패턴들) 및 제5 절연층(INS5)을 포함할 수 있다.
제3 도전층(YTML1)은 봉지층(TFE) 상에 배치되고, 제1 연결 패턴(CNP1), 센싱선(SL) 및 얼라인 마크(AM)를 포함할 수 있다.
센싱선(SL) 및 얼라인 마크(AM)는 비표시 영역(NDA)(또는, 감지층(TSP))의 비감지 영역에 배치될 수 있다.
얼라인 마크(AM)는 제1 영역(A1)에 제공되며, 화소 회로층(PCL)의 배선들(DLS) 중 일부, 즉, 제1 배선들(DLS1)과 중첩할 수 있다. 얼라인 마크(AM)의 최단 이격 거리(WD2) 및 크기는 도 7을 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
제4 절연층(INS4)은 제3 도전층(YTML1) 상에 배치될 수 있다. 또한, 제4 절연층(INS4)은 제3 도전층(YTML1) 및 제3 도전층(YTML1)에 의해 부분적으로 노출되는 봉지층(TFE) 상에 배치될 수 있다.
제4 도전층(YTML2)은 제4 절연층(INS4) 상에 배치되고, 제1 센싱 전극(TE1), 제2 연결 패턴(CNP2), 및 제2 센싱 전극(TE2, 도 6 참조)을 포함할 수 있다. 도 6을 참조하여 설명한 바와 같이, 제1 센싱 전극(TE1), 제2 연결 패턴(CNP2) 및 제2 센싱 전극(TE2)은 표시 영역(DA)(또는, 감지층(TSP)의 감지 영역(SA))에 제공될 수 있다. 제1 센싱 전극(TE1)은 제4 절연층(INS4)을 관통하는 콘택 홀을 통해 제1 연결 패턴(CNP1) 및 센싱선(SL)에 각각 전기적으로 연결될 수 있다.
제5 절연층(INS5)은 제4 도전층(YTML2) 상에 배치되고, 봉지층(TFE)의 전체 면에 걸쳐 배치될 수 있다.
도 11을 참조하여 설명한 바와 같이, 얼라인 마크(AM)는 감지층(TSP)에 제공되되, 화소 회로층(PCL)(또는, 표시층(DISP))의 제1 배선들(DLS1)과 중첩하여 배치될 수 있다.
도 12 내지 도 15는 도 2의 A-A'선을 따라 자른 표시 모듈의 다양한 예를 나타내는 단면도들이다. 도 12 내지 도 15에는, 도 11에 대응하는 표시 모듈들(10_2 내지 10_4)의 단면도가 도시되어 있다.
먼저 도 11 및 도 12를 참조하면, 표시 모듈(10_1)은 경사진 측면(SIDE)을 포함한다는 점에서, 도 11의 표시 모듈(10)과 상이하다.
표시 모듈(10_1)(또는, 표시 장치)은 레이저를 이용하여 가공(또는, 절단)될 수 있다.
레이저 광은 표시 모듈(10_1)의 배면을 향해 제3 방향(DR3) 또는 제4 방향(DR4)으로 조사될 수 있다. 여기서, 제3 방향(DR3)은 표시 모듈(10_1)로부터 광이 출사되는 방향과 같고, 제4 방향(DR4)은 제3 방향(DR3)을 기준으로 표시 모듈(10_1)의 외측을 향하여 제1 특정 각도(Θ1)를 이룰 수 있다. 예를 들어, 제1 특정 각도(Θ1)는 0.1도 내지 5도의 범위, 0.3도 내지 3도의 범위, 또는, 0.5도 내지 2도의 범위 이내일 수 있다. 제3 방향(DR3) 또는 제4 방향(DR4)으로 레이저가 조사되는 경우, 표시 모듈(10_1)에 포함된 제1 전극(LE) 또는 제2 전극(LE) 등에 의해 레이저가 반사되더라도 표시 모듈(10_1)의 표시 영역(DA)이 손상되지 않을 수 있다.
표시 모듈(10_1)의 레이저 절단시 제3 방향(DR3) 또는 제4 방향(DR4)으로 진행하는 레이저가 사용되고, 표시 모듈(10_1)의 배면이 상대적으로 많은 에너지를 받으므로, 표시 모듈(10_1)의 측면(SIDE)(또는, 레이저 식각면)은 역틸트된 구조를 가질 수 있다. 표시 모듈(10_1)의 측면(SIDE)은 제3 방향(DR3)을 기준으로 표시 모듈(10_1)의 외측을 향하여 제2 특정 각도(Θ2)를 이룰 수 있다. 예를 들어, 제2 특정 각도(Θ2)는 3도 내지 5도의 범위일 수 있다.
레이저 가공을 통해 표시 모듈(10_1)의 측면(SIDE)이 가공되므로, 표시층(DISP)의 측면과 감지층(TSP)의 측면 각각은 표시층(DISP)의 두께 방향(즉, 제3 방향(DR3))과 예각을 형성하되, 표시층(DISP)의 측면과 감지층(TSP)의 측면은 상호 동일한 평면에 위치할 수 있다.
얼라인 마크(AM)가 감지층(TSP)의 제3 도전층(YTML1)에 형성되므로, 표시 모듈(10_1)의 측면(SIDE)은, 일반적인 표시 모듈(예를 들어, 제2 도전층(SD)에 형성된 얼라인 마크를 포함하는 표시 모듈)에 비해, 상대적으로 표시 모듈(10_1)의 내측에 위치할 수 있다. 따라서, 표시 모듈(10_1)의 데드 스페이스가 보다 감소될 수 있다.
도 11 및 도 13을 참조하면, 표시 모듈(10_2)은 감지층(TSP)의 제4 도전층(YTML2)에 형성된 얼라인 마크(AM)를 포함한다는 점에서, 도 11의 표시 모듈(10)과 상이하다.
얼라인 마크(AM)는 제1 영역(A1)에 제공되며, 화소 회로층(PCL)의 배선들(DLS) 중 일부, 즉, 제1 배선들(DLS1)과 중첩할 수 있다. 얼라인 마크(AM)의 최단 이격 거리(WD2) 및 크기는 도 7을 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
즉, 얼라인 마크(AM)는 감지층(TSP) 내에 포함되되, 제3 도전층(YTML1) 또는 제4 도전층(YTML2)에 포함될 수 있다.
도 11 및 도 14를 참조하면, 표시 모듈(10_3)은 제1 서브 얼라인 마크(AM_S1) 및 제2 서브 얼라인 마크(AM_S2)를 포함한다는 점에서, 도 11의 표시 모듈(10)과 상이하다.
제1 서브 얼라인 마크(AM_S1) 및 제2 서브 얼라인 마크(AM_S2)는 상호 분리되고, 상호 다른 층들에 배치될 수 있다. 도 14에 도시된 바와 같이, 제1 서브 얼라인 마크(AM_S1)는 감지층(TSP)의 제3 도전층(YTML1)에 형성되고, 제2 서브 얼라인 마크(AM_S2)는 제4 도전층(YTML2)에 형성될 수 있다.
일 실시예에서, 제1 서브 얼라인 마크(AM_S1) 및 제2 서브 얼라인 마크(AM_S2)는 하나의 얼라인 마크(AM)(예를 들어, 제1 얼라인 마크(AM1))에 포함되거나, 하나의 얼라인 마크(AM)를 구성할 수 있다.
예를 들어, 제1 서브 얼라인 마크(AM_S1)는 도 6을 참조하여 설명한 제1 정렬 패턴(AMP1)(또는, 제3 정렬 패턴(AMP3))이고, 제2 서브 얼라인 마크(AM_S2)는 제2 정렬 패턴(AMP2)일 수 있다.
다른 예로, 제1 서브 얼라인 마크(AM_S1) 및 제2 서브 얼라인 마크(AM_S2)는 상호 중첩하여 배치되며, 하나의 정렬 패턴(예를 들어, 도 6을 참조하여 설명한 제2 정렬 패턴(AMP2))을 구성할 수 있다. 이 경우, 얼라인 마크(AM)의 형상(예를 들어, 보다 복잡한 형상)이 보다 용이하게 구현될 수 있다.
도 11 및 도 15를 참조하면, 표시 모듈(10_4)은 화소 회로층(PCL)의 제1 도전층(GAT)에 형성된 배선들(DLS)을 포함한다는 점에서, 도 11의 표시 모듈(10)과 상이하다.
배선들(DLS)이 배치되는 층을 제외하고, 도 15에 도시된 배선들(DLS)은 도 11을 참조하여 설명한 배선들(DLS)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
즉, 얼라인 마크(AM)는 화소 회로층(PCL)에 포함된 배선들(DLS) 중 일부(즉, 배선들(DLS) 중 평면도 상 최외곽에 배치되는 제1 배선들(DLS1), 예를 들어, 도 5을 참조하여 설명한 제1 및 제2 검출 배선들(MCD1, MCD2))와 중첩하되, 배선들(DLS) 중 일부는 제1 도전층(GAT) 또는 제2 도전층(SD)에 포함될 수 있다. 또한, 표시 모듈(10_4)이 제1 도전층(GAT)(즉, 트랜지스터(TR)의 게이트 전극(GE)을 포함하는 도전층) 및 제2 도전층(SD)(즉, 트랜지스터(TR)의 제1 및 제2 전극들(SE, DE)를 포함하는 도전층) 이외에 다른 도전층을 포함하는 경우, 제1 배선들(DLS1)은 상기 다른 도전층에 포함될 수도 있다.
도 16은 도 2의 A-A'선을 따라 자른 표시 모듈의 다른 예를 나타내는 단면도이다. 도 16에는 도 11에 대응하는 표시 모듈(10_5)의 단면도가 도시되어 있다. 도 17은 도 16의 표시 모듈의 일 예를 나타내는 평면도이다. 도 17에는 도 6에 도시된 제1 검출 영역(AMA1)에 대응하는 표시 모듈(10_5)의 일부가 도시되어 있다.
도 7, 도 11, 도 16 및 도 17을 참조하면, 얼라인 마크(AM)의 배치 위치를 제외하고, 도 16의 표시 모듈(10_5)은 도 7 및 도 11을 참조하여 설명한 표시 모듈(10)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
얼라인 마크(AM)는 제3 도전층(YTML1)에 포함되되, 제1 배선들(DLS1)(또는, 제1 배선들(DLS1)이 제공되는 제1 영역(A1))과 부분적으로 중첩할 수 있다.
예를 들어, 배선들(DLS)의 요구 스펙 등에 의해, 제1 배선들(DLS1)이 배치되는 제1 영역(A1)이 충분히 확보되지 않는 경우, 예를 들어, 제1 영역(A1)의 제2 방향(DR2)으로의 폭이, 제1 정렬 패턴(AMP1)의 제1 폭(W1)보다 작은 경우, 얼라인 마크(AM)는 배선들(DLS)과 부분적으로 중첩할 수도 있다.
이 경우, 배선들(DLS) 중 하나로부터 표시 모듈(10_5)의 측면(SIDE)(또는, 가장자리(EDGE))까지의 제3 최단 이격 거리(WD3)는 얼라인 마크(AM)로부터 표시 모듈(10_5)의 측면(SIDE)(또는, 가장자리(EDGE))까지의 제2 최단 이격 거리(DW2)보다 클 수 있다.
도 17에 도시된 바와 같이, 배선들(DLS) 중 최외곽에 배치되는 제1 배선(DL1)으로부터 표시 모듈(10)의 제1 장변(LS1)(또는, 가장자리(EDGE))까지의 제3 최단 이격 거리(WD3)는 얼라인 마크(AM)(또는, 제1 정렬 패턴(AMP1))으로부터 표시 모듈(10)의 제1 장변(LS1)(또는, 가장자리(EDGE))까지의 제2 최단 이격 거리(WD2)보다 길 수 있다.
얼라인 마크(AM)의 배치 위치 또는, 얼라인 마크(AM)와 제1 배선들(DLS1) 간의 배치 관계를 제외하고, 도 16 및 도 17에 도시된 얼라인 마크(AM)는 도 7 및 도 11을 참조하여 설명한 얼라인 마크(AM)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 16 및 17을 참조하여 설명한 바와 같이, 감지층(TSP)의 얼라인 마크(AM)는 화소 회로층(PCL)의 배선들(DLS)(또는, 제1 배선들(DLS1))과 부분적으로 중첩할 수도 있다.
도 18은 도 2의 A-A'선을 따라 자른 표시 모듈의 또 다른 예를 나타내는 단면도이다. 도 18에는 도 11에 대응하는 표시 모듈(10_6)의 단면도가 도시되어 있다. 도 19는 도 18의 표시 모듈의 일 예를 나타내는 평면도이다. 도 19에는 도 6에 도시된 제1 검출 영역(AMA1)에 대응하는 표시 모듈(10_6)의 일부가 도시되어 있다.
도 7, 도 11, 도 18 및 도 19를 참조하면, 얼라인 마크(AM)는 배선들(DLS)과 중첩하지 않는다는 점에서, 도 18의 표시 모듈(10_6)은 도 7 및 도 11을 참조하여 설명한 표시 모듈(10)과 상이하다.
얼라인 마크(AM)는 제3 도전층(YTML1)에 포함되되, 제1 배선들(DLS1)(또는, 제1 배선들(DLS1)이 제공되는 제1 영역(A1))과 중첩하지 않을 수 있다.
예를 들어, 배선들(DLS)의 요구 스펙 등에 의해, 제1 배선들(DLS1)이 배치되는 제1 영역(A1)이 확보될 수 없는 경우, 얼라인 마크(AM)는 배선들(DLS)과 중첩하지 않을 수 있다.
이 경우, 배선들(DLS) 중 하나로부터 표시 모듈(10_6)의 측면(SIDE)(또는, 가장자리(EDGE))까지의 제3 최단 이격 거리(WD3)는 얼라인 마크(AM)로부터 표시 모듈(10_6)의 측면(SIDE)(또는, 가장자리(EDGE))까지의 제2 최단 이격 거리(DW2)보다 클 수 있다.
일 실시예에서, 평면도 상(또는, 수평 방향으로), 얼라인 마크(AM) 및 배선들(DLS) 간의 제3 간격(D3)은 배선들(DLS) 간의 제1 간격(D1)(또는, 제2 간격(D2))보다 작을 수 있다.
예를 들어, 도 18에 도시된 바와 같이, 얼라인 마크(AM) 및 배선들(DLS) 간의 수평 방향으로의 제3 간격(D3)은 제1 배선들(DLS) 간의 제1 간격(D1)보다 작을 수 있다. 또한, 제3 간격(D3)은 제2 간격(D2)보다 클 수 있다. 도 9을 참조하여 설명한 바와 같이, 도 8의 비전 카메라(VCM)의 분해능에 따라 제2 간격(D2)은 식별되지 않을 수 있고, 제2 간격(D2)보다 작은 간격을 가지고 얼라인 마크(AM)가 배선들(DLS)로부터 이격되는 경우, 얼라인 마크(AM)가 배선들(DLS)로부터 구별되지 않을 수도 있기 때문이다. 따라서, 제3 간격(D3)은 제2 간격(D2)보다는 클 수도 있다.
다른 예로, 도 19에 도시된 바와 같이, 평면도 상, 얼라인 마크(AM) 및 배선들(DLS) 간의 실질적으로 접할 수도 있으며, 예를 들어, 제3 간격(D3)은 실질적으로 0일 수 있다. 얼라인 마크(AM) 및 배선들(DLS)이 접하는 부분이 특징점으로 설정되거나, 제1 검출 영역(AMA1) 내 배선들(DLS) 및 배선들(DLS)로부터 제2 방향(DR2)으로 돌출된 정렬 패턴들(AMP1, AMP2, AMP3)의 전체 평면 형상(또는 전체 평면 형상에 대응하는 이미지, 예를 들어, "ㅑ" 형상)이 얼라인 마크(AM)로 설정될 수 있다. 따라서, 얼라인 마크(AM) 및 배선들(DLS)은 상호 구별되지 않고, 하나의 형상으로 인식되더라도, 정렬 패턴들(AMP1, AMP2, AMP3)은 얼라인 마크(AM)로서 기능할 수 있다.
도 16 및 17을 참조하여 설명한 바와 같이, 감지층(TSP)의 얼라인 마크(AM)는 화소 회로층(PCL)의 배선들(DLS)과 중첩하지 않되, 평면도 상, 배선들(DLS)과 가능한 한 인접하거나 접하도록 배치될 수도 있다.
도 20은 도 2의 표시 장치에 포함된 표시 모듈의 다른 예를 나타내는 평면도이다. 도 20에는 도 5의 표시층(DISP)에 대응하는 표시 모듈(10_7)이 도시되어 있다.
도 2, 도 5 및 도 20을 참조하면, 도 20의 표시 모듈(10_7)(또는, 표시층)은 얼라인 마크(AM)를 더 포함한다는 점에서, 도 5의 표시층(DISP)과 상이하다.
얼라인 마크(AM)는, 비표시 영역(NDA)에 제공되며, 표시층(DISP) 내 배선들(DLS) 중 일부와 중첩할 수 있다. 얼라인 마크(AM)(및 정렬 패턴들(AMP1, AMP2, AMP3))는 도 3, 도 6, 도 7, 도 10 등을 참조하여 설명한 얼라인 마크(AM)(및 정렬 패턴들(AMP1, AMP2, AMP3))와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 21은 도 20의 표시 모듈의 일 예를 나타내는 단면도이다. 도 21에는 도 11의 표시 모듈(10)에 대응하는 표시 모듈(10_7)의 단면이 도시되어 있다.
도 11, 도 20 및 도 21을 참조하면, 표시 모듈(10_7)은 감지층(TSP)을 포함하지 않는다는 점에서, 도 11의 표시 모듈(10)과 상이하다.
표시 모듈(10_7)은 베이스층(SUB) 및 표시층(DISP)을 포함할 수 있다. 얼라인 마크(AM)를 제외하고, 베이스층(SUB) 및 표시층(DISP)은 도 11(또는, 도 15)을 참조하여 설명한 베이스층(SUB) 및 표시층(DISP)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 도전층(GAT)은 배선들(DLS)을 포함하고, 제2 도전층(SD)은 얼라인 마크(AM)를 포함할 수 있다.
얼라인 마크(AM)는 화소 회로층(PCL)에 포함된 배선들(DLS) 중 일부(즉, 배선들(DLS) 중 평면도 상 최외곽에 배치되는 제1 배선들(DLS1), 예를 들어, 도 5을 참조하여 설명한 제1 및 제2 검출 배선들(MCD1, MCD2))와 중첩할 수 있다.
배선들(DLS) 중 하나로부터 표시 모듈(10_7)의 측면(SIDE)까지의 제1 최단 이격 거리(WD1)는 얼라인 마크(AM)로부터 표시 모듈(10_7)의 측면(SIDE)까지의 제2 최단 이격 거리(DW2)와 같거나 작을 수 있다. 이 경우, 비전 카메라(VCM, 도 8 참조)를 통해, 도 9를 참조하여 설명한 이미지(IMAGE1)와 실질적으로 동일한, 표시 모듈(10_7)의 이미지가 획득될 수 있다.
한편, 얼라인 마크(AM)가 제1 배선들(DLS1)과 중첩하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 도 16 및 도 18을 참조하여 설명한 바와, 얼라인 마크(AM)는 제1 배선들(DLS1)(또는, 제1 영역(A1))과 부분적으로 중첩하거나 인접하여 배치되며, 이 경우, 제3 최단 이격 거리(WD3, 도 16 또는 도 18 참조)와 유사하게, 제1 최단 이격 거리(WD1)는 제2 최단 이격 거리(DW2)보다 클 수도 있다.
또한, 도 21에서 얼라인 마크(AM)는 제1 배선들(DLS1)의 상부에 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 22는 도 20의 표시 모듈의 다른 일 예를 나타내는 단면도이다. 도 22에는 도 21의 표시 모듈(10_7)에 대응하는 표시 모듈(10_8)이 도시되어 있다.
도 20 내지 도 22를 참조하면, 배선들(DLS) 및 얼라인 마크(AM)의 배치 위치를 제외하고, 표시 모듈(10_8)은 도 21의 표시 모듈(10_7)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 도전층(GAT)은 얼라인 마크(AM)를 포함하고, 제2 도전층(SD)은 배선들(DLS)을 포함할 수 있다. 즉, 얼라인 마크(AM)는 배선들(DLS)(또는, 제1 배선들(DLS1)의 하부에 배치될 수도 있다.
도 20 내지 도 22를 참조하여 설명한 바와 같이, 얼라인 마크(AM)는 표시층(DISP) 내에서 배선들(DLS) 중 일부(예를 들어, 제1 배선들(DLS1), 또는 최외곽 배선)가 배치되는 층과 다른 층에 배치되되, 얼라인 마크(AM)는 배선들(DLS) 중 일부와 중첩하여 배치될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 표시 장치 10: 표시 모듈
20: 기능 모듈 30: 윈도우
AM: 얼라인 마크 AMA: 검출 영역
AMP1, AMP2, AMP3: 제1 내지 제3 정렬 패턴들
DLS: 배선들 DLS1: 제1 배선들
DLS2: 제2 배선들 DISP: 표시층
LDL: 발광 소자층 MCD1, MCD2: 제1 및 제2 검출 배선들
PCL: 화소 회로층 TSP: 감지층

Claims (20)

  1. 표시 영역 및 상기 표시 영역의 일측에 위치하는 비표시 영역을 포함하는 베이스층;
    상기 베이스층 상에 배치되고, 상기 베이스층의 상기 표시 영역 상에 제공되는 적어도 하나의 트랜지스터 및 상기 비표시 영역 상에 제공되는 배선들을 포함하는, 화소 회로층;
    상기 화소 회로층 상에 배치되고, 상기 표시 영역 상에 제공되며 상기 적어도 하나의 트랜지스터와 연결되는 적어도 하나의 발광 소자를 포함하는 발광 소자층; 및
    상기 발광 소자층 상에 배치되고, 상기 표시 영역 상에 제공되는 센싱 전극, 상기 비표시 영역 상에 제공되며 상기 센싱 전극과 연결되는 센싱 배선, 및 얼라인 마크를 포함하는 감지층을 포함하고,
    상기 얼라인 마크는, 상기 비표시 영역 상의 배선들 중 일부와 중첩하며,
    상기 화소 회로층은, 상기 배선들 중 상기 일부가 제공되는 제1 영역 및 상기 배선들 중 상기 일부를 제외한 나머지 배선들이 제공되는 제2 영역을 포함하고,
    상기 제1 영역의 투과도(transmittance)는 상기 제2 영역의 투과도보다 높으며,
    상기 얼라인 마크는 상기 제1 영역과 중첩하는, 표시 장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 배선들 중 상기 일부와 인접한 배선과의 간격은, 상기 배선들 중 상기 나머지 배선들 간의 간격보다 큰, 표시 장치.
  4. 제1 항에 있어서, 상기 배선들 중 하나로부터 상기 베이스층의 가장자리까지의 최단 이격 거리는 상기 얼라인 마크로부터 상기 베이스층의 상기 가장자리까지의 최단 이격 거리보다 짧은, 표시 장치.
  5. 제1 항에 있어서, 상기 얼라인 마크는 정렬 패턴들을 포함하고,
    상기 정렬 패턴들은 상호 이격되고, 상기 정렬 패턴들 중 상호 인접한 정렬 패턴들은 상호 다른 평면 형상들을 가지는, 표시 장치.
  6. 제5 항에 있어서, 상기 정렬 패턴들은 제1 방향을 따라 순차적으로 배열되고,
    상기 정렬 패턴들 각각의 제1 방향으로의 길이는 상기 정렬 패턴들 각각의 제2 방향으로의 폭보다 크고,
    상기 제2 방향은 상기 제1 방향에 수직하며,
    상기 정렬 패턴들 간의 간격은 상기 제1 방향으로의 상기 길이보다 작은, 표시 장치.
  7. 제6 항에 있어서, 상기 제1 방향으로의 상기 길이는 100um 내지 500um의 범위 이내이며,
    상기 제2 방향으로의 상기 폭은 30um 내지 150um의 범위 이내인, 표시 장치.
  8. 제6 항에 있어서, 상기 제1 방향으로의 상기 길이는 상기 제2 방향으로의 상기 폭의 3배 내지 6배인, 표시 장치.
  9. 제6 항에 있어서, 상기 정렬 패턴들 중 하나는 직사각형의 평면 형상을 가지고,
    상기 정렬 패턴들 중 다른 하나는 삼각형의 평면 형상을 가지는, 표시 장치.
  10. 제5 항에 있어서, 상기 얼라인 마크는 순차적으로 배열된 제1 정렬 패턴, 제2 정렬 패턴, 및 제3 정렬 패턴을 포함하고,
    상기 제1 정렬 패턴 및 상기 제3 정렬 패턴은 상호 동일한 평면 형상을 가지는, 표시 장치.
  11. 제1 항에 있어서, 상기 배선들 중 상기 일부는 상기 표시 영역의 가장자리를 따라 연장하는 크랙 검출 배선을 포함하고,
    상기 크랙 검출 배선은 상기 적어도 하나의 트랜지스터와 전기적으로 분리된, 표시 장치.
  12. 제1 항에 있어서, 상기 발광 소자층의 측면 및 상기 감지층의 측면 각각은 상기 발광 소자층의 두께 방향과 예각을 형성하며,
    상기 발광 소자층의 측면 및 상기 감지층의 측면은 상호 동일한 평면에 위치하는, 표시 장치.
  13. 제1 항에 있어서, 상기 화소 회로층은,
    상기 베이스층의 상기 표시 영역 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되되, 상기 반도체층과 중첩하는 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 절연층; 및
    상기 제1 절연층 상에 배치되고, 트랜지스터 전극을 포함하는 제2 도전층을 포함하고,
    상기 반도체층, 상기 게이트 전극 및 상기 트랜지스터 전극은 상기 적어도 하나의 트랜지스터를 구성하는, 표시 장치.
  14. 제13 항에 있어서, 상기 배선들 중 상기 일부는 상기 제2 도전층에 포함되는, 표시 장치.
  15. 제13 항에 있어서, 상기 배선들 중 상기 일부는 상기 제1 도전층에 포함되는, 표시 장치.
  16. 제1 항에 있어서, 상기 얼라인 마크는 서브 얼라인 마크들을 포함하고,
    상기 서브 얼라인 마크들은 상호 분리되고, 상호 다른 층들에 배치되는, 표시 장치.
  17. 제1 항에 있어서, 상기 얼라인 마크는 상기 배선들 중 상기 일부와 부분적으로 중첩하며, 상기 얼라인 마크는 상기 배선들보다 상기 베이스층의 가장자리에 인접하는, 표시 장치.
  18. 삭제
  19. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판의 표시 영역 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되되, 상기 기판의 상기 비표시 영역과 중첩하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 절연층; 및
    상기 제1 절연층 상에 배치되되, 상기 비표시 영역과 중첩하는 제2 도전층을 포함하고,
    상기 제1 도전층 및 상기 제2 도전층 중 하나는 얼라인 마크를 포함하고,
    상기 얼라인 마크는 상기 제1 도전층 및 상기 제2 도전층 중 다른 하나에 포함된 배선들과 중첩하는, 표시 장치.
  20. 제19 항에 있어서, 상기 얼라인 마크는 상기 제1 도전층에 포함되고,
    상기 배선들은 상기 제2 도전층에 포함되는, 표시 장치.
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