[go: up one dir, main page]

KR102812506B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR102812506B1
KR102812506B1 KR1020220126392A KR20220126392A KR102812506B1 KR 102812506 B1 KR102812506 B1 KR 102812506B1 KR 1020220126392 A KR1020220126392 A KR 1020220126392A KR 20220126392 A KR20220126392 A KR 20220126392A KR 102812506 B1 KR102812506 B1 KR 102812506B1
Authority
KR
South Korea
Prior art keywords
memory cell
data
cell array
array
written
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020220126392A
Other languages
English (en)
Other versions
KR20230082561A (ko
Inventor
마사루 야노
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20230082561A publication Critical patent/KR20230082561A/ko
Application granted granted Critical
Publication of KR102812506B1 publication Critical patent/KR102812506B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

[과제] 전원 전압의 순간정지나 변동 등에 의해 중단된 기재(Write-in)를 자동 복구시킬 수 있는 반도체 기억 장치를 제공한다.
[해결수단] 본 발명의 불휘발성 메모리는, NOR형 어레이와, 저항 변화형 어레이가 형성된 메모리셀 어레이를 포함한다. 읽기쓰기 제어부는, NOR형 어레이에의 기재 중에 전원 전압이 파워다운 레벨에 강하했을 경우, 미기재 데이터를 저항 변화형 어레이에 기재한다. 그 후, 전원 전압의 파워온이 검출되었을 때, 읽기쓰기 제어부는, 저항 변화형 어레이로부터 미기재 데이터를 독출하고, 미기재 데이터를 NOR형 어레이에 기재함으로써, 중단된 기재를 복구한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, NOR형 플래쉬 메모리와 저항 변화형 메모리를 집적시킨 반도체 기억 장치에 관한 것이다.
NOR형 플래쉬 메모리는, 비트선과 소스선과의 사이에 1개의 메모리셀을 배치하고, 메모리셀에의 랜덤 액세스가 가능한 불휘발성 메모리이다. 또한, 그 집적도의 향상을 도모하기 위해, 가상접지(假想接地) 방식이나 다치(多値) 방식을 채용하고 있다(예를 들면, 일본 특허공개 2011-192346호 공보).
한편, NOR형 플래쉬 메모리를 대체하는 불휘발성 메모리로서, 가변저항소자를 이용한 저항 변화형 메모리가 있다. 저항 변화형 메모리는, 가변저항소자에 펄스 전압을 인가해, 가변저항소자를 가역적(可逆的)이면서 불휘발적으로 고저항 상태 또는 저저항 상태로 함으로써 데이터를 기억한다(예를 들면, 일본 특허 6810725호 공보).
NOR(Not OR)형 플래쉬 메모리는, 메모리셀에의 랜덤 액세스가 가능하지만, NAND(Not　AND)형 플래쉬 메모리 등과의 호환성을 도모하기 위해, 페이지 단위의 기재(Write-in)(프로그램)가 가능하다. NOR형 플래쉬 메모리는, 예를 들면, 호스트 컴퓨터로부터 출력되는 데이터 입력 커맨드에 따라서 페이지 데이터나 주소를 수취하고, 다음에 페이지 기재 커맨드에 따라서 선택 페이지에 페이지 데이터를 기재한다. NOR형 플래쉬 메모리는, 수취한 페이지 데이터를 데이터 레지스터에 유지하고, 데이터 레지스터로부터 선택된 데이터를 선택 페이지에 기재한다. 그리고, 호스트 컴퓨터는, 페이지 기재가 정상적으로 완료된 것을 체크하기 위해서 스테이터스 정보를 독출한다.
그렇지만, 페이지 기재를 실시하고 있는 최중(最中)에, NOR형 플래쉬 메모리에의 전원 전압이 차단되거나, 혹은 전원 전압이 동작을 보증하는 최저전압 보다 저하해 버리면, 기재가 중단되어 버린다. 페이지 데이터를 유지하고 있는 데이터 레지스터는 휘발성이기 때문에, 전원 전압이 동작 보증 전압 보다 강하해 버리면, 데이터 레지스터에 유지한 페이지 데이터는 소실되어 버리고, 만일 전원 전압이 복구되어도, NOR형 플래쉬 메모리는, 페이지 기재를 재개(再開)할 수 없다. 또한, 호스트 컴퓨터는, 전원 전압의 복구 후에, 스테이터스 정보로부터 기재가 정상적으로 완료되지 못한 것을 알 수 있지만, 어디까지의 데이터가 올바르게 기재되었는지 알 수 없기 때문에, 결국, 처음부터 페이지 기재를 다시 해야 한다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 전원 전압의 순간정지(瞬間靜止)나 변동 등에 의해 중단된 기재(Write-in)를 복구시킬 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, NOR형 또는 NAND형 플래쉬 메모리 구조를 가지는 제1 메모리셀 어레이와, 저항 변화형 메모리 구조를 가지는 제2 메모리셀 어레이를 포함하는 메모리셀 어레이와, 제1 메모리셀 어레이 또는 제2 메모리셀 어레이의 선택된 메모리셀의 읽기쓰기를 제어하는 제어 수단과, 전원 전압이 파워다운(Power-down) 레벨에 강하한 것을 검출하는 제1 검출 수단을 포함하고, 상기 제어 수단은, 제1 메모리셀 어레이에의 기재 동작 중에 상기 제1 검출 수단에 의해 파워다운 레벨이 검출되었을 때, 적어도 제1 메모리셀 어레이에의 기재가 완료되지 않은 미기재 데이터를 제2 메모리셀 어레이에 기재한다.
본 발명에 의하면, 전원 전압의 파워다운 레벨이 검출되었을 때, 제1 메모리셀 어레이에의 기재가 완료되지 않은 미기재 데이터를 제2 메모리셀 어레이에 기재하도록 했으므로, 미기재 데이터의 소실을 회피하고, 전원 전압이 회복되었을 때에 미기재 데이터를 제1 메모리셀 어레이에 기재하여, 중단된 기재를 복구시킬 수 있다.
[도 1] 본 발명의 실시예에 따른 불휘발성 메모리의 전체 구성을 나타내는 도면이다.
[도 2] 본 발명의 실시예에 따른 메모리셀 어레이의 구성을 나타내는 모식도이다.
[도 3] 본 발명의 실시예에 따른 NOR형 메모리셀 어레이의 일부의 회로도이다.
[도 4] 본 발명의 실시예에 따른 저항 변화형 메모리셀 어레이의 일부의 회로도이다.
[도 5] 도 5의 (A)는, 본 실시예의 NOR형 메모리셀 어레이의 개략 단면도, 도 5의 (B)는, 본 실시예의 저항 변화형 메모리셀 어레이의 개략 단면도이다.
[도 6] 본 발명의 실시예에 따른 읽기쓰기 제어부의 구성을 나타내는 도면이다.
[도 7] 본 발명의 실시예에 따른 파워다운 검출시의 기재 데이터의 리커버리 동작을 설명하는 플로우차트이다.
[도 8] 본 발명의 실시예에 따른 파워온 검출시의 기재 데이터의 리커버리 동작을 설명하는 플로우차트이다.
[도 9] 본 발명의 실시예에 따른 페이지 기재 시의 페이지 데이터의 리커버리 예를 나타내는 도면이다.
[도 10] 본 발명의 제2 실시예에 따른 불휘발성 메모리를 설명하는 도면이다.
[도 11] 본 발명의 제3 실시예에 따른 불휘발성 메모리를 설명하는 도면이다.
[도 12] 제3 실시예에 의한 페이지 버퍼/센스 회로와 저항 변화형 어레이와의 접속 관계를 나타내는 도면이다.
본 발명에 따른 반도체 기억 장치는, NOR형 플래쉬 메모리와 저항 변화형 메모리를 조합한 불휘발성 메모리에 관한 것이다. NOR형 플래쉬 메모리에서는, 고집적화가 진행되고 있지만, 기재나 소거를 위해 비교적 큰 전압을 필요로 하여, 저전력화는 반드시 충분하지 않다. 한편, 저항 변화형 메모리는, NOR형 플래쉬 메모리와 같은 소거를 필요로 하지 않고, 저전압으로 데이터를 개서(改書)하는 것이 가능하지만, 메모리 사이즈가 크기 때문에 NOR형 플래쉬 메모리와 같은 집적도에는 미치지 않는다. 또한, 저항 변화형 메모리는, NOR형 플래쉬 메모리 보다 높은 내구성(endurance) 특성(개서 가능한 횟수)을 갖추고 있다.
본 발명의 어느 양태에서는, NOR형 플래쉬 메모리의 구조를 가지는 메모리셀 어레이와 저항 변화형 메모리의 구조를 가지는 메모리셀 어레이가 공통의 기판 상에 집적된다. 또한, 다른 양태에서는, NOR형 플래쉬 메모리의 칩 상에 저항 변화형 메모리의 칩이 적층된다.
도 1을 참조하면, 불휘발성 메모리(100)는, 예를 들면, 실리콘 등의 기판 상에, 메모리셀 어레이(110), 주소 버퍼(120), 섹터/게이트 선택 회로(130), 워드선 디코더(140), Y디코더(150), 입출력 회로(160), 파워온 검출부(170), 파워다운 검출부(172) 및 읽기쓰기 제어부(180) 등을 집적해 구성되고, 이것들 각부는, 주소, 데이터, 제어 신호 등을 송수신 가능한 내부 버스 등에 의해 접속된다. 덧붙여, 동 도면은, 주요한 구성을 나타내고 있고, 전압 생성 회로 등은 생략되어 있다.
도 2를 참조하면, 메모리셀 어레이(110)는, NOR형 플래쉬 메모리의 구조를 가지는 제1 메모리셀 어레이(이하, NOR형 어레이라고 부른다)(110A)와, 저항 변화형 메모리의 구조를 가지는 제2 메모리셀 어레이(이하, 저항 변화형 어레이라고 부른다)(110B)를 포함한다. NOR형 어레이(110A)는, 저항 변화형 어레이(110B)와 비교해 고집적화가 가능하고, 저항 변화형 어레이(110B)는, NOR형 어레이(110A)와 비교해 저전력 동작이 가능하다.
메모리셀 어레이(110)는, 열방향으로 NOR형 어레이(110A)와 저항 변화형 어레이(110B)를 배치시키고, NOR형 어레이(110A)와 저항 변화형 어레이(110B)와의 상방(上方)에는 열방향으로 글로벌 비트선(GBL)이 연재(延在)한다. NOR형 어레이(110A)나 저항 변화형 어레이(110B)의 메모리 사이즈는 특별히 한정되지 않지만, 예를 들면, NOR형 어레이(110A)는 16 Mb이며, 저항 변화형 어레이(110B)는 1 Mb이다.
NOR형 어레이(110A)는, 열방향으로 소거 단위인 복수의 섹터(또는, 블록)(0, 1, …P)를 포함하고, 각 섹터는, 섹터 내를 열방향으로 연재하는 로컬 비트선(LBL)을 선택하기 위한 LBL 선택 게이트(110D)를 포함한다. NOR형 어레이(110A)의 마지막 섹터(P)와 저항 변화형 어레이(110B)와의 사이에 엔트리 게이트(110C)가 형성된다. 엔트리 게이트(110C)는, 저항 변화형 어레이(110B) 내를 열방향으로 연재하는 로컬 비트선을 선택하는 것과 함께, NOR형 어레이(110A)가 액세스될 때 저항 변화형 어레이(110B)를 NOR형 어레이(110A)로부터 격리한다.
메모리셀 어레이(110)의 열방향으로 복수의 글로벌 비트선(GBL0, 1, 2, …, m)(총칭할 때, 글로벌 비트선(GBL))이 형성된다. 글로벌 비트선(GBL)은, NOR형 어레이(110A)의 각 섹터의 LBL 선택 게이트(110D)에 접속되는 것과 함께, 엔트리 게이트(110C)에 접속되고, 즉, 글로벌 비트선(GBL)은, NOR형 어레이(110A) 및 저항 변화형 어레이(110B)에 의해 공유된다.
복수의 워드선이 메모리셀 어레이(110)의 행방향으로 형성된다. 섹터(0)의 행방향에는 워드선(WL00~WL0n)이 형성되고, 섹터(1)의 행방향에는 워드선(WL10~1n)이 형성되고, 마찬가지로 섹터(P)의 행방향에는 워드선(WLP0~Pn)이 형성되고, 저항 변화형 어레이(110B)의 행방향에 워드선(WLQ0~Qj)이 형성된다.
섹터(0)의 LBL 선택 게이트(110D)에는 섹터/게이트 선택 회로(130)로부터의 4비트의 선택 신호선(SEL＿0[0:3])이 공급되고, 섹터(1)의 LBL 선택 게이트(110D)에는 선택 신호선(SEL＿1[0:3])이 공급되고, 마찬가지로 섹터(P)의 LBL 선택 게이트(110D)에는 선택 신호선(SEL＿P[0:3])이 공급되고, 엔트리 게이트(110C)에는 선택 신호선(SEL＿Q[0:3])이 공급된다. 섹터/게이트 선택 회로(130)는, 행주소의 일부(상위비트)에 따라 NOR형 어레이(110A)의 섹터를 선택하고, 선택된 섹터에 대응하는 LBL 선택 게이트(110D)에 선택 신호선이 공급된다.
도 3에, 섹터(0)의 일부의 회로 구성을 나타낸다. LBL 선택 게이트(110D)는, 1개의 글로벌 비트선(GBL)을 4개의 로컬 비트선(LBL0~LBL3)으로 분할하도록 행방향에 연재한다. 즉, m개의 글로벌 비트선(GBL)은, LBL 선택 게이트(110D)에 의해 m×4개로 분할된다.
1개의 글로벌 비트선(GBL)과 4개의 로컬 비트선(LBL0~LBL3)과의 사이에는, 병렬로 접속된 4개의 NMOS 트랜지스터(Q0, Q1, Q2, Q3)가 형성된다. 트랜지스터(Q0)의 각 게이트에는, 행방향으로 연재하는 선택 신호선(SEL0)이 공통으로 접속되고, 트랜지스터(Q1)의 각 게이트에는, 행방향으로 연재하는 선택 신호선(SEL1)이 공통으로 접속되고, 트랜지스터(Q2)의 각 게이트에는, 행방향으로 연재하는 선택 신호선(SEL2)이 공통으로 접속되고, 트랜지스터(Q3)의 각 게이트에는, 행방향으로 연재하는 선택 신호선(SEL3)이 공통으로 접속된다.
섹터/게이트 선택 회로(130)는, 행주소의 상위비트에 따라 섹터를 선택하고, 또한 열주소에 따라 선택한 섹터의 LBL 선택 게이트(110D)에 접속된 선택 신호선을 선택한다. 예를 들면, 섹터(0)가 선택되었을 때, 선택 신호선(SEL＿0[0:3])이 선택된다. 읽기쓰기 제어부(180)는, 선택된 선택 신호선의 어느 하나를 H레벨로 구동하고, 나머지를 L레벨로 구동한다. 예를 들면, 선택 신호선(SEL0)이 H레벨로 구동되고, 나머지의 선택 신호선(SEL1~SEL3)이 L레벨로 구동되어, 이것에 의해, LBL 선택 게이트(110D)의 m개의 트랜지스터(Q0)가 온(On)하고, m개의 글로벌 비트선(GBL)이 대응하는 m개의 로컬 비트선(LBL0)에 선택적으로 접속된다. 한편, 트랜지스터(Q1~Q3)가 오프(Off)하고, 로컬 비트선(LBL1~LBL3)이 글로벌 비트선(GBL)으로부터 분리된다.
각 섹터 내에는, 복수의 메모리셀이 행렬상으로 형성된다. 열방향으로 인접하는 메모리셀의 드레인 영역이 공통으로 접속되고, 이 드레인 영역이 로컬 비트선에 접속된다. 또한, 행방향의 메모리셀의 각 게이트는, 행방향의 워드선에 공통으로 접속되고, 행방향의 메모리셀의 각 소스 영역이 행방향의 소스선에 공통으로 접속된다. 예를 들면, 메모리셀(MC0, MC1)의 게이트는, 워드선(WL00, 01)에 접속되고, 메모리셀(MC0, MC1)의 공통의 드레인 영역이 로컬 비트선(LBL0)에 접속되고, 메모리셀(MC0)의 소스 영역이 소스선(SL00)에 접속되고, 메모리셀(MC1)의 소스 영역이 소스선(SL01)에 접속된다. 섹터/게이트 선택 회로(130)는, 열주소에 따라 선택된 섹터의 소스선을 선택하고, 읽기쓰기 제어부(180)의 제어에 의해 선택한 소스선에 동작 전압을 인가한다.
메모리셀은, 예를 들면, 기판 표면 상에 전하를 트랩하기 위한 축적 영역으로서 기능하는 산화막-질화막-산화막(ONO)을 포함하고, 그 위에 폴리실리콘 또는 금속 등의 도전성 게이트를 포함한다. 메모리셀은, 예를 들면, 소스/드레인 영역 간에 전류가 흘렀을 때에 생기는 핫 일렉트론(Hot Electron)을 ONO막에 트랩함으로써 데이터를 프로그램할 수 있다. 단, 그 이외에도, Fowler-Nordheim(FN) 터널링에 의해 전하를 ONO막에 트랩시켜도 무방하다. 트랩된 전하는, 예를 들면, FN터널링이나 핫 홀 주입(hot-hall injection)에 의해 소거할 수 있다.
도 5의 (A)에, 메모리셀(MC0, MC1)의 열방향의 개략 단면을 나타낸다. P형의 실리콘 기판 또는 P웰 영역(200) 내에, 필드 산화막 또는 트렌치 고립(Trench Isolation)에 의해 형성된 액티브 영역 내에 메모리셀(MC0, MC1)이 형성된다. 메모리셀(MC0, MC1)의 게이트는, 행방향의 워드선(WL00, WL01)을 구성한다. 메모리셀(MC0, MC1)의 드레인 영역은 공통이며, 상기 드레인 영역은, 비아컨택(Via contact)(V0)을 통해 열방향의 로컬 비트선(LBL0)에 전기적으로 접속된다. 메모리셀(MC0, MC1)의 소스 영역은, 비아컨택(V1)을 통해 행방향의 소스선(SL00, SL01)에 전기적으로 접속된다. 상기의 예에서는, 소스선이 기판 상의 도전층에 의해 형성되었지만, 이것으로 한정되지 않고, 기판 내의 매몰 확산 영역에 의해 소스선을 형성하도록 해도 무방하다. 이 경우, 행방향의 메모리셀의 각 소스 영역이 공통으로 접속된다.
또한, 메모리셀(MC0)과 인접하는 액티브 영역에, LBL 선택 게이트(110D)의 트랜지스터(Q0)가 형성된다. 트랜지스터(Q0)의 게이트는, 행방향의 선택 신호선(SEL0)을 구성하고, 드레인 영역이 비아컨택(V2)을 통해 열방향의 글로벌 비트선(GBL0)에 전기적으로 접속되고, 소스 영역이 비아컨택(V0)을 통해 로컬 비트선(LBL0)에 전기적으로 접속된다.
LBL 선택 게이트(110D)에 의해 형성된 복수의 로컬 비트선(LBL0~LBL3)은, 섹터(0)의 마지막 메모리셀 WL0n-1과 WL0n과의 공통 드레인 영역에 접속되고, 거기서 종단(終端)한다. 다른 섹터(1~P)도, 섹터(0)와 마찬가지로 구성된다.
다음에, 엔트리 게이트(110C)에 대해 설명한다. 엔트리 게이트(110C)는, 도 2에 도시한 것처럼, NOR형 어레이(110A)의 마지막 섹터(P)와 저항 변화형 어레이(110B)와의 경계에 형성된다. 엔트리 게이트(110C)는, LBL 선택 게이트(110D)의 트랜지스터(Q0~Q3)와 게이트 폭, 게이트 길이가 같은 사이즈의 트랜지스터(Q0~Q3)를 포함하여 구성되지만, LBL 선택 게이트(110D)와 달리, 1개의 글로벌 비트선(GBL)을 2개의 로컬 비트선(LBL0, LBL1)으로 분할하도록, 글로벌 비트선(GBL)에 접속된다.
도 4에, 엔트리 게이트(110C)와 저항 변화형 어레이(110B)의 일부의 회로 구성을 나타낸다. 엔트리 게이트(110C)는, 1개의 글로벌 비트선(GBL)과 4개의 희생 로컬 비트선(S＿LBL0~S＿LBL3)과의 사이에 병렬로 접속된 트랜지스터(Q0~Q3)를 포함한다. 트랜지스터(Q0~Q3)의 게이트에는, 섹터/게이트 선택 회로(130)로부터의 선택 신호선(SEL＿Q[0:3])이 접속된다.
희생 로컬 비트선(S＿LBL0)과 이것에 인접하는 희생 로컬 비트선(S＿LBL1)을 단락(short)하는 것으로 로컬 비트선(LBL0)이 형성되고, 희생 로컬 비트선(S＿LBL2)과 이것에 인접하는 희생 로컬 비트선(S＿LBL3)을 단락하는 것으로 로컬 비트선(LBL1)이 형성된다.
읽기쓰기 제어부(180)는, NOR형 어레이(110A)를 액세스할 때, 섹터/게이트 선택 회로(130)를 통해 선택 신호선(SEL＿Q[0:3])을 L레벨로 구동해, 모든 트랜지스터(Q0~Q3)를 오프로 하고, 저항 변화형 어레이(110B)를 NOR형 어레이(110A)로부터 격리한다. 또한, 읽기쓰기 제어부(180)는, 저항 변화형 어레이(110B)를 액세스할 때, 섹터/게이트 선택 회로(130)를 통해 선택 신호선(SEL＿Q)의 어느 하나를 H레벨로 구동해, 트랜지스터(Q0~Q3)의 어느 하나를 온시키고, 선택된 로컬 비트선을 글로벌 비트선에 접속한다.
본 실시예에서는, 저항 변화형 어레이(110B)의 로컬 비트선(LBL0/LBL1)의 피치는, NOR형 어레이(110A)의 로컬 비트선(LBL0/LBL1, LBL2/LBL3)의 피치의 2배이다. 또한, 엔트리 게이트(110C)에서는, 1개의 로컬 비트선에 2개의 트랜지스터가 병렬로 접속되기 때문에, 저항 변화형 어레이(110B)의 하나의 로컬 비트선에 공급할 수 있는 전류는, NOR형 어레이(110A)의 하나의 로컬 비트선에 공급하는 전류의 2배이다. 저항 변화형 어레이(110B)의 로컬 비트선 간의 피치가 NOR형 어레이(110A) 보다 큰 것은, NOR형 어레이(110A)의 집적도가 저항 변화형 어레이(110B)의 집적도 보다 높기 때문이다. 상기 구성은 일례이며, 반드시 이러한 구성으로 한정될 필요는 없고, 예를 들면, NOR형 어레이(110A)의 피치를 저항 변화형 어레이(110B)의 피치에 동일하게 해도 무방하다.
저항 변화형 어레이(110B)에는, 복수의 메모리셀이 행렬상으로 형성된다. 1개의 메모리셀은, 1개의 액세스 트랜지스터와 1개의 가변저항소자를 포함하여 구성된다. 행방향의 액세스 트랜지스터의 각 게이트는, 행방향의 워드선에 공통으로 접속되고, 열방향으로 인접하는 한 쌍의 액세스 트랜지스터의 소스 영역이 공통으로 대응하는 소스선에 접속되고, 액세스 트랜지스터의 드레인 영역에 가변저항소자의 일방의 전극이 접속되고, 가변저항소자의 타방의 전극이 로컬 비트선에 접속된다. 예를 들면, 메모리셀(MC0, MC1)의 게이트는, 워드선(WLQ0, Q1)에 접속되고, 메모리셀(MC0, MC1)의 공통의 소스 영역이 소스선(SLQ0)에 접속되고, 메모리셀(MC0)의 드레인 영역이 가변저항소자를 통해 로컬 비트선(LBL0)에 접속되고, 메모리셀(MC1)의 드레인 영역이 가변저항소자를 통해 로컬 비트선(LBL0)에 접속된다.
가변저항소자는, 예를 들면, 산화하프늄(HfOx) 등의 천이금속의 박막 산화물로 구성되고, 기재 펄스 전압의 극성 및 크기에 따라서 세트 또는 리셋된다. 가변저항소자는, 예를 들면, 비트선측에서 소스선측을 향해서 전류를 흘렸을 때, 저저항 상태로 세트되고, 소스선측에서 비트선측을 향해서 전류를 흘렸을 때, 고저항 상태로 리셋된다.
도 5의 (B)에, 저항 변화형 어레이(110B)의 메모리셀(MC0, MC1)의 열방향의 개략 단면을 나타낸다. P형의 실리콘 기판 또는 P웰 영역(200) 내에, 필드 산화막 또는 트렌치 고립에 의해 형성된 액티브 영역 내에 메모리셀(MC0, MC1)이 형성된다. 메모리셀(MC0, MC1)의 액세스 트랜지스터의 게이트는, 행방향의 워드선(WLQ0, WLQ1)을 구성하고, 액세스 트랜지스터의 공통의 소스 영역은, 비아컨택(V1)을 통해 행방향의 소스선(SLQ0)에 전기적으로 접속된다. 메모리셀(MC0)의 액세스 트랜지스터의 드레인 영역은, 비아컨택(V1)을 통해 가변저항소자(VR0)에 접속되고, 게다가 가변저항소자(VR0)는, 비아컨택(V3)을 통해 열방향의 로컬 비트선(LBL0)에 전기적으로 접속된다. 메모리셀(MC1)의 액세스 트랜지스터의 드레인 영역은, 비아컨택(V1)을 통해 가변저항소자(VR1)에 접속되고, 게다가 가변저항소자(VR2)는, 비아컨택(V3)을 통해 로컬 비트선(LBL0)에 전기적으로 접속된다.
메모리셀(MC0)과 인접하는 액티브 영역에, 엔트리 게이트(110C)의 트랜지스터(Q0)가 형성된다. 트랜지스터(Q0)의 게이트는, 행방향의 선택 신호선(SEL0)을 구성하고, 드레인 영역이 비아컨택(V2)을 통해 글로벌 비트선(GBL0)에 전기적으로 접속되고, 소스 영역이 비아컨택(V0)을 통해 로컬 비트선(LBL0)에 전기적으로 접속된다.
메모리셀 어레이(110)는, 다층 배선 구조에 의해 형성되지만, 도 5의 (A), (B)에 도시한 것처럼, 저항 변화형 어레이(110B) 및 엔트리 게이트(110C)는, NOR형 어레이(110A)와 호환성이 있는 구성인 것이 이해된다.
다시, 도 1을 참조한다. 주소 버퍼(120)는, 입출력 회로(160)로부터 주소를 수취하고, 수취한 주소를 섹터/게이트 선택 회로(130), 워드선 디코더(140), Y디코더(150) 및 읽기쓰기 제어부(180)에 제공한다. 섹터/게이트 선택 회로(130)는, 행주소에 근거해 섹터를 선택하고, 열주소에 근거해 선택된 섹터에 대응하는 선택 신호선(SEL0~SEL3)을 H레벨 또는 L레벨로 구동한다. 게다가, 섹터/게이트 선택 회로(130)는, 열주소에 따라, 선택된 섹터에 대응하는 소스선에 동작 전압을 인가한다. 선택 신호선이나 소스선에 인가하는 전압은, 읽기쓰기 제어부(180)에 의해 제어된다.
Y디코더(150)는, 열주소에 근거해 글로벌 비트선(GBL0~GBLm)을 선택한다. 선택된 글로벌 비트선(GBL)에는, 읽기쓰기 제어부(180)의 제어에 따라, 독출 전압, 기재(프로그램) 전압, 소거 전압 등이 인가된다.
워드선 디코더(140)는, 주소 버퍼(120)로부터의 행주소에 근거해 NOR형 어레이(110A)의 워드선을 선택한다. 선택된 워드선에는, 읽기쓰기 제어부(180)의 제어에 따라, 독출, 기재(프로그램), 소거에 상응한 전압이 인가된다. NOR형 어레이(110A)의 섹터 내의 메모리셀의 데이터를 모두 소거하는 경우에는, 섹터 내의 모든 워드선이 선택된다. 또한, 저항 변화형 어레이(110B)에의 액세스가 실시될 때, 워드선 디코더(140)에는, 읽기쓰기 제어부(180)로부터 행주소가 공급되고, 워드선 디코더(140)는, 이 행주소에 근거해 저항 변화형 어레이(110B)의 워드선을 선택한다. 선택된 워드선에는, 읽기쓰기 제어부(180)의 제어에 따라, 독출, 기재에 상응한 전압이 인가된다.
입출력 회로(160)는, 외부의 호스트 컴퓨터로부터 커맨드나 데이터를 수취하거나, 메모리셀 어레이(110)로부터 독출된 데이터를 외부에 출력한다. 수취된 주소는 주소 버퍼(120)에 제공되고, 기재해야 할 데이터나 커맨드가 읽기쓰기 제어부(180)로 제공된다.
파워온 검출부(170)는, 외부로부터 전원 전압(VDD)(배터리를 포함함)이 투입되었을 때의 파워온(Power-on) 레벨을 검출하고, 이 검출 결과를 읽기쓰기 제어부(180)로 제공한다. 읽기쓰기 제어부(180)는, 파워온 레벨이 검출되면 파워온 시퀀스를 실행하고, 예를 들면, 미리 준비된 기억 영역으로부터 설정 정보를 독출하고, 상기 설정 정보에 따라 회로부의 동작 파라미터 등을 조정한다. 또한, 본 실시예의 파워온 시퀀스는, 후술하는 바와 같이, 저항 변화형 어레이(110B)에 기재된 데이터를 독출하고, 독출한 데이터를 NOR형 어레이(110A)에 기재하는 리커버리 기능을 갖춘다.
파워다운 검출부(172)는, 전원 전압(VDD)이 파워다운 레벨로 저하한 것을 검출하고, 이 검출 결과를 읽기쓰기 제어부(180)에 제공한다. 예를 들면, 정전에 의해 전원 전압(VDD)이 순간정지하거나, 피크 소비 전류에 의한 전원 전압(VDD)이 일시적으로 강하하거나, 전력 공급원이 배터리인 경우 배터리 잔량이 감소하는 것에 의하여 전원 전압(VDD)이 강하했을 때, 전원 전압(VDD)이 파워다운 레벨로 저하한 것이 검출된다. 읽기쓰기 제어부(180)는, 전원 전압(VDD)이 파워다운 레벨로 저하한 것이 검출되면, 파워다운 동작을 실행하고, 예를 들면, 차지펌프회로의 동작을 정지하거나, CPU나 로직 등을 리셋한다. 또한, 본 실시예의 파워다운 동작은, 후술하는 바와 같이, NOR형 어레이(110A)에의 데이터 기재를 실시하고 있는 경우에는, 미기재 데이터가 소실되지 않도록, 미기재 데이터를 저항 변화형 어레이(110B)에 기재하는 기능을 갖춘다.
읽기쓰기 제어부(180)는, 예를 들면, 마이크로컨트롤러, 센스 앰프(S/A), 기재 앰프(W/A) 등을 포함하고, 불휘발성 메모리(100)의 전체 동작을 제어한다. 읽기쓰기 제어부(180)는, 입출력 회로(160)로부터 수취한 커맨드를 해독하고, 해독 결과에 근거해 독출, 기재, 소거를 실시한다.
[독출 동작]
외부로부터 독출 커맨드 및 주소가 입력되면, 워드선 디코더(140)는, 행주소에 따라 NOR형 어레이(110A)의 워드선을 선택하고, 섹터/게이트 선택 회로(130)는, 행주소에 근거해 선택되는 섹터에 대응하는 LBL 선택 게이트(110D)의 선택 신호선(SEL0~SEL3)을 선택하고, 또한, 열주소에 따라 소스선(SL)을 선택한다. Y디코더(150)는, 열주소에 따라 글로벌 비트선을 선택한다. 읽기쓰기 제어부(180)는, NOR형 어레이(110A)에의 액세스가 실시되는 기간 중, 엔트리 게이트(110C)를 비선택으로 하고(선택 신호선(SEL0~SEL3)은 모두 L레벨), 저항 변화형 어레이(110B)를 NOR형 어레이(110A)로부터 분리한다.
예를 들면, NOR형 어레이(110A)의 메모리셀(Ma)(도 3을 참조)이 선택되는 경우, 선택 워드선(WL01)에 독출 전압이 인가되고, 소스선(SL01)에 GND가 공급된다. 또한, 선택 신호선(SEL2)이 H레벨로 구동되고, 트랜지스터(Q2)가 온하고, Y디코더(150)는, 글로벌 비트선(GBL0)을 선택하고, 읽기쓰기 제어부(180)는, 글로벌 비트선(GBL0)에 독출 전압을 인가한다. 메모리셀(Ma)은, 기억된 데이터「0」,「1」에 따라서 온/오프하고, 센스 앰프는, 글로벌 비트선(GBL0)의 전압 또는 전류를 감지한다.
또한, 저항 변화형 어레이(110B)의 메모리셀(Mb)(도 4를 참조)이 선택되는 경우, 선택 워드선(WLQ2)에 독출 전압이 인가되고, 액세스 트랜지스터가 온되고, 섹터/게이트 선택 회로(130)에 의해 선택된 소스선(SLQ1)에 GND가 공급된다. 또한, 엔트리 게이트(110C)의 선택 신호선(SEL2)이 H레벨로 구동되고, 트랜지스터(Q2)가 온하고, Y디코더(150)에 의해 글로벌 비트선(GBL0)이 선택되고, 읽기쓰기 제어부(180)는, 글로벌 비트선(GBL0)에 독출 전압을 인가한다. 가변저항소자의 저저항 상태 또는 고저항 상태에 따라 글로벌 비트선(GBL0)으로부터 소스선(SLQ1)에 흐르는 전류가 달라지고, 이 전압 또는 전류가 센스 앰프에 의해 감지된다.
[기재 동작]
읽기쓰기 제어부(180)는, 외부로부터 입력되는 기재 커맨드, 주소, 데이터에 따라 NOR형 어레이(110A)에의 기재를 실시한다. 예를 들면, NOR형 어레이(110A)의 메모리셀(Ma)에 데이터「0」을 기재하는 경우, 선택 워드선(WL01)에 기재 전압을 인가하고, 선택된 글로벌 비트선(GBL0)에 기재 전압을 인가하고, 선택된 소스선(SL01)에 GND를 인가한다.
저항 변화형 어레이(110B)의 메모리셀(Mb)에 데이터「0」을 기재하는 경우, 선택 워드선(WLQ2)에 기재 전압을 인가해 액세스 트랜지스터를 온시키고, 선택된 글로벌 비트선(GBL0)에 기재 전압을 인가하고, 선택된 소스선(SLQ1)에 GND를 인가한다. 메모리셀(Mb)에 데이터「1」을 기재하는 경우에는, 글로벌 비트선에 GND를 인가하고, 소스선에 기재 전압을 인가한다.
[소거 동작]
읽기쓰기 제어부(180)는, 외부로부터 입력되는 소거 커맨드, 주소에 따라 NOR형 어레이(110A)의 메모리셀의 데이터의 소거를 실시한다. NOR형 어레이(110A)의 섹터의 소거를 실시하는 경우, 상기 섹터의 모든 워드선이 선택되고, 선택된 워드선에 GND가 인가된다. 또한, 섹터/게이트 선택 회로(130)는, 선택된 LBL 선택 게이트(110D)의 트랜지스터(Q0~Q3)를 모두 오프로 하고, 로컬 비트선(LBL0~LBL3)을 플로팅 상태로 하고, 선택한 섹터 내의 모든 소스선에 소거 전압을 인가한다. 이것에 의해, 섹터 내의 모든 메모리셀의 게이트와 소스 영역 간에 고전압이 인가되어, 메모리셀 내의 전자가 소스측으로 빠지고, 메모리셀의 역치가 내려가, 데이터가 「1」이 된다.
다음에, NOR형 어레이(110A)에의 기재 중에 전원 전압(VDD)의 순간정지나 변동이 발생했을 때의 리커버리에 대해 설명한다. 읽기쓰기 제어부(180)는, NOR형 어레이(110A)에의 기재 중에 파워다운 검출부(172)에 의해 파워다운이 검출되면, 전원 전압(VDD)의 강하 중에 미기재 데이터를 저항 변화형 어레이(110B)에 기재하는 것을 가능하게 한다. 그 후, 전원 전압(VDD)이 복구되어, 파워온 검출부(170)에 의해 파워온이 검출되면, 파워온 시퀀스에서 저항 변화형 어레이(110B)에 기재되어 있는 미기재 데이터를 독출하고, 독출한 미기재 데이터를 NOR형 어레이(110A)에 기재하고, 이것에 의해, 중단된 기재 동작을 리커버리 한다.
도 6은, 본 실시예의 읽기쓰기 제어부(180)의 리커버리 기능에 관련된 구성을 나타내는 도면이다. 동 도면에 도시한 것처럼, 읽기쓰기 제어부(180)는, NOR형 어레이(110A)에의 기재를 제어하는 NOR 기재부(200)와, NOR형 어레이(110A)의 선택된 메모리셀에 기재하기 위한 데이터를 선택하는 데이터 선택부(210)와, 입출력 회로(160)를 통해서 수취한 데이터(DATA) 또는 RRAM 독출부(250)에서 독출된 미기재 데이터(DATA＿RRAM)를 유지하는 데이터 레지스터(220)와, 저항 변화형 어레이(110B)에의 기재를 제어하는 RRAM 기재부(230)와, 입출력 회로(160)를 통해서 수취한 주소(ADD) 및 데이터 선택부(210)에 의해 선택된 데이터의 위치를 나타내는 주소(ADD＿SEL)를 유지하는 주소 유지부(240)와, 저항 변화형 어레이(110B)로부터 리커버리를 위한 데이터를 독출하는 RRAM 독출부(250)를 포함한다.
NOR형 어레이(110A)에의 기재가 실시될 때, 입출력 회로(160)를 통해 입력된 데이터(DATA)가 데이터 레지스터(220)에 유지되고, 주소(ADD)가 주소 유지부(240)에 유지된다. 기재는, 예를 들면, 비트 단위의 기재 이외에도, 바이트 단위의 바이트 기재나, 페이지 단위의 페이지 기재가 가능하고, 바이트 기재나 페이지 기재는, 기재 커맨드에 의해 지정할 수 있다. 바이트 기재나 페이지 기재는, NOR형 어레이(110A)의 동일 행에 대한 연속적인 데이터의 기재를 가능하게 한다. 워드선 디코더(140)는, 입력된 행주소에 근거해 워드선을 선택하고, Y디코더(150)는, 입력된 열주소에 근거해 글로벌 비트선을 선택한다. 페이지 기재나 바이트 기재를 위한 비트선의 선택 방법은 특별히 한정되지 않지만, 예를 들면, 페이지 또는 바이트의 선두 주소나 최종 주소를 지정하기 위한 주소를 입력하도록 해도 무방하고, 선두 주소 만을 지정하고, 이후의 주소는, 예를 들면 주소 카운터에 의해 생성하도록 해도 무방하다. 후자의 경우, Y디코더(150)는, 입력된 열주소를 주소 카운터에 세트하고, 이후, 내부 클록 신호에 의해 주소 카운터를 인크리먼트(increment)시켜, 열주소를 생성한다.
데이터 레지스터(220)는, 예를 들면, 1페이지분의 데이터를 유지 가능한 래치 회로에 의해 구성된다. 만약, 바이트 기재이면, 입력된 바이트 데이터가 데이터 레지스터(220)에 유지되고, 페이지 기재이면, 입력된 페이지 데이터가 데이터 레지스터(220)에 유지된다.
데이터 선택부(210)는, 데이터 레지스터(220)에 유지된 데이터를 선택하고, 선택한 데이터를 NOR 기재부(200)에 제공한다. 데이터 선택부(210)는, 예를 들면, 데이터 레지스터(220)의 주소를 지정하는 카운터 또는 주소 포인터를 포함하고, 지정된 주소의 데이터를 선택한다. 예를 들면, NOR형 어레이가 도 3에 나타내는 구성이면, 복수의 메모리셀에 동시에 데이터를 기재하는 것이 가능하고, 이러한 경우에는, 복수의 데이터가 동시에 선택된다.
NOR 기재부(200)는, 데이터 선택부(210)에 의해 선택된 데이터「0」, 「1」에 상응한 기재 바이어스를 생성하고, 이에 따라, 선택된 메모리셀에 데이터의 기재가 실시된다. 만약, 페이지 기재이면, 데이터 레지스터(220)에 유지된 페이지 데이터는, NOR형 어레이(110A)의 선택된 페이지(예를 들면, 워드선(WL00)에 접속된 메모리셀)의 메모리셀에 기재된다. 또한, 데이터 선택부(210)는, 선택한 데이터의 위치를 나타내는 주소 데이터(ADD＿SEL)를 주소 유지부(240)에 제공한다.
NOR형 어레이(110A)에의 기재 동작 중에 전원 전압(VDD)이 파워다운 레벨에 강하하면, NOR 기재부(200)는, 파워다운 검출부(172)로부터의 파워다운 검출 신호(PD＿DET)에 응답해, NOR형 어레이(110A)에의 기재 동작을 중단한다. 한편, RRAM 기재부(230)는, 이 검출 신호(PD＿DET)에 응답해, 미기재 데이터를 저항 변화형 어레이(110B)에 기재한다.
RRAM 기재부(230)는, 내부에서 생성된 행주소 및 열주소를 워드선 디코더(140), Y디코더(150), 섹터/게이트 선택 회로(130)에 제공한다. 행주소 및 열주소는, 저항 변화형 어레이(110B)의 정해진 영역에 미기재 데이터를 기재하기 위해 생성된다. 워드선 디코더(140)는, 행주소에 근거해 저항 변화형 어레이(110B)의 워드선을 선택하고, Y디코더(150)는, 열주소에 근거해 글로벌 비트선(GBL)을 선택한다. 또한, 섹터/게이트 선택 회로(130)는, 열주소에 근거해 저항 변화형 어레이(110B)의 소스선(SLQ)을 선택하고, 게다가, 엔트리 게이트(110C)를 활성화시키기 위해 선택 신호선(SEL＿Q)을 선택하고, 엔트리 게이트(110C)의 트랜지스터(Q0~Q3)가 선택 신호선(SEL＿Q)에 의해 온/오프되어, 글로벌 비트선에 접속되는 로컬 비트선이 선택된다.
이로써, 저항 변화형 어레이(110B)의 메모리셀(가변저항소자)이 선택되고, RRAM 기재부(230)는, 기재하는 데이터「0」,「1」에 따라서, 세트 기재 또는 리셋 기재를 위한 바이어스 전압을 글로벌 비트선(GBL), 소스선을 통해 선택된 메모리셀에 인가한다.
RRAM 기재부(230)는, 데이터 레지스터(220)에 유지된 미기재 데이터(DATA＿RRAM)와, 주소 유지부(240)에 유지된 주소 데이터(ADD＿RRAM)를 저항 변화형 어레이(110B)의 정해진 영역에 기재한다. 게다가, NOR형 어레이(110A)에의 기재 커맨드(또는, 바이트 기재나 페이지 기재를 식별하는 데이터)를 미기재 데이터와 함께 기재하도록 해도 무방하다. 미기재 데이터(DATA＿RRAM)는, 기재 동작이 중단되었을 때의 NOR형 어레이(110A)에 기재되지 않은 데이터이며, 환언하면, 데이터 선택부(210)에 의해 선택되지 않은 데이터이다. 또한, 주소 데이터(ADD＿RRAM)는, NOR형 어레이(110A)에의 기재를 위해 입출력 회로(160)를 통해 외부로부터 입력된 주소(ADD)와, 데이터 선택부(210)에 의해 선택된 데이터의 위치를 나타내는 주소(또는, 미선택 데이터의 위치를 나타내는 주소)(ADD＿SEL)를 포함한다.
NOR형 어레이(110A)의 기재는, 선택 워드선 등에 고전압을 인가할 필요가 있고, 파워다운 레벨 이상의 전압은, 그러한 기재를 보증한다. 한편, 저항 변화형 어레이(110B)에의 기재는, NOR형 어레이(110A)에 필요한 기재 전압 보다 충분히 낮아서, 전원 전압(VDD)이 파워다운 레벨 이하에 강하해도, 그러한 전압을 이용해 기재를 실시하는 것이 가능하다. 그러므로, NOR형 어레이(110A)의 미기재 데이터(DATA＿RRAM)와 주소 데이터(ADD＿RRAM)는, 파워다운 레벨과 저항 변화형 어레이(110B)의 기재 한계가 되는 최소전압과의 사이의 전압을 이용해 실시된다.
RRAM 독출부(250)는, 전원 전압(VDD)이 복구되었을 때, 파워온 검출부(170)로부터의 파워온 검출 신호(PO＿DET)에 응답하여, 저항 변화형 어레이(110B)의 정해진 영역으로부터 미기재 데이터(DATA＿RRAM) 및 주소 데이터(ADD＿RRAM)를 독출한다.
독출된 미기재 데이터(DATA＿RRAM)는, 데이터 레지스터(220)에 전송되고, 미기재 데이터의 주소(ADD＿SEL)에 따라서 기재 중단 전의 상태가 되도록 데이터 레지스터(220)에 세트된다. 또한, 독출된 주소(ADD＿SEL)가 데이터 선택부(210)에 제공되고, 데이터 선택부(210)는, 주소(ADD＿SEL)에 따라서 데이터 레지스터(220)로부터 데이터를 선택하고, 선택한 데이터를 NOR 기재부(200)에 제공한다. 게다가, 독출된 주소(ADD)가 NOR 기재부(200)에 제공되고, NOR 기재부(200)는, 행주소 및 열주소를 워드선 디코더(140), Y디코더(150), 섹터/게이트 선택 회로(130)에 제공한다. 또한, 저항 변화형 어레이(110B)에 NOR형 어레이(110A)에의 기재 커맨드 또는 그것을 식별하는 데이터가 기재되어 있는 경우에는, 독출된 기재 커맨드 또는 식별하는 데이터가 NOR 기재부(200)에 제공된다.
이로써, 기재가 중단되기 전의 기재 상태가 복원되고, NOR 기재부(200)는, 중단된 NOR형 어레이(110A)의 기재를 재개시킬 수 있다.
도 7은, NOR형 어레이에의 기재 중에 파워다운이 생겼을 때의 리커버리 동작을 설명하는 플로우차트이다. 여기에서는, 기재는, 페이지 기재라고 가정한다. 호스트 컴퓨터로부터 출력된 페이지 기재 커맨드, 주소, 페이지 데이터가 입출력 회로(160)를 통해서 수취된다(S100). 읽기쓰기 제어부(180)는, 페이지 데이터를 데이터 레지스터(220)에 유지하고, 또한, 페이지 기재 커맨드를 해독하고, 페이지 기재 동작을 개시한다(S110). NOR 기재부(200)는, 주소에 따라서 선택 페이지의 메모리셀을 선택하고(S120), 선택 메모리셀에 페이지 데이터의 기재를 실시한다(S130). 예를 들면, 도 3에 도시한 어레이 구성이면, 복수의 데이터가 선택되고, 선택된 복수의 데이터가 복수의 선택 메모리셀에 동시에 기재된다.
NOR 기재부(200)는, 기재 중에 파워다운 검출 신호(PD＿DET)를 수취하면(S140), NOR형 어레이(110A)에의 기재를 중단하고, 대신에 RRAM 기재부(230)가 미기재 데이터나 주소 등을 저항 변화형 어레이(110B)의 정해진 영역에 기재한다(S150). 한편, 기재 중에 파워다운이 검출되지 않았을 경우에는(S140), 스텝(S120~S140)이 반복되어, 데이터 레지스터(220)에 유지된 모든 페이지 데이터가 선택 페이지에 기재된다(S160, S170).
도 8은, 파워온 시에 저항 변화형 어레이에 기재된 미기재 데이터를 NOR형 어레이에 리커버리시킬 때의 동작을 설명하는 플로우차트이다. 불휘발성 메모리(100)에의 전원 전압(VDD)이 투입/회복되고(S200), 파워온 검출부(170)에 의해 파워온 레벨이 검출되면(S210), 이 검출 신호(PO＿DET)에 응답하여 RRAM 기재부(230)는, 저항 변화형 어레이(110B)의 정해진 영역으로부터 미기재 데이터 및 주소 등을 독출한다(S220). 독출된 미기재 데이터가 데이터 레지스터(220)에 세트되고(S230), 데이터 선택부(210)에 의해 미기재 데이터가 NOR 기재부(200)에 제공된다. NOR 기재부(200)는, 독출된 주소에 따라서 메모리셀을 선택하고(S240), 선택 메모리셀에 미기재 데이터를 기재한다(S250). 모든 미기재 데이터의 기재가 종료할 때까지 스텝(S240, S250)이 반복된다(S260, S270).
도 9는, 페이지 기재가 중단되었을 때의 페이지 기재의 리커버리 동작의 일례를 나타내는 도면이다. 도 9의 (A)는, 전원 전압(VDD)과 기재 시간과의 관계를 나타내는 그래프, 도 9의 (B)는, 페이지 데이터의 천이 예를 나타낸다.
시각(t1)에서 페이지 데이터가 입력되어, 페이지 데이터가 데이터 레지스터(220)에 유지된다. 시각(t2)에서 전원 전압(VDD)이 전압(V1)까지 강하해 파워다운이 검출된다. 이때, 페이지 데이터의 일부는 NOR형 어레이(110A)에 기재되어 있지만, 나머지가 미기재 데이터(DATA＿RRAM)이다. 시각(t2)에서, 기재에 고전압을 필요로 하는 NOR형 어레이(110A)에의 기재가 중단되고, 비교적 저전압에서의 기재가 가능한 저항 변화형 어레이(110B)에 미기재 데이터(DATA＿RRAM)나 주소(ADD＿RRAM) 등이 기재된다.
전원 전압(VDD)이 저항 변화형 어레이(110B)의 기능 한계 전압(V2)에 도달할 때까지의 동안에, 저항 변화형 어레이(110B)에의 미기재 데이터 등의 기재가 실시되고, 시각(t3)에서 미기재 데이터 등의 기재가 완료된다. 그 후, 전원 전압(VDD)이 투입 내지 회복되어, 시각(t4)에서 파워업 시퀀스가 실행될 때, 저항 변화형 어레이(110B)로부터 독출된 미기재 데이터가 NOR형 어레이(110A)에 기재된다.
이로써, NOR형 어레이(110A)에의 페이지 기재가 중단된 경우에도, 페이지 데이터를 소실시키지 않고, 페이지 기재를 자동적으로 복구시킬 수 있다. 그 결과, 호스트 컴퓨터에 의한 페이지 기재의 재실행은 불필요해지고, 시스템의 부하를 경감시킬 수 있다. 또한, NOR형 어레이(110A)와 저항 변화형 어레이(110B)를 탑재함으로써, NOR형 어레이(110A)에 의한 고집적화의 장점과 저항 변화형 어레이(110B)에 의한 저전력 동작의 장점을 겸비할 수 있다.
덧붙여, 저항 변화형 어레이(110B)에의 미기재 데이터의 기재는, 파워다운 검출 레벨(V1)과 저항 변화형 어레이(110B)의 기능 한계의 전압(V2)과의 사이에 실시할 필요가 있고, 미기재 데이터의 기재에 필요한 시간이나 소비 전력을 고려해 전압(V1)을 설정하는 것이 바람직하다. 또한, 상기 실시예는, 페이지 기재를 예시했지만, 이것에 한정되지 않고, 바이트 기재나 복수 비트의 기재에도 마찬가지로 적용할 수 있다.
상기 실시예에서는, LBL 선택 게이트(110D)는, 1개의 글로벌 비트선을 4개의 로컬 비트선으로 분할했지만, 이는 일례이며, 1개의 글로벌 비트선으로부터 분할되는 로컬 비트선의 수는 임의이다. 또한, 엔트리 게이트(110C)에 의해 분할되는 로컬 비트선 간의 피치는, LBL 선택 게이트(110D)에 의해 분할되는 로컬 비트선 간의 피치의 2배로 했지만, 이는 일례이며, 양자의 피치의 비는 임의이다.
제1 실시예에서는, NOR형 어레이(110A)의 최원단(最遠端)에 저항 변화형 어레이(110B)를 구성했지만, 본 발명의 제2 실시예에서는, 저항 변화형 어레이(110B)를 1페이지(워드선 1개)로 구성하고, 저항 변화형 어레이(110B)를 Y디코더(150)의 하방(下方)에 배치한다.
도 10은, 제2 실시예의 불휘발성 메모리(100A)의 구성을 나타내는 도면이며, 도 1에 나타내는 구성과 동일한 것에 대해서는 동일 참조 번호를 붙이고 있다. 도면에 도시한 것처럼, Y디코더(150)는, 열주소에 근거해 NOR형 어레이(110A)의 글로벌 비트선을 선택하기 위한 회로 및 선택 신호선(SEL＿Q)에 근거해 저항 변화형 어레이(110B)의 로컬 비트선을 선택하기 위한 엔트리 게이트(110C)를 포함한다. 또한, Y디코더(150)의 하방에 저항 변화형 어레이(110B)가 형성되고, 읽기쓰기 제어부(180)는, 사실상, 글로벌 비트선을 통하지 않고, 저항 변화형 어레이(110B)의 메모리셀을 액세스 한다.
읽기쓰기 제어부(180)는, 제1 실시예일 때와 마찬가지로, 파워다운 검출부(172)로부터의 파워다운 검출 신호(PD＿DET)에 응답하여, 데이터 레지스터(220)의 미기재 데이터를 엔트리 게이트(110C)를 통해 저항 변화형 어레이(110B)의 선택된 메모리셀에 기재한다. 이 경우, 저항 변화형 어레이(110B)의 워드선은 1개이기 때문에, 이 워드선의 선택/구동은, 워드선 디코더(140)를 이용하지 않고, 읽기쓰기 제어부(180)가 직접 행하도록 해도 무방하다.
그 후, 파워온 검출부(170)로부터의 파워온 검출 신호(PO＿DET)에 응답하여 파워온 시퀀스가 실행될 때, 읽기쓰기 제어부(180)는, 저항 변화형 어레이(110B)로부터 미기재 데이터를 독출하고, 독출한 미기재 데이터를 NOR형 어레이(110A)의 해당하는 페이지의 나머지 메모리셀에 기재한다.
이와 같이 본 실시예에 의하면, Y디코더(150)의 하방에 저항 변화형 어레이(110B)를 배치하도록 했으므로, 읽기쓰기 제어부(180)는, NOR형 어레이(110A) 상을 연재하는 글로벌 비트선을 실질적으로 경유하지 않고, 저항 변화형 어레이(110B)의 메모리셀을 액세스할 수 있고, 이에 따라, 파워다운 검출 후에 저항 변화형 어레이(110B)의 메모리셀에 기재를 실시할 때의 배선 저항이나 기생용량이 저감되어, 적은 소비 전력을 이용해 단시간에 미기재 데이터를 저항 변화형 어레이(110B)에 기재할 수 있다.
또한, 저항 변화형 어레이(110B)는 1페이지로 구성되고, 미기재 데이터의 기재에 반복해서 사용되지만, 가변저항소자의 내구성 특성(개서 가능한 횟수)은, NOR형의 기억소자 보다 충분히 높기 때문에 반복 사용하는 것이 가능하다. 이 결과, 저항 변화형 어레이의 점유 스페이스를 삭감해, 메모리셀 어레이의 소형화를 도모할 수 있다.
다음에, 본 발명의 제3 실시예는, 제2 실시예의 NOR형 어레이(110A)의 대신에 NAND형 어레이를 가지고, NAND형 어레이에의 기재 중에 파워다운이 검출되었을 경우, 페이지 버퍼에 유지된 페이지 데이터를 저항 변화형 어레이에 백업한다.
도 11은, 본 발명의 제3 실시예에 따른 불휘발성 메모리(100B)의 개략 구성을 나타내는 도면이고, 도 12는, 페이지 버퍼/센스 회로와 저항 변화형 어레이와의 접속 관계를 나타낸다. NAND형 어레이(300)는, 복수의 글로벌 비트선(GBL)의 각각에 접속된 복수의 NAND 스트링(310)을 포함하고, NAND 스트링(310)은, 글로벌 비트선에 접속되는 비트선측 선택 트랜지스터(SGD)와, 워드선(WL0~WLn)에 접속된 복수의 메모리셀과, 공통 소스선(SL)에 접속되는 소스선측 선택 트랜지스터(SGS)를 포함한다.
페이지 버퍼/센스 회로(320)는, 선택 비트선을 프리차지 하거나, 선택 메모리셀의 데이터를 센싱하기 위해 프리차지 트랜지스터(BLPRE), 클램프 트랜지스터(BLCMP), 비트선 접속 트랜지스터(BLCN) 등을 포함한다. 게다가, 페이지 버퍼/센스 회로(320)는, 센스 노드(SNS)로부터 전송되는 데이터나 기재 시에 입출력 회로(160)로부터 수취된 데이터를 유지하는 래치(330)를 포함한다. 도 12에는, 1비트의 데이터를 유지하는 래치(330)가 도시되어 있지만, 래치(330)는, 1페이지분의 데이터를 유지한다.
저항 변화형 어레이(110B)는, 1페이지(워드선 1개)로 구성되어, 페이지 버퍼/센스 회로(320)의 하방에 배치된다. 도 12에 도시한 것처럼, 래치(330)의 노드(N)에는, 엔트리 게이트(110C)로서의 트랜지스터(Q)가 접속되고, 트랜지스터(Q)의 게이트에는 선택 신호선(SELQ0)이 접속된다. 또한, 트랜지스터(Q)에 직렬로 메모리셀(MC0)이 접속된다. 메모리셀(MC0)은, 액세스 트랜지스터와 가변저항소자를 포함하고, 액세스 트랜지스터의 게이트에 워드선(WLQ0)이 접속되고, 가변저항소자의 일방 단자에 소스선(SLQ0)이 접속된다.
트랜지스터(Q)는, 고내압용(高耐壓用)의 트랜지스터로 구성되고, NAND형 어레이(300)가 액세스될 때 트랜지스터(Q)는 오프되고, 메모리셀(MC0)에 미기재 데이터를 기재할 때 트랜지스터(Q)는 온된다. 이로써, 메모리셀(MC0)은, NAND형 어레이(300)에 인가되는 고전압 등으로부터 보호된다.
읽기쓰기 제어부(180)는, 호스트 컴퓨터로부터의 독출 커맨드 또는 기재 커맨드에 따라서 NAND형 어레이(300)의 선택 페이지로부터 데이터를 독출하거나 또는 거기에 데이터를 기재한다. 독출이나 기재는 페이지 단위로 행해진다. 기재가 실시될 때, 입출력 회로(160)로부터 입력된 페이지 데이터가 페이지 버퍼/센스 회로(320)의 래치(330)에 유지되고, 주소가 워드선 디코더(140), Y디코더(150) 및 읽기쓰기 제어부(180)에 제공된다. 그 후, NAND형 어레이(300)의 선택 페이지에 페이지 데이터가 기재된다.
만약, 선택 페이지에의 기재가 완료되기 전에, 전원 전압(VDD)이 파워다운 레벨에 강하했을 경우, 읽기쓰기 제어부(180)는, 파워다운 검출 신호(PD＿DET)에 응답하여 트랜지스터(BLCN)를 오프하고, NAND형 어레이(300)에의 기재를 중단하고, 그 대신에, 엔트리 게이트(110C)의 트랜지스터(Q)를 온시켜, 워드선(WLQ0)에 기재 전압을 인가하고, 게다가, 래치(330)에 유지된 데이터에 따라서 소스선(SLQ0)에 세트 또는 리셋 기재의 바이어스를 인가한다. 이로써, 페이지 버퍼/센스 회로(320)에 유지된 미기재의 페이지 데이터가 저항 변화형 어레이(110B)에 기재된다. 본 예의 경우, 1페이지분의 모든 데이터가 미기재 데이터가 된다. 이때, 읽기쓰기 제어부(180)는, NAND형 어레이의 선택 페이지를 특정하기 위한 주소를 저항 변화형 어레이(110B)의 리던던시(Redundancy) 영역에 기재한다.
그 후, 전원 전압(VDD)이 복구되어, 파워온 검출부(170)에 의해 파워온 레벨이 검출되면, 읽기쓰기 제어부(180)는, 파워온 시퀀스를 실행하여, 저항 변화형 어레이(110B)의 1페이지분의 미기재 데이터를 독출하고, 이를 래치(330)에 세트하고, 다음에, 리던던시 영역으로부터 독출된 주소에 근거해 NAND형 어레이(300)의 페이지를 선택하고, 래치(330)에 유지된 미기재 데이터를 선택 페이지에 기재한다. 이에 따라, 전원 전압(VDD)의 변동에 의해 중단된 기재를 파워온 시에 자동적으로 회복시킬 수 있다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되지 않으며, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100: 불휘발성 메모리
110: 메모리셀 어레이
110A: NOR형 어레이(제1 메모리셀 어레이)
110B: 저항 변화형 어레이(제2 메모리셀 어레이)
110C: 엔트리 게이트
110D: LBL 선택 게이트
120: 주소 버퍼
130: 섹터/게이트 선택 회로
140: 워드선 디코더
150: Y디코더
160: 입출력 회로
170: 파워온 검출부
172: 파워다운 검출부
180: 읽기쓰기 제어부

Claims (11)

  1. 반도체 기억 장치에 있어서,
    NOR형 또는 NAND형 플래쉬 메모리 구조를 가지는 제1 메모리셀 어레이와, 저항 변화형 메모리 구조를 가지는 제2 메모리셀 어레이를 포함하는 메모리셀 어레이와,
    상기 제1 메모리셀 어레이 또는 상기 제2 메모리셀 어레이의 선택된 메모리셀의 읽기쓰기를 제어하는 제어 수단과,
    전원 전압이 미리 결정된 파워다운 레벨로 강하한 것을 검출하는 제1 검출 수단
    을 포함하고,
    상기 제어 수단은,
    상기 제1 메모리셀 어레이에의 기재 동작 중에 상기 제1 검출 수단에 의해 상기 전원 전압이 상기 미리 결정된 파워다운 레벨로 강하한 것이 검출되었을 때, 적어도 상기 제1 메모리셀 어레이에 기재가 완료되지 않은 미기재 데이터를 상기 제2 메모리셀 어레이에 기재하고,
    상기 반도체 기억 장치는,
    외부로부터 입력된 데이터를 유지하는 데이터 유지 수단
    을 더 포함하고,
    상기 제어 수단은,
    상기 데이터 유지 수단에 유지된 데이터를 상기 제1 메모리셀 어레이에 기재하고,
    상기 전원 전압이 상기 미리 결정된 파워다운 레벨로 강하한 것이 검출되었을 때, 상기 데이터 유지 수단에 유지된 미기재 데이터를 상기 제2 메모리셀 어레이에 기재하는,
    반도체 기억 장치.
  2. 제1항에 있어서,
    반도체 기억 장치는,
    전원 전압이 파워온 레벨이 된 것을 검출하는 제2 검출 수단
    을 더 포함하고,
    상기 제어 수단은,
    상기 제2 검출 수단에 의해 파워온 레벨이 검출되었을 때, 상기 제2 메모리셀 어레이로부터 상기 미기재 데이터를 독출하고, 독출한 상기 미기재 데이터를 상기 제1 메모리셀 어레이에 기재하는,
    반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제어 수단은,
    미기재 데이터와 함께, 상기 제1 메모리셀 어레이에의 기재를 행하기 위한 주소를 상기 제2 메모리셀 어레이에 더 기재하고,
    상기 제어 수단은,
    상기 제2 메모리셀 어레이로부터 독출된 주소에 따라, 미기재 데이터를 상기 제1 메모리셀 어레이에 기재하는,
    반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제어 수단은,
    미기재 데이터와 함께, 상기 제1 메모리셀 어레이에의 기재를 행하기 위한 커맨드를 상기 제2 메모리셀 어레이에 더 기재하고,
    상기 제어 수단은,
    상기 제2 메모리셀 어레이로부터 독출된 커맨드에 따라, 상기 미기재 데이터를 제1 메모리셀 어레이에 기재하는,
    반도체 기억 장치.
  5. 삭제
  6. 제1항 또는 제2항에 있어서,
    상기 데이터 유지 수단은,
    외부로부터 입력된 페이지 데이터를 유지하고,
    상기 제어 수단은,
    외부로부터 입력된 페이지 기재 커맨드에 근거해 상기 제1 메모리셀 어레이의 선택된 행에 상기 데이터 유지 수단에 유지된 페이지 데이터를 기재하고,
    또한, 상기 제어 수단은,
    상기 제2 메모리셀 어레이로부터 독출된 미기재 데이터를 상기 선택된 행에 기재하는,
    반도체 기억 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 데이터 유지 수단은,
    외부로부터 입력된 바이트 데이터를 유지하고,
    상기 제어 수단은,
    외부로부터 입력된 바이트 기재 커맨드에 근거해 상기 제1 메모리셀 어레이의 선택된 행에 상기 데이터 유지 수단에 유지된 바이트 데이터를 기재하고,
    또한, 상기 제어 수단은,
    상기 제2 메모리셀 어레이로부터 독출된 미기재 데이터를 상기 선택된 행에 기재하는,
    반도체 기억 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 반도체 기억 장치는,
    상기 데이터 유지 수단에 유지된 데이터를 선택하는 데이터 선택 수단
    을 더 포함하고,
    상기 제어 수단은,
    상기 데이터 선택 수단에 의해 선택된 데이터를 상기 제1 메모리셀 어레이의 선택된 메모리셀에 기재하고,
    상기 데이터 선택 수단에 의해 선택되지 않은 데이터를 상기 제2 메모리셀 어레이에 기재하는,
    반도체 기억 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 제어 수단은,
    상기 미리 결정된 파워다운 레벨과 상기 제2 메모리셀 어레이의 기재 한계가 되는 최소전압과의 사이의 전압을 이용해, 상기 제2 메모리셀 어레이에 미기재 데이터를 기재하는,
    반도체 기억 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 메모리셀 어레이는,
    상기 제1 메모리셀 어레이와 상기 제2 메모리셀 어레이에 공통의 비트선과, 상기 제1 메모리셀 어레이와 상기 제2 메모리셀 어레이와의 사이에 접속되어, 상기 비트선을 선택적으로 상기 제2 메모리셀 어레이에 접속 또는 비접속하는 엔트리 게이트
    를 포함하는, 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제2 메모리셀 어레이는, 1페이지로 구성되고,
    상기 제2 메모리셀 어레이는, 상기 비트선을 선택하기 위한 비트선 선택 회로의 하방에 배치되는,
    반도체 기억 장치.
KR1020220126392A 2021-12-01 2022-10-04 반도체 기억 장치 Active KR102812506B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021195124A JP7170117B1 (ja) 2021-12-01 2021-12-01 半導体記憶装置
JPJP-P-2021-195124 2021-12-01

Publications (2)

Publication Number Publication Date
KR20230082561A KR20230082561A (ko) 2023-06-08
KR102812506B1 true KR102812506B1 (ko) 2025-05-26

Family

ID=83996943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220126392A Active KR102812506B1 (ko) 2021-12-01 2022-10-04 반도체 기억 장치

Country Status (5)

Country Link
US (1) US12073882B2 (ko)
JP (1) JP7170117B1 (ko)
KR (1) KR102812506B1 (ko)
CN (1) CN116206657B (ko)
TW (1) TWI814531B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022181756A (ja) * 2021-05-27 2022-12-08 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP7074417B1 (ja) * 2021-06-16 2022-05-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US12057164B2 (en) * 2021-07-09 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of data encoding in non-volatile memories
TW202545287A (zh) 2024-05-01 2025-11-16 華邦電子股份有限公司 Nand型快閃記憶體及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180150357A1 (en) * 2016-11-25 2018-05-31 Silicon Motion, Inc. Data storage method and data recovery method for data storage device, and data storage device using the same methods

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859205B2 (ja) * 1996-04-23 1999-02-17 静岡日本電気株式会社 携帯型情報処理システムのフラッシュ・メモリのデータ記録装置及びデータ記録方法
JP2003316664A (ja) * 2002-04-24 2003-11-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2008204581A (ja) * 2007-02-22 2008-09-04 Elpida Memory Inc 不揮発性ｒａｍ
US20080270811A1 (en) * 2007-04-26 2008-10-30 Super Talent Electronics Inc. Fast Suspend-Resume of Computer Motherboard Using Phase-Change Memory
WO2010093356A1 (en) * 2009-02-11 2010-08-19 Stec, Inc. A flash backed dram module
TWI529738B (zh) 2009-02-11 2016-04-11 Ｓｔｅｃ股份有限公司 具有經由組態資料匯流排可用之健康狀態及/或狀態資訊的快閃回存ｄｒａｍ模組
US8307151B1 (en) * 2009-11-30 2012-11-06 Micron Technology, Inc. Multi-partitioning feature on e-MMC
JP2011192346A (ja) 2010-03-15 2011-09-29 Eterna Memory Kk 半導体メモリ
CN102200946B (zh) 2010-03-22 2014-11-19 群联电子股份有限公司 资料存取方法、记忆体控制器与储存系统
US10114746B2 (en) * 2010-10-14 2018-10-30 Micron Technology, Inc. Nonvolatile storage using low latency and high latency memory
US20130219146A1 (en) * 2012-02-16 2013-08-22 Micron Technology, Inc. Method, device and system for a configurable address space for non-volatile memory
US8902669B2 (en) * 2012-11-08 2014-12-02 SanDisk Technologies, Inc. Flash memory with data retention bias
US9042160B1 (en) * 2014-07-03 2015-05-26 Sandisk Technologies Inc. Memory device with resistive random access memory (ReRAM)
US9105333B1 (en) * 2014-07-03 2015-08-11 Sandisk Technologies Inc. On-chip copying of data between NAND flash memory and ReRAM of a memory die
JP6652472B2 (ja) * 2016-09-20 2020-02-26 キオクシア株式会社 メモリシステムおよび制御方法
KR20200000904A (ko) 2018-06-26 2020-01-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법
JP6810725B2 (ja) 2018-10-03 2021-01-06 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
JP6708762B1 (ja) * 2019-01-29 2020-06-10 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN110362417B (zh) * 2019-06-18 2022-09-27 南京理工大学 Fpga实现断电续存功能的系统及方法
KR102738687B1 (ko) * 2019-08-06 2024-12-09 삼성전자주식회사 스토리지 장치 및 이를 포함하는 스토리지 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180150357A1 (en) * 2016-11-25 2018-05-31 Silicon Motion, Inc. Data storage method and data recovery method for data storage device, and data storage device using the same methods

Also Published As

Publication number Publication date
CN116206657A (zh) 2023-06-02
JP2023081441A (ja) 2023-06-13
TW202324416A (zh) 2023-06-16
TWI814531B (zh) 2023-09-01
US12073882B2 (en) 2024-08-27
JP7170117B1 (ja) 2022-11-11
KR20230082561A (ko) 2023-06-08
CN116206657B (zh) 2025-11-11
US20230170021A1 (en) 2023-06-01

Similar Documents

Publication Publication Date Title
KR102812506B1 (ko) 반도체 기억 장치
JP3886673B2 (ja) 不揮発性半導体記憶装置
JPH11177071A (ja) 不揮発性半導体記憶装置
CN100447899C (zh) 具有稳定源线不考虑位线耦合及加载效应的快闪存储设备
JP2002150782A (ja) 半導体記憶装置およびその動作方法
JP2009026447A (ja) 選択トランジスタをプログラムするメモリ装置及びそのプログラム方法とこれを用いたメモリシステム
JP2007507055A5 (ko)
JP4357351B2 (ja) 不揮発性半導体記憶装置
KR102658527B1 (ko) 반도체 기억 장치 및 그 기재 방법
WO2006059375A1 (ja) 半導体装置および半導体装置の制御方法
JP4903432B2 (ja) 不揮発性半導体記憶装置
JPH1196776A (ja) 不揮発性半導体メモリ装置
JP7542124B2 (ja) 半導体記憶装置
JP2011146103A (ja) 半導体記憶装置
JP3263636B2 (ja) 不揮発性半導体メモリ装置
JP2006331476A (ja) 不揮発性半導体記憶装置
JP3258945B2 (ja) 不揮発性半導体メモリ装置
JP3108391B2 (ja) 不揮発性半導体メモリ装置
JP3639415B2 (ja) 不揮発性半導体メモリ装置
JPH1196782A (ja) 不揮発性半導体メモリ装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20221004

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240122

Patent event code: PE09021S01D

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240927

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20250501

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20250521

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20250522

End annual number: 3

Start annual number: 1

PG1601 Publication of registration