[go: up one dir, main page]

KR102811200B1 - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR102811200B1
KR102811200B1 KR1020200175296A KR20200175296A KR102811200B1 KR 102811200 B1 KR102811200 B1 KR 102811200B1 KR 1020200175296 A KR1020200175296 A KR 1020200175296A KR 20200175296 A KR20200175296 A KR 20200175296A KR 102811200 B1 KR102811200 B1 KR 102811200B1
Authority
KR
South Korea
Prior art keywords
word line
voltage
capacitor
switch
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020200175296A
Other languages
English (en)
Other versions
KR20220085881A (ko
Inventor
송황주
윤재은
이지석
황상원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200175296A priority Critical patent/KR102811200B1/ko
Priority to US17/335,963 priority patent/US11835579B2/en
Priority to CN202111534917.6A priority patent/CN114639431A/zh
Publication of KR20220085881A publication Critical patent/KR20220085881A/ko
Application granted granted Critical
Publication of KR102811200B1 publication Critical patent/KR102811200B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H10W90/00—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current
    • H10W90/24—
    • H10W90/28—
    • H10W90/297—
    • H10W90/792—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)

Abstract

본 발명의 실시 형태에 따른 메모리 장치는 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 어드레스를 입력받아 상기 워드라인들 중 어느 하나를 선택하는 로우 디코더와, 상기 로우 디코더가 선택한 선택 워드라인의 워드라인 커패시터의 크기에 비례하는 크기를 갖는 감지 커패시터를 포함하는 제어 로직을 포함하고, 상기 제어 로직은 상기 선택 워드라인을 프리차지하고, 상기 프리차지된 선택 워드라인과 상기 감지 커패시터 사이에 차지 쉐어링 동작을 수행하고, 차지 쉐어링 동작 후 상기 감지 커패시터의 전압을 측정하여 상기 선택 워드라인의 선저항을 측정한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치의 집적도를 향상시키기 위하여 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 특히, 적층 단수가 증가함에 따라 워드라인 플레이트(plate)에 연결되는 매탈 콘택의 높이가 증가하고 배선을 연결하는 콘택트 공정이 어려워진다. 이로 인해 공정에 따른 저항 산포가 증가한다. 따라서, 메모리 장치의 저항성 불량이 증가하고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 커패시터 성분이 있는 오픈 노드의 선저항을 측정하여 저항성 불량을 스크린하는 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 장치는, 본 발명의 실시 형태에 따른 메모리 장치는 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 어드레스를 입력받아 상기 워드라인들 중 어느 하나를 선택하는 로우 디코더와, 상기 로우 디코더가 선택한 선택 워드라인의 워드라인 커패시터의 크기에 비례하는 크기를 갖는 감지 커패시터를 포함하는 제어 로직을 포함하고, 상기 제어 로직은 상기 선택 워드라인을 프리차지하고, 상기 프리차지된 선택 워드라인과 상기 감지 커패시터 사이에 차지 쉐어링 동작을 수행하고, 차지 쉐어링 동작 후 상기 감지 커패시터의 전압을 측정하여 상기 선택 워드라인의 선저항을 측정한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 어드레스를 입력받아 상기 워드라인들 중 어느 하나를 선택하는 로우 디코더와, 상기 로우 디코더가 선택한 선택 워드라인의 선저항을 측정하는 제어 로직을 포함하고, 상기 제어 로직은, 감지 커패시터와, 충전 전압을 출력하는 전압 드라이버와, 일단이 상기 전압 드라이버의 출력과 연결된 제1 스위치와, 일단이 상기 선택 워드라인과 연결되고, 타단이 상기 제1 스위치의 타단과 연결되는 제2 스위치와, 일단이 상기 제1 스위치와 상기 제2 스위치 사이에 연결된 제3 스위치와, 상기 감지 커패시터와 서로 병렬로 연결되고, 상기 제3 스위치의 타단과 공통적으로 연결되는 제4 스위치와, 상기 감지 커패시터의 전압을 입력받는 제1 입력단과 기준 전압을 입력받는 제2 입력단을 포함하는 비교기를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 어드레스를 입력받아 상기 워드라인들 중 어느 하나를 선택하는 로우 디코더와, 상기 로우 디코더가 선택한 선택 워드라인과 차지 쉐어링 동작을 수행하는 감지 커패시터를 포함하는 제어 로직을 포함하고, 상기 제어 로직은 상기 차지 쉐어링 동작 후 제1 시점에서 상기 감지 커패시터의 전압을 측정하여 상기 선택 워드라인의 선저항을 측정하고, 상기 제1 시점 이후인 제2 시점에서 상기 감지 커패시터의 전압을 측정하여 상기 선택 워드라인의 누설 전류를 측정한다.
본 발명의 일 실시 예에 따르면, 메모리 장치에서 커패시터 성분이 있는 오픈 노드의 선저항을 정확히 측정하여 저항성 불량을 초기에 스크린할 수 있다. 따라서, 데이터의 신뢰성이 보장되고 품질 경쟁력을 확보할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 2와 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치에서의 셀 산포를 나타낸다.
도 5와 도 6은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 1을 참조하면, 메모리 장치(10)는 셀 영역(20) 및 주변 회로 영역(30)을 포함할 수 있다. 주변 회로 영역(30)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 입출력 회로(34), 및 제어 로직(35) 등을 포함할 수 있다.
셀 영역(20)은 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 블록들(BLK1-BLKn)은, 공통 소스 라인들(CSL), 스트링 선택 라인들(SSL), 워드라인들(WL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(31)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널층을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 제어 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(31)는 제어 로직(35)의 제어에 응답하여 전압 생성기(32)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(31)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(33)는 비트라인들(BL)을 통해 셀 영역(20)과 연결되며, 메모리 셀들에 저장된 데이터를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코더, 래치 회로 등을 포함할 수 있다. 칼럼 디코더는 셀 영역(20)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 래치 회로는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(33)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(33)가 셀 영역(20)으로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 제어 로직(35)에 전달할 수 있다.
제어 로직(35)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 및 입출력 회로(34) 등의 동작을 제어할 수 있다. 일 실시예에서 제어 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 커맨드에 따라 동작할 수 있다.
전압 생성기(32)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(10)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(32)가 생성하는 전압은 주변 회로 영역(30)에 공급되거나, 로우 디코더(31) 등을 통해 셀 영역(20)에 입력될 수 있다.
메모리 장치의 적층 단수가 증가함에 따라 워드라인 플레이트(plate)에 연결되는 매탈 콘택의 높이가 증가할 수 있다. 이는 공정에 따른 저항 산포를 증가시켜서 메모리 장치의 저항성 불량을 발생시킬 수 있다. 메모리 장치가 정상적으로 동작하는지 확인하기 위해, 메모리 셀에 데이터를 프로그램하고, 프로그램 된 데이터가 제대로 읽히는지 여부를 확인하는 방법이 있다. 게이트(gate)로 이루어진 워드라인은 커패시터 성분(ingredient)이 있는 오픈 노드이고, 상기 오픈 노드는 높은 전압에서 저항이 작아지는 리커버(recover) 특성이 있다. 메모리 셀에 데이터를 프로그램하기 위해서는 높은 전압을 인가하는데, 오픈 노드의 리커버 특성 때문에 데이터를 프로그램하고 리드하는 방법으로 메모리 장치를 테스트 할 경우 상기 메모리 장치가 정상적으로 동작하는 것처럼 보일 수 있다. 그러나, 메모리 셀에 데이터를 프로그램 한 후 장시간 방치하면 다시 저항이 증가하기 때문에, 제품이 출하된 후 메모리 셀에 프로그램 된 데이터를 리드하기 위해 낮은 전압을 인가하면 데이터가 제대로 읽히지 않을 수 있다. 따라서, 데이터의 신뢰성이 보장되지 못한다.
일반적으로, 오픈 노드의 선저항을 측정하는 방법이 없고, 워드라인의 경우 데이터를 프로그램하고 리드하는 방법은 문턱 전압이 변하기 때문에 워드라인의 선저항을 정확히 측정하기 어렵다.
본 발명의 일 실시 예에 따른 메모리 장치(10)는 오픈 노드인 워드라인의 선저항을 측정하기 위한 회로를 추가하여 상기 워드라인의 선저항을 정확히 측정할 수 있다. 상기 워드라인의 선저항을 측정하기 위한 회로는 감지 커패시터와 상기 감지 커패시터를 제어하는 스위치를 포함할 수 있다. 상기 감지 커패시터의 크기는 워드라인 커패시터의 크기에 비례할 수 있다. 워드라인의 선저항을 측정하기 위해 먼저 워드라인으로 낮은 전압을 인가하여 상기 워드라인 커패시터에 전하를 충전시킬 수 있다. 그 다음, 상기 워드라인 커패시터에 충전된 전하를 상기 감지 커패시터에 쉐어하는 차지 쉐어링 동작을 수행할 수 있다. 일정 시간 후 상기 감지 커패시터의 전압을 측정하여 워드라인의 선저항을 측정할 수 있다. 따라서, 메모리 장치의 저항성 불량을 스크린할 수 있다.
또한, 상기 감지 커패시터의 전압을 측정하는 시간을 조절하여 상기 워드라인 커패시터의 누설 전류를 측정할 수 있다. 따라서, 워드라인의 선저항과 워드라인의 누설전류를 동시에 측정할 수 있다.
도 2와 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 2를 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(CS)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(CS)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
메모리 셀 스트링들(CS) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들(CS) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널 영역을 공유할 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(CS) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널 영역을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널 구조체는 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(100)는 주변 회로 영역(PA)과 셀 영역(CA)을 포함할 수 있다. 메모리 장치(100)는 COP(Cell on Peri 또는 Cell over Peri) 구조를 가질 수 있다. COP 구조는 주변 회로 영역(PA)을 셀 영역(CA) 아래에 배치한 구조이다. 즉 주변 회로 영역(PA)의 적어도 일부와 셀 영역(CA)의 적어도 일부가 적층 방향(Z축 방향)으로 오버랩될 수 있다.
주변 회로 영역(PA)은 하부 기판(110), 하부 기판(110) 상에 배치된 회로 소자들(120), 회로 소자들(120)과 전기적으로 연결된 회로 배선들(130), 및 회로 소자들(120)과 회로 배선들(130)을 덮는 하부 절연막(140)을 포함할 수 있다. 주변 회로 영역(PA)에는 메모리 장치(100)의 구동에 필요한 주변 회로들, 예를 들어 페이지 버퍼, 로우 디코더 등이 배치될 수 있다.
하부 기판(110)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 회로 소자들(120)은 트랜지스터 등을 포함하는 집적 회로를 의미할 수 있다. 회로 배선들(130)은 복수의 메탈층들과 메탈 컨택을 포함할 수 있다. 상기 메탈 컨택은 회로 소자들(120)과 메탈층 사이를 연결할 수 있고, 메탈층과 메탈층 사이를 연결할 수 있다. 하부 절연막(140)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
셀 영역(CA)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CA)은 상부 기판(210), 상부 기판(210) 상에 배치된 메모리 셀 어레이(MCA), 메모리 셀 어레이(MCA)를 덮는 상부 절연막(200)을 포함할 수 있다. 상부 기판(210)의 적어도 일부는 공통 소스 라인일 수 있다.
상부 기판(210)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(231~238; 230)이 적층될 수 있다. 워드라인들(230)의 상부에는 스트링 선택 라인들(241, 242; 240)이 배치될 수 있고, 워드라인들(230)의 하부에는 접지 선택 라인(220)이 배치될 수 있으며, 스트링 선택 라인들(240)과 접지 선택 라인(220) 사이에 복수의 워드라인들(230)이 배치될 수 있다. 접지 선택 라인(220), 복수의 워드라인들(230), 및 스트링 선택 라인들(240)은 게이트 전극층들을 의미할 수 있다.
채널 구조체(CH)는 상부 기판(210)의 상면에 수직하는 방향으로 연장되어 워드라인들(230), 스트링 선택 라인들(240), 및 접지 선택라인(220)을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 상기 채널층은 비트라인 컨택을 통해 비트라인(BL)과 전기적으로 연결될 수 있다. 비트라인(BL)은 상부 기판의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
게이트 전극층들(220, 230, 240)은 상부 기판(210)의 상면에 평행한 제2 방향(X축 방향)을 따라 서로 다른 길이로 연장될 수 있다. 게이트 컨택 플러그들(250, 255, 260, 270)은 게이트 전극층들(220, 230, 240)이 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 예컨대, 셀 컨택 플러그들(261~268; 260)은 워드라인들(230)이 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 셀 컨택 플러그들(260)은 주변 회로 영역(PA)에서 로우 디코더를 제공하는 회로 소자들(120)과 전기적으로 연결될 수 있다.
주변 컨택 플러그(280)는 주변 회로 영역(PA)에 배치되는 회로 소자들(120) 중 적어도 하나와 전기적으로 연결될 수 있다. 주변 컨택 플러그(280)와 게이트 컨택 플러그들(250, 255, 260, 270)은 메탈 컨택을 통해 게이트 연결 배선들(290)과 연결될 수 있다. 예컨대, 워드라인들(230)은 셀 컨택 플러그들(260), 게이트 연결 배선들(290), 및 주변 컨택 플러그(280)를 통해 주변 회로 영역(PA)에 포함된 로우 디코더와 연결될 수 있다. 로우 디코더는 워드라인(230)으로 워드라인을 구동하기 위한 전압들을 공급할 수 있다.
메모리 장치의 적층 단수가 증가함에 따라 워드라인(230)에 연결된 셀 컨택 플러그(260)의 높이가 증가할 수 있다. 이는 메모리 장치(100)의 저항성 불량을 발생시킨다. 따라서, 워드라인(230)의 선저항을 정확하게 측정할 필요가 있다. 본 명세서에서 워드라인의 선저항이란 워드라인과 주변 회로 영역 사이의 경로에 존재하는 저항을 의미할 수 있다. 구체적으로 워드라인의 선저항이란 워드라인과 로우 디코더 사이의 경로에 존재하는 저항을 의미할 수 있다. 예컨대, 제1 워드라인(231)의 선저항은 제1 워드라인(231)과 주변 회로 영역(PA) 사이의 경로인 제1 셀 컨택 플러그(261), 게이트 연결 배선들(290), 및 주변 컨택 플러그(280)에 존재하는 저항을 의미할 수 있다. 다만, 주변 컨택 플러그(280)의 갯수는 셀 컨택 플러그들(260)의 개수에 비해서 매우 적으므로, 주변 컨택 플러그(280)를 리던던트하게 여러 개 배치하고 이를 병렬로 연결하면 주변 컨택 플러그(280)에 의한 저항의 영향을 감소시킬 수 있다. 따라서, 워드라인(230)의 선저항은 셀 컨택 플러그(260)에 의한 저항의 영향이 가장 크다.
본 발명의 일 실시예에 따른 메모리 장치(100)는 감지 커패시터와 상기 감지 커패시터를 제어하는 스위치를 추가하여 워드라인(230)의 선저항을 정확히 측정할 수 있다. 또한, 상기 감지 커패시터의 전압을 측정하는 시간을 조절하여 워드라인(230)의 선저항과 워드라인(230)의 누설전류를 동시에 측정할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치에서의 셀 산포를 나타낸다.
멀티 레벨 셀(이하, 'MLC'라 함)을 갖는 메모리 장치는 하나의 메모리 셀에 2개 이상의 비트들이 프로그램 될 수 있다. 도 4는 2-비트 MLC 메모리 장치에서의 셀 산포를 나타낸다. 2-비트 MLC 메모리 셀들은 4개의 상태들("E","P1", "P2" 및 "P3") 중 하나의 상태를 가질 수 있다. 하나의 메모리 셀에 프로그램되는 2개의 비트들은 상위 비트(upper bit)와 하위 비트(lower bit)를 포함할 수 있다. 상위 비트에 대한 페이지와 하위 비트에 대한 페이지는 메모리 셀 어레이에서 동일한 워드 라인에 연결되는 메모리 셀들에 프로그램된다. 프로그램이 수행되기 전에 모든 메모리 셀들은 "E" 상태를 갖는다. 복수의 메모리 셀들에 대한 제1 페이지의 프로그램이 수행되면, 해당하는 비트의 논리 값이 0인 메모리 셀들은 "P" 상태를 갖도록 프로그램되고, 해당하는 비트의 논리 값이 1인 메모리 셀들은 "E" 상태를 유지한다. 그 후, 제2 페이지의 프로그램이 수행되면, 메모리 셀들은 "E" 상태, "P1" 상태, "P2" 상태 및 "P3" 상태 중 하 나를 갖게 된다. 이 때, 제1 페이지에서 비트의 논리 값이 1이고 제2 페이지에서 비트의 논리 값이 1인 메모리 셀들은 "E" 상태를 유지하고, 제1 페이지에서 비트의 논리 값이 1이고 제2 페이지에서 비트의 논리 값이 0인 메 모리 셀들은 "P1" 상태를 갖도록 프로그램된다. 또한, 제1 페이지에서 비트의 논리 값이 0이고 제2 페이지에서 비트의 논리 값이 0인 메모리 셀들은 "P"상태에서 "P2" 상태로 프로그램되고, 제1 페이지에서 비트의 논리 값이 0이고 제2 페이지에서 비트의 논리 값이 1인 메모리 셀들은 "P"상태에서 "P3" 상태로 프로그램된다. 이와 같이 제1 페이지의 프로그램과 제2 페이지의 프로그램이 끝난 메모리 셀들은 도 4와 같은 셀 산포를 갖게 된다. 이들의 논리 값을 리드하기 위해, 리드 전압들(VR1, VR21, VR22)이 이용될 수 있다. 리드 전압 (VR1)을 인가하면, "E" 상태와 "P1" 상태를 갖는 메모리 셀들은 턴 온되고, "P2" 상태와 "P3" 상태를 갖는 메모 리 셀들은 턴 오프된다. 이를 감지함으로써, 해당 메모리 셀의 제1 페이지의 비트 값이 0인지 1인지를 파악할 수 있다. 즉, 리드 전압(VR1)을 인가할 때, 메모리 셀이 턴 온된다면, 상기 메모리 셀에 저장된 데이터의 상위 비트는 1이고, 메모리 셀이 턴 오프된다면, 상기 메모리 셀에 저장된 데이터의 상위 비트는 0이다. 제2 페이지의 논리 값들을 알기 위해서 리드 전압들(VR21, VR22)이 이용될 수 있다. 리드 전압(VR21)을 인가할 때의 메모리 셀의 온/오프 상태와 리드 전압(VR22)을 인가할 때의 메모리 셀의 온/오프 상태가 동일하면, 상기 메모리 셀에 저장된 데이터의 하위 비트는 1이고, 온/오프 상태들이 서로 다르면 상기 메모리 셀에 저장된 데이터의 하위 비트는 0이다.
오픈 노드인 워드라인은 리커버 특성이 있기 때문에, 메모리 셀에 데이터를 프로그램하기 위해 워드라인으로 높은 전압을 인가할 경우 상기 워드라인의 선저항이 작아져서 메모리 장치에 데이터가 정상적으로 프로그램될 수 있다. 그러나, 오랜 시간이 흐른 뒤 워드라인의 선저항은 다시 증가하기 때문에, 메모리 셀에 프로그램된 데이터를 리드하기 위해 상기 워드라인으로 낮은 전압을 인가할 경우 리드 전압은 변할 수 있다.
예컨대, 제1 리드 전압(VR22)은 워드라인의 선저항으로 인해 제2 리드 전압(VR22')으로 감소할 수 있다. 이 경우, 제2 리드 전압(VR22')을 초과하는 P2 상태의 산포 부분은 리드 과정에서 오류를 일으킬 수 있다. 따라서, 데이터의 신뢰성이 보장되지 못한다.
본 발명의 일 실시 예에 따른 메모리 장치는 워드라인 커패시터를 낮은 전압으로 충전시키고, 워드라인 커패시터에 충전된 전하를 감지 커패시터에 쉐어하는 차지 쉐어링 동작을 수행하고, 상기 감지 커패시터의 전압을 측정함으로써 워드라인의 선저항을 정확히 측정할 수 있다. 따라서, 메모리 장치의 저항성 불량을 스크린할 수 있다. 또한, 상기 감지 커패시터의 전압을 측정하는 시간을 조절하여 워드라인의 선저항과 워드라인의 누설전류를 동시에 측정할 수 있다.
도 5와 도 6은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 5를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320), 전압 생성기(330), 제어 로직(340), 페이지 버퍼(370), 및 입출력 회로(380)를 포함할 수 있다. 메모리 셀 어레이(310)는 공통 소스 라인들(CSL), 스트링 선택 라인들(SSL), 워드라인들(WL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(320)와 연결될 수 있다.
메모리 셀 어레이(310)는 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(310)는 앞서 도 2를 참조하여 설명한 셀 영역과 같은 구조를 가질 수 있다.
로우 디코더(320)는 제어 로직(340) 등으로부터 입력받은 어드레스 데이터를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(320)는 제어 로직(340)의 제어에 응답하여 전압 생성기(330)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다.
제어 로직(340)은 노말 유닛(350)과 테스트 유닛(360)을 포함할 수 있다. 노말 유닛(350)은 도 1을 참조하여 설명한 제어 로직과 같은 구조와 방법으로 동작할 수 있다. 예컨대, 노말 유닛(350)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 커맨드에 따라, 로우 디코더(320), 전압 생성기(330), 페이지 버퍼(370), 및 입출력 회로(380) 등의 동작을 제어할 수 있다.
테스트 유닛(360)은 감지 커패시터를 이용하여 워드라인(WL)의 선저항을 측정할 수 있다. 로우 디코더(320)는 제어 로직(340)으로부터 입력받은 어드레스 데이터에 따라서 워드라인들(WL) 중에서 선저항을 측정하고자 하는 제1 워드라인(WL1)을 선택할 수 있다. 제1 워드라인(WL1)은 선택 워드라인을 의미할 수 있다. 테스트 유닛(360)은 제1 워드라인(WL1)으로 낮은 전압을 공급하여 제1 워드라인(WL1)을 프리차지 시킬 수 있다. 즉, 제1 워드라인(WL1)의 워드라인 커패시터에 전하가 충전될 수 있다. 테스트 유닛(360)은 프리차지된 제1 워드라인(WL1)과 감지 커패시터 사이에 차지 쉐어링 동작을 수행할 수 있다. 테스트 유닛(360)은 차지 쉐어링 동작을 수행 한 후 상기 감지 커패시터의 전압을 측정할 수 있다. 테스트 유닛(360)은 상기 감지 커패시터의 전압을 이용하여 워드라인의 선저항을 정확히 측정할 수 있다.
테스트 유닛(360)과 제1 워드라인(WL1) 사이의 경로는 도 6과 같은 등가 회로로 나타낼 수 있다. 상술한 바와 같이 워드라인의 선저항은 셀 컨택 플러그(CP)에 의한 저항의 영향이 가장 크므로, 도 6에 도시된 바와 같이, 테스트 유닛(460)과 워드라인 사이의 경로는 셀 컨택 플러그(CP), 워드라인 커패시터(WC), 및 기생 커패시터(PC)로 나타낼 수 있다. 본 명세서에서 워드라인 커패시터는 해당 워드라인과 인접 워드라인들 사이에 존재하는 커패시터를 의미할 수 있고, 기생 커패시터는 해당 워드라인을 연결하는 배선과 인접 배선들 사이에 존재하는 커패시터를 의미할 수 있다.
테스트 유닛(460)은 전압 드라이버(461), 제1 내지 제4 스위치들(462~465), 감지 커패시터(466), 및 비교기(467)를 포함할 수 있다. 감지 커패시터(466)는 트랜지스터 커패시터, 금속-절연체-금속(metal-insulator-metal; MIM) 커패시터 등을 의미할 수 있다. 감지 커패시터(466)의 크기는 워드라인 커패시터(WC)의 크기에 비례할 수 있다.
전압 드라이버(461)의 출력은 제1 스위치(462)의 일단과 연결되고, 워드라인과 연결된 제1 노드(ND1)는 제2 스위치(463)의 일단과 연결될 수 있다. 제1 스위치(462)의 타단과 제2 스위치(463)의 타단은 서로 연결될 수 있다. 제1 스위치(462)와 제2 스위치(463) 사이에 제3 스위치(464)의 일단이 연결될 수 있다. 제3 스위치(464)의 타단은 감지 노드(ND2)와 연결될 수 있다. 제4 스위치(465)와 감지 커패시터(466)는 서로 병렬로 연결되고, 감지 노드(ND2)에 공통적으로 연결될 수 있다.
제1 스위치(462)는 워드라인을 전압 드라이버(461)에 연결할 수 있고, 제3 스위치(464)는 워드라인을 감지 커패시터(466)에 연결할 수 있다. 제4 스위치(465)는 감지 커패시터(466)를 초기화할 수 있다.
비교기(467)의 제1 입력단은 감지 노드(ND2)와 연결되어 감지 커패시터(466)의 전압을 입력받을 수 있고, 비교기(467)의 제2 입력단은 기준 전압(VREF)을 입력받을 수 있다. 비교기(467)는 감지 커패시터(466)의 전압과 기준 전압(VREF)을 비교하고, 비교의 결과에 상응하는 비교 신호를 출력할 수 있다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
메모리 장치가 워드라인의 선저항을 측정하는 방법을 설명하기 위해 먼저 도 7과 도 9를 함께 참조하면, 프리차지 구간(D1) 동안, 제1 스위치(462), 제2 스위치(463), 및 제 4 스위치(465)를 턴-온 시키고, 제3 스위치(464)를 턴-오프시킬 수 있다. 제 4 스위치(465)가 턴-온 됨에 따라 감지 노드(ND2)는 초기화 될 수 있다. 제1 스위치(462)와 제2 스위치(463)가 턴-온 됨에 따라 전압 드라이버(461)로부터 워드라인으로 충전 전압이 공급될 수 있다. 예컨대, 상기 충전 전압은 3V 내지 5V 범위의 낮은 전압일 수 있으나, 이에 한정되는 것은 아니다. 전압 드라이버(461)에서 공급되는 낮은 전압에 의해 워드라인 커패시터(WC)와 기생 커패시터(PC)에 전하가 충전될 수 있다.
전압 드라이버(461)는 제1 경로(PATH1)를 통해 워드라인 커패시터(WC)에 전하를 충전시키고, 제2 경로(PATH2)를 통해 기생 커패시터(PC)에 전하를 충전시킬 수 있다. 제1 경로(PATH1) 상에는 워드라인의 선저항에 가장 큰 영향을 미치는 셀 컨택 플러그(CP)가 존재할 수 있다. 상술한 바와 같이 워드라인에 높은 전압을 인가하면 셀 컨택 플러그(CP)의 저항이 감소하는 리커버 특성이 발생할 수 있기 때문에 이러한 리커버 특성을 배제시키기 위해서 워드라인으로 낮은 전압을 공급할 수 있다.
워드라인 커패시터(WC)와 기생 커패시터(PC)에 전하가 충전됨에 따라 제1 노드(ND1)의 전압은 그래프 a와 같이 증가할 수 있다.
도 8과 도 9를 함께 참조하면, 센싱 구간(D2) 동안, 제1 스위치(462)와 제 4 스위치(465)를 턴-오프 시키고, 제2 스위치(463)와 제3 스위치(464)를 턴-온 시킬 수 있다. 제2 스위치(463)와 제3 스위치(464)가 턴-온 됨에 따라, 워드라인 커패시터(WC)와 기생 커패시터(PC)에 충전된 전하를 감지 커패시터(466)에 쉐어하는 차지 쉐어링 동작이 수행될 수 있다.
워드라인 커패시터(WC)에 충전된 전하는 제1 경로(PATH1)를 통해 감지 커패시터(466)에 차지 쉐어링 되고, 기생 커패시터(PC)에 충전된 전하는 제2 경로(PATH2)를 통해 감지 커패시터(466)에 차지 쉐어링 될 수 있다.
제1 노드(ND1)의 전압은 순간적으로 급격하게 감소했다가 제2 노드(ND2)의 전압을 따라서 서서히 증가할 수 있다. 제2 노드(ND2)의 전압은 그래프 b 또는 그래프 c와 같이 증가할 수 있다. 제1 경로(PATH1) 상에는 워드라인의 선저항에 가장 큰 영향을 미치는 셀 컨택 플러그(CP)가 존재할 수 있다. 또한, 기생 커패시터(PC)의 크기는 워드라인 커패시터(WC)의 크기에 비해 매우 작을 수 있다. 따라서, 제2 노드(ND2)의 전압의 시상수는 셀 컨택 플러그(CP)의 저항과 워드라인 커패시터(WC)에 의해 결정될 수 있다. 일례로, 도 9의 센싱 구간(D2)에 있어서, 제2 노드(ND2)의 전압이 0에서 최대값의 63%에 도달하는 시간을 감지 커패시터 전압의 시상수로 산출할 수 있다. 또한, 셀 컨택 플러그(CP)의 저항이 작으면 제2 노드(ND2)의 전압은 그래프 b와 같이 상대적으로 급격히 증가하고, 셀 컨택 플러그(CP)의 저항이 크면 제2 노드(ND2)의 전압은 그래프 c와 같이 상대적으로 서서히 증가할 수 있다. 다시 말해, 그래프 b의 감지 커패시터 전압의 시상수는 그래프 c의 감지 커패시터 전압의 시상수보다 상대적으로 작으므로, 그래프 b로부터 도출되는 셀 컨택 플러그(CP)의 저항값은 그래프 c로부터 도출되는 셀 컨택 플러그(CP)의 저항값보다 상대적으로 작을 수 있다.
일정 시간 동안 차지 쉐어링 동작을 수행한 후 제3 스위치(464)는 턴-오프 될 수 있다. 제3 스위치(464)가 턴-온 상태에서 턴-오프되는 시간은 워드라인 커패시터와 워드라인의 정상적인 선저항 값에 의해 결정될 수 있다. 제3 스위치(464)가 턴-오프 된 후 비교기(467)는 제2 노드(ND2)의 전압과 기준 전압(VREF)을 입력받을 수 있다. 비교기(467)는 제1 시점(t1)에서 제2 노드(ND2)의 전압과 기준 전압(VREF)을 비교할 수 있다. 비교의 결과, 제2 노드(ND2)의 전압이 기준 전압(VREF)보다 크면(그래프 b), 워드라인의 선저항이 작다고 판단할 수 있다. 반대로, 비교의 결과, 제2 노드(ND2)의 전압이 기준 전압(VREF)보다 작으면(그래프 c), 워드라인의 선저항이 크다고 판단할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치(400)는 감지 커패시터(466)의 전압을 측정하여 워드라인의 선저항을 정확히 측정할 수 있다. 따라서, 워드라인의 선저항이 크다고 판단된 경우(그래프 c), 해당 워드라인에 저항성 불량이 발생했다고 판단할 수 있다.
도 8과 도 10을 함께 참조하면, 워드라인의 선저항이 작다고 판단된 경우 워드라인의 누설전류를 측정해서 메모리 장치의 불량 여부를 판단할 수 있다. 워드라인이 프리차지된 후 시간이 지남에 따라 워드라인 커패시터(WC)에는 누설전류가 발생할 수 있다. 따라서, 제3 스위치(464)를 다시 턴-온 시키면 누설전류에 의해 제2 노드(ND2)의 전압은 감소할 수 있다. 워드라인 커패시터(WC)에 발생하는 누설전류의 양이 많으면 제2 노드(ND2)의 전압은 그래프 e와 같이 상대적으로 급격히 감소하고, 워드라인 커패시터(WC)에 발생하는 누설전류의 양이 적으면 제2 노드(ND2)의 전압은 그래프 d와 같이 상대적으로 서서히 감소할 수 있다.
비교기(467)는 제2 노드(ND2)의 전압과 기준 전압(VREF)을 입력받을 수 있다. 비교기(467)는 제3 스위치(464)를 다시 턴-온시킨 후 제2 시점(t2)에서 제2 노드(ND2)의 전압과 기준 전압(VREF)을 비교할 수 있다. 비교의 결과, 제2 노드(ND2)의 전압이 기준 전압(VREF)보다 크면(그래프 d), 워드라인 커패시터(WC)에 발생하는 누설전류의 양이 적다고 판단할 수 있다. 반대로, 비교의 결과, 제2 노드(ND2)의 전압이 기준 전압(VREF)보다 작으면(그래프 e), 워드라인 커패시터(WC)에 발생하는 누설전류의 양이 많다고 판단할 수 있다.
따라서, 제2 노드(ND2)의 전압이 상대적으로 급격히 증가해서 서서히 감소하는 그래프 b와 그래프 d를 만족하면 메모리 장치는 정상적으로 동작한다고 판단할 수 있다.
한편, 워드라인의 선저항을 측정할 때 감지 커패시터의 전압은 워드라인의 선저항과 워드라인 커패시터에 의해 결정되는 시상수에 민감할 수 있다. 왜냐하면 워드라인의 선저항이 크기 때문이다. 따라서, 워드라인의 선저항을 측정할 때 제3 스위치(464)를 턴-오프 시킨 후 감지 커패시터의 전압을 측정할 수 있다. 그러나, 워드라인의 누설전류를 측정할 때에는 워드라인의 선저항이 작다고 판단된 경우이므로 감지 커패시터의 전압이 시상수에 민감하지 않을 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 5와의 차이점을 중심으로 설명하면, 테스트 유닛(도 5의 360)의 일부 구성이 로우 디코더(도 5의 320)에 포함될 수 있다. 도 11을 참조하면, 로우 디코더(520)는 전압 드라이버(561), 제1 스위치(562), 및 제2 스위치(563)를 포함할 수 있다. 전압 드라이버(561)의 출력은 제1 스위치(562)의 일단과 연결되고, 제1 워드라인(WL1)의 일단은 제2 스위치(563)의 일단과 연결될 수 있다. 제1 스위치(562)의 타단과 제2 스위치(563)의 타단은 서로 연결될 수 있다. 로우 디코더(520)는 제1 스위치(562)와 제2 스위치(563)를 턴-온 시켜서 전압 드라이버(561)로부터 제1 워드라인(WL1)으로 낮은 전압을 공급할 수 있다. 전압 드라이버(561)에서 공급되는 낮은 전압에 의해 워드라인 커패시터와 기생 커패시터에 전하가 충전될 수 있다.
제어 로직에 포함되는 테스트 유닛(560)은 제3 스위치(564), 제4 스위치(565), 감지 커패시터(566), 및 비교기(567)를 포함할 수 있다. 제3 스위치(564)의 일단은 로우 디코더(520)와 연결될 수 있다. 제3 스위치(564)의 타단은 감지 노드(ND2)와 연결될 수 있다. 제4 스위치(565)와 감지 커패시터(566)는 서로 병렬로 연결되고, 감지 노드(ND2)에 공통적으로 연결될 수 있다. 테스트 유닛(560)은 제4 스위치(565)를 턴-온 시켜서 감지 노드(ND2)를 초기화시킬 수 있다.
로우 디코더(520)는 제1 스위치(562)를 턴-오프 시키고, 제2 스위치(563)를 턴-온 시킬 수 있다. 테스트 유닛(560)은 제4 스위치(565)를 턴-오프 시키고, 제3 스위치(564)를 턴-온 시킬 수 있다. 따라서, 메모리 장치(500)는 워드라인 커패시터와 기생 커패시터에 충전된 전하를 감지 커패시터(566)에 쉐어하는 차지 쉐어링 동작을 수행할 수 있다.
상술한 바와 같이, 감지 노드(ND2)의 전압의 시상수는 셀 컨택 플러그(CP)의 저항과 워드라인 커패시터에 의해 결정될 수 있다. 셀 컨택 플러그(CP)의 저항이 작으면 감지 노드(ND2)의 전압은 상대적으로 급격히 증가하고, 셀 컨택 플러그(CP)의 저항이 크면 감지 노드(ND2)의 전압은 상대적으로 서서히 증가할 수 있다.
일정 시간 동안 차지 쉐어링 동작을 수행한 후 제3 스위치(564)는 턴-오프될 수 있다. 제3 스위치(564)가 턴-오프된 후 비교기(567)는 감지 노드(ND2)의 전압과 기준 전압(VREF)을 입력받을 수 있다. 비교기(567)는 제1 시점에서 감지 노드(ND2)의 전압과 기준 전압(VREF)을 비교할 수 있다. 비교의 결과, 감지 노드(ND2)의 전압이 기준 전압(VREF)보다 크면, 워드라인의 선저항이 작다고 판단할 수 있다. 반대로, 비교의 결과, 제2 노드(ND2)의 전압이 기준 전압(VREF)보다 작으면, 워드라인의 선저항이 크다고 판단할 수 있다.
즉, 메모리 장치(500)는 감지 커패시터(566)의 전압을 측정함으로써 워드라인의 선저항을 정확히 측정할 수 있다. 따라서, 메모리 장치(500)의 저항성 불량을 초기에 스크린함으로써 데이터의 신뢰성을 보장할 수 있다.
한편, 워드라인이 프리차지된 후 시간이 지남에 따라 워드라인 커패시터에 누설전류가 발생할 수 있다. 따라서, 다시 제3 스위치(464)를 턴-온시키면 감지 노드(ND2)의 전압은 감소할 수 있다. 워드라인 커패시터에 발생하는 누설전류의 양이 많으면 감지 노드(ND2)의 전압은 상대적으로 급격히 감소하고, 워드라인 커패시터에 발생하는 누설전류의 양이 적으면 감지 노드(ND2)의 전압은 상대적으로 서서히 감소할 수 있다.
비교기(567)는 감지 노드(ND2)의 전압과 기준 전압(VREF)을 입력받을 수 있다. 비교기(567)는 제1 시점 이후인 제2 시점에서 감지 노드(ND2)의 전압과 기준 전압(VREF)을 비교할 수 있다. 비교의 결과, 감지 노드(ND2)의 전압이 기준 전압(VREF)보다 크면, 워드라인 커패시터에 발생하는 누설전류의 양이 적다고 판단할 수 있다. 반대로, 비교의 결과, 감지 노드(ND2)의 전압이 기준 전압(VREF)보다 작으면, 워드라인 커패시터에 발생하는 누설전류의 양이 많다고 판단할 수 있다.
즉, 메모리 장치(500)는 워드라인의 선저항과 워드라인 커패시터의 누설 전류를 측정하여 해당 워드라인의 불량 여부를 테스트할 수 있다. 이러한 테스트 동작은 웨이퍼 레벨과 칩 레벨에서 수행될 수 있다. 예컨대, 솔루션 제품을 안정적으로 사용하기 위해 워드라인의 불량이 검출되면 해당 메모리 블록을 배드 블록으로 처리하는 방어코드로 활용할 수 있다.
따라서, 데이터의 신뢰성이 보장되고 품질 경쟁력을 확보할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1000)는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 방식으로 형성되는 구조를 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(1000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 12에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제1 방향에 수직하면서 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 12를 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 12를 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제 2 입출력 패드(1305)는 회로 소자(1220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1330)과 오버랩되지 않을 수 있다. 도 12를 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1000)는 하부 절연막(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 상부 절연막(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1000)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(273a)과 동일한 형태의 상부 메탈 패턴(273a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 21272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
300; 메모리 장치
310; 메모리 셀 어레이
320; 로우 디코더
330; 전압 생성기
340; 제어 로직
350; 노말 유닛
360, 460; 테스트 유닛
370; 페이지 버퍼
380; 입출력 회로
461; 전압 드라이버
462~465; 제1 내지 제4 스위치들
466; 감지 커패시터
467; 비교기

Claims (10)

  1. 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    어드레스를 입력받아 상기 워드라인들 중 어느 하나를 선택하는 로우 디코더; 및
    상기 로우 디코더가 선택한 선택 워드라인의 워드라인 커패시터의 크기에 비례하는 크기를 갖는 감지 커패시터를 포함하는 제어 로직;을 포함하고,
    상기 제어 로직은 상기 선택 워드라인을 프리차지하고, 상기 프리차지된 선택 워드라인과 상기 감지 커패시터 사이에 차지 쉐어링 동작을 수행하고, 차지 쉐어링 동작 후 상기 감지 커패시터의 전압을 측정하여 감지 커패시터의 전압의 시상수를 산출하고, 상기 감지 커패시터의 전압의 시상수로부터 상기 선택 워드라인의 선저항을 산출하는, 메모리 장치.
  2. 제1항에 있어서, 상기 제어 로직은,
    상기 감지 커패시터를 초기화하는 제1 스위치; 및
    상기 선택 워드라인을 상기 감지 커패시터에 연결하는 제2 스위치;를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제어 로직은 상기 감지 커패시터의 전압과 기준 전압을 입력받고, 상기 감지 커패시터의 전압과 상기 기준 전압을 비교하고, 비교의 결과를 출력하는 비교기;를 더 포함하고,
    상기 비교기의 비교 결과에 따라 상기 선택 워드라인의 선저항을 측정하는 메모리 장치
  4. 제2항에 있어서, 상기 제어 로직은,
    충전 전압을 공급하는 전압 드라이버; 및
    상기 선택 워드라인을 상기 전압 드라이버에 연결하는 제3 스위치;를 더 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 선택 워드라인이 상기 전압 드라이버에 연결될 때, 상기 선택 워드라인으로 상기 충전 전압을 공급하여 워드라인 커패시터에 전하를 충전하고,
    상기 선택 워드라인이 상기 감지 커패시터에 연결될 때, 상기 워드라인 커패시터에 충전된 전하를 상기 감지 커패시터에 쉐어하는 메모리 장치.
  6. 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    어드레스를 입력받아 상기 워드라인들 중 어느 하나를 선택하는 로우 디코더; 및
    상기 로우 디코더가 선택한 선택 워드라인의 선저항을 산출하는 제어 로직;을 포함하고,
    상기 제어 로직은,
    감지 커패시터;
    충전 전압을 출력하는 전압 드라이버;
    일단이 상기 전압 드라이버의 출력과 연결된 제1 스위치;
    일단이 상기 선택 워드라인과 연결되고, 타단이 상기 제1 스위치의 타단과 연결되는 제2 스위치;
    일단이 상기 제1 스위치와 상기 제2 스위치 사이에 연결된 제3 스위치;
    상기 감지 커패시터와 서로 병렬로 연결되고, 상기 제3 스위치의 타단과 공통적으로 연결되는 제4 스위치; 및
    상기 감지 커패시터의 전압을 입력받는 제1 입력단과 기준 전압을 입력받는 제2 입력단을 포함하는 비교기;를 포함하며,
    상기 감지 커패시터의 전압으로부터 감지 커패시터의 전압의 시상수를 산출하고, 상기 감지 커패시터의 전압의 시상수로부터 상기 선택 워드라인의 선저항을 산출하는, 메모리 장치.
  7. 제6항에 있어서, 상기 제어 로직은,
    프리차지 구간 동안 상기 제1 스위치와 상기 제2 스위치를 턴-온 시켜서 상기 전압 드라이버로부터 상기 선택 워드라인으로 상기 충전 전압을 공급하는 메모리 장치.
  8. 제7항에 있어서, 상기 제어 로직은,
    상기 프리차지 구간 이후 센싱 구간 동안 상기 제1 스위치와 상기 제4 스위치를 턴-오프 시키고, 상기 제3 스위치를 턴-온 시켜서 상기 선택 워드라인과 상기 감지 커패시터 사이에 차지 쉐어링 동작을 수행하는 메모리 장치.
  9. 워드라인들과 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    어드레스를 입력받아 상기 워드라인들 중 어느 하나를 선택하는 로우 디코더; 및
    상기 로우 디코더가 선택한 선택 워드라인과 차지 쉐어링 동작을 수행하는 감지 커패시터를 포함하는 제어 로직;을 포함하고,
    상기 제어 로직은 상기 차지 쉐어링 동작 후 제1 시점에서 상기 감지 커패시터의 전압을 측정하여 상기 선택 워드라인의 선저항을 측정하고, 상기 제1 시점 이후인 제2 시점에서 상기 감지 커패시터의 전압을 측정하여 상기 선택 워드라인의 누설 전류를 측정하는 메모리 장치.
  10. 제9항에 있어서,
    상기 감지 커패시터의 크기는 상기 선택 워드라인의 크기에 비례하는 메모리 장치.
KR1020200175296A 2020-12-15 2020-12-15 메모리 장치 Active KR102811200B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200175296A KR102811200B1 (ko) 2020-12-15 2020-12-15 메모리 장치
US17/335,963 US11835579B2 (en) 2020-12-15 2021-06-01 Memory device detecting defect by measuring line resistance of word line
CN202111534917.6A CN114639431A (zh) 2020-12-15 2021-12-15 通过测量字线的线电阻来检测缺陷的存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200175296A KR102811200B1 (ko) 2020-12-15 2020-12-15 메모리 장치

Publications (2)

Publication Number Publication Date
KR20220085881A KR20220085881A (ko) 2022-06-23
KR102811200B1 true KR102811200B1 (ko) 2025-05-23

Family

ID=81941367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200175296A Active KR102811200B1 (ko) 2020-12-15 2020-12-15 메모리 장치

Country Status (3)

Country Link
US (1) US11835579B2 (ko)
KR (1) KR102811200B1 (ko)
CN (1) CN114639431A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022126406A (ja) * 2021-02-18 2022-08-30 キオクシア株式会社 半導体記憶装置
CN113544785B (zh) * 2021-06-09 2022-09-06 长江存储科技有限责任公司 用于三维nand存储器的泄漏检测
US11848309B2 (en) * 2021-06-10 2023-12-19 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11810901B2 (en) 2021-06-10 2023-11-07 Micron Technology, Inc. Microelectronic devices, related memory devices and electronic systems, and methods of forming microelectronic devices
US11657863B2 (en) 2021-06-17 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array test structure and method of forming the same
US12475968B2 (en) * 2024-03-04 2025-11-18 SanDisk Technologies, Inc. Self-learning built-in self-test (BIST) for leak detection in non-volatile memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6330697B1 (en) 1999-04-20 2001-12-11 International Business Machines Corporation Apparatus and method for performing a defect leakage screen test for memory devices
US6777970B2 (en) 2001-04-19 2004-08-17 Intel Corporation AC testing of leakage current in integrated circuits using RC time constant
US6999366B2 (en) * 2003-12-03 2006-02-14 Hewlett-Packard Development Company, Lp. Magnetic memory including a sense result category between logic states
CN100438335C (zh) 2004-05-28 2008-11-26 威盛电子股份有限公司 半导体元件的自动协调电阻电容时间常数的电路及方法
US7233132B1 (en) 2006-01-30 2007-06-19 Virginia Tech Intellectual Properties, Inc. Current sensing in multiple coupled inductors by time constant matching to leakage inductance
KR101535267B1 (ko) * 2008-12-01 2015-07-09 삼성전자주식회사 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치
DE102012204569B3 (de) 2012-03-22 2013-08-22 Continental Automotive Gmbh Vorrichtung und Verfahren zum Messen des Wertes eines Widerstands
CN103259532A (zh) 2013-06-04 2013-08-21 中科院微电子研究所昆山分所 一种电阻电容滤波器校准电路
KR102253836B1 (ko) * 2017-07-11 2021-05-20 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 비휘발성 메모리 장치
KR20190057517A (ko) * 2017-11-20 2019-05-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102659570B1 (ko) 2018-10-29 2024-04-24 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법

Also Published As

Publication number Publication date
KR20220085881A (ko) 2022-06-23
CN114639431A (zh) 2022-06-17
US11835579B2 (en) 2023-12-05
US20220187365A1 (en) 2022-06-16

Similar Documents

Publication Publication Date Title
KR102811200B1 (ko) 메모리 장치
US9437318B2 (en) Adaptive program pulse duration based on temperature
US9905307B1 (en) Leakage current detection in 3D memory
US9401216B1 (en) Adaptive operation of 3D NAND memory
US8208303B2 (en) Semiconductor memory device having memory block configuration
US12512169B2 (en) Nonvolatile memory device and method of detecting defective memory cell block of nonvolatile memory device
US11901033B2 (en) Memory device for column repair
US11915773B2 (en) Nonvolatile memory device and method of detecting wordline defect of the same
US11600350B2 (en) Methods of testing nonvolatile memory devices
US8072808B2 (en) Nonvolatile semiconductor memory device
CN111696998A (zh) 半导体存储装置
US20240312540A1 (en) Memory device and method of operating wordlines
KR20230001805A (ko) 누설 전류를 검출하도록 구성된 메모리 장치 및 그것의 동작 방법
US12230330B2 (en) Nonvolatile memory device for increasing reliability of data detected through page buffer
US20240282395A1 (en) Memory device and method of fabricating memory device
KR102925251B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 워드라인 결함 검출 방법
US11830564B2 (en) Detecting bit line open circuits and short circuits in memory device with memory die bonded to control die
US20240233804A1 (en) Voltage supply circuit, memory device including the same, and operating method of memory device
EP4113521A1 (en) Memory device detecting leakage current and operation method thereof
US20240233850A1 (en) Wordline defect detection circuit, wordline defect detection method, and memory device including the same
TWI418813B (zh) 記憶體陣列之局部位元線缺陷之檢測方法
KR20250104874A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
JP2025143024A (ja) 記憶装置
JP2024126146A (ja) メモリシステム
KR20230085792A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20201215

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20230802

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20201215

Comment text: Patent Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240625

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20250214

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20250519

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20250520

End annual number: 3

Start annual number: 1

PG1601 Publication of registration