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KR102811199B1 - 주변 회로를 갖는 제1 구조물 및 게이트 층들을 갖는 제2 구조물을 포함하는 반도체 장치 - Google Patents

주변 회로를 갖는 제1 구조물 및 게이트 층들을 갖는 제2 구조물을 포함하는 반도체 장치 Download PDF

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KR102811199B1
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Abstract

주변 회로를 갖는 제1 구조물 및 게이트 층들을 갖는 제2 구조물을 포함하는 장치를 제공한다. 이 장치는 제1 구조물; 및 상기 제1 구조물과 접촉하는 제2 구조물을 포함한다. 상기 제1 구조물은 기판; 상기 기판 상의 주변 회로 및 제1 접합 패드들; 및 상기 기판 상에서, 적어도 상기 제1 접합 패드들의 측면들을 둘러싸는 제1 절연성 구조물을 포함한다. 상기 제2 구조물은 상기 제1 접합 패드들과 접촉하는 제2 접합 패드들; 상기 제1 절연성 구조물과 접촉하고, 적어도 상기 제2 접합 패드들의 측면들을 둘러싸는 제2 절연성 구조물; 상기 제2 절연성 구조물 상의 패시베이션 층; 상기 패시베이션 층과 상기 제2 절연성 구조물 사이의 상부 절연 구조물; 상기 상부 절연 구조물과 상기 패시베이션 층 사이에서, 상기 상부 절연 구조물의 물질 및 상기 패시베이션 층의 물질과 다른 물질을 포함하는 배리어 캐핑 층; 상기 상부 절연 구조물 내에서, 서로 이격되는 도전성 패턴들; 상기 상부 절연 구조물과 상기 제2 절연성 구조물 사이의 제1 패턴 구조물; 상기 제2 절연성 구조물과 상기 제1 패턴 구조물 사이에서, 수직 방향으로 서로 이격되는 게이트 층들을 포함하는 적층 구조물; 및 상기 적층 구조물을 상기 수직 방향으로 관통하고, 정보 저장 구조물 및 채널 층을 포함하는 수직 구조물을 포함한다.

Description

주변 회로를 갖는 제1 구조물 및 게이트 층들을 갖는 제2 구조물을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING FIRST STRUCTURE HAVING PERIPHERAL CIRCUIT AND SECOND STRUCTURE HAVING GATE LAYERS}
본 발명의 기술적 사상은 주변 회로를 갖는 제1 구조물 및 게이트 층들을 갖는 제2 구조물을 포함하는 장치에 관한 것이다.
데이터를 저장할 수 있는 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이와 같은 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 웨이퍼 본딩 방식을 이용하여 구조물들을 접합한 형태의 반도체 장치가 제안되고 있다.
삭제
1. 미국 등록 특허 공보 US 10,147,732 B1
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 장치를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 신뢰도를 향상시킬 수 있는 장치를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 제1 구조물; 및 상기 제1 구조물과 접촉하는 제2 구조물을 포함한다. 상기 제1 구조물은 기판; 상기 기판 상의 주변 회로 및 제1 접합 패드들; 및 상기 기판 상에서, 적어도 상기 제1 접합 패드들의 측면들을 둘러싸는 제1 절연성 구조물을 포함한다. 상기 제2 구조물은 상기 제1 접합 패드들과 접촉하는 제2 접합 패드들; 상기 제1 절연성 구조물과 접촉하고, 적어도 상기 제2 접합 패드들의 측면들을 둘러싸는 제2 절연성 구조물; 상기 제2 절연성 구조물 상의 패시베이션 층; 상기 패시베이션 층과 상기 제2 절연성 구조물 사이의 상부 절연 구조물; 상기 상부 절연 구조물과 상기 패시베이션 층 사이에서, 상기 상부 절연 구조물의 물질 및 상기 패시베이션 층의 물질과 다른 물질을 포함하는 배리어 캐핑 층; 상기 상부 절연 구조물 내에서, 서로 이격되는 도전성 패턴들; 상기 상부 절연 구조물과 상기 제2 절연성 구조물 사이의 제1 패턴 구조물; 상기 제2 절연성 구조물과 상기 제1 패턴 구조물 사이에서, 수직 방향으로 서로 이격되는 게이트 층들을 포함하는 적층 구조물; 및 상기 적층 구조물을 상기 수직 방향으로 관통하고, 정보 저장 구조물 및 채널 층을 포함하는 수직 구조물을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 장치를 제공한다. 이 장치는 제1 구조물 및 상기 제1 구조물과 접촉하는 제2 구조물을 포함한다. 상기 제1 구조물은 기판; 상기 기판 상의 주변 회로 및 제1 접합 패드들; 및 상기 기판 상에서, 적어도 상기 제1 접합 패드들의 측면들을 둘러싸는 제1 절연성 구조물을 포함한다. 상기 제2 구조물은 상기 제1 접합 패드들과 접촉하는 제2 접합 패드들; 상기 제1 절연성 구조물과 접촉하고, 상기 제2 접합 패드들의 측면들을 둘러싸는 제2 절연성 구조물; 상기 제2 절연성 구조물 상의 패시베이션 층; 상기 패시베이션 층과 상기 제1 구조물 사이의 상부 절연 구조물; 상기 상부 절연 구조물과 상기 제2 절연성 구조물 사이의 패턴 구조물; 상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 수직 방향으로 중첩하는 제1 도전성 패턴 및 제2 도전성 패턴; 상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 상기 수직 방향으로 중첩하지 않는 입출력 도전성 패턴; 상기 패시베이션 층을 관통하며 상기 상부 절연 구조물 내로 연장되어 상기 입출력 도전성 패턴의 일부를 노출시키는 입출력 패드 개구부; 상기 제2 절연성 구조물과 상기 패턴 구조물 사이에서, 수직 방향으로 서로 이격되는 게이트 층들을 포함하는 적층 구조물; 및 상기 적층 구조물을 상기 수직 방향으로 관통하고, 채널 층 및 정보 저장 층을 포함하는 수직 구조물을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 장치를 제공한다. 이 장치는 제1 구조물 및 상기 제1 구조물과 접촉하는 제2 구조물을 포함한다. 상기 제1 구조물은 기판; 상기 기판 상의 주변 회로 및 제1 접합 패드들; 및 상기 기판 상에서, 적어도 상기 제1 접합 패드들의 측면들을 둘러싸는 제1 절연성 구조물을 포함한다. 상기 제2 구조물은 상기 제1 접합 패드들과 접촉하는 제2 접합 패드들; 상기 제1 절연성 구조물과 접촉하고, 상기 제2 접합 패드들의 측면들을 둘러싸는 제2 절연성 구조물; 상기 제2 절연성 구조물 상의 패시베이션 층; 상기 패시베이션 층과 상기 제1 구조물 사이의 상부 절연 구조물; 상기 상부 절연 구조물과 상기 패시베이션 층 사이에서, 상기 상부 절연 구조물의 물질 및 상기 패시베이션 층의 물질과 다른 물질을 포함하는 배리어 캐핑 층; 상기 상부 절연 구조물과 상기 제2 절연성 구조물 사이의 패턴 구조물; 상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 수직 방향으로 중첩하는 제1 도전성 패턴 및 제2 도전성 패턴; 상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 상기 수직 방향으로 중첩하지 않는 입출력 도전성 패턴; 상기 입출력 도전성 패턴 하부에서 상기 입출력 도전성 패턴과 중첩하는 복수의 입출력 콘택 구조물들; 상기 패시베이션 층을 관통하며 상기 상부 절연 구조물 내로 연장되어 상기 입출력 도전성 패턴의 일부를 노출시키는 입출력 패드 개구부; 상기 제2 절연성 구조물과 상기 패턴 구조물 사이에서, 상기 수직 방향으로 서로 이격되는 게이트 층들을 포함하는 적층 구조물; 상기 적층 구조물을 상기 수직 방향으로 관통하고, 채널 층 및 정보 저장 층을 포함하는 수직 구조물; 및 상기 적층 구조물을 상기 수직 방향으로 관통하는 분리 구조물을 포함하고, 상기 패턴 구조물은 상기 채널 층 및 상기 분리 구조물과 접촉하는 실리콘 층을 포함하고, 상기 제1 도전성 패턴, 상기 제2 도전성 패턴 및 상기 입출력 도전성 패턴의 각각은 제1 도전 층, 상기 제1 도전 층 상에서 상기 제1 도전 층 보다 두꺼운 제2 도전 층, 상기 제2 도전 층 상에서 상기 제2 도전 층 보다 얇은 제3 도전 층을 포함하고, 상기 입출력 패드 개구부는 상기 입출력 도전성 패턴의 상기 제3 도전 층을 관통하며 상기 제2 도전 층을 노출시키어 입출력 본딩 패드를 정의하고, 상기 입출력 패드 개구부는 상기 복수의 입출력 콘택 구조물과 중첩하지 않는다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도 및 신뢰도를 향상시킬 수 있는 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 장치를 나타낸 개략적인 분해 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 장치의 일 예를 나타낸 단면도들이다.
도 3a 및 도 3b는 도 2a의 일부를 확대한 부분 확대도들이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 장치의 변형 예들을 나타낸 단면도들이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 장치의 다른 변형 예들을 나타낸 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 장치의 다른 예를 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 장치의 다른 예를 나타낸 단면도이다.
도 12a 내지 도 17b는 본 발명의 일 실시예에 따른 장치의 형성 방법의 일 예를 나타낸 단면도들이다.
이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 장치를 나타낸 개략적인 분해 사시도이다.
도 1을 참조하면, 일 실시예에 따른 장치(1)는 제1 구조물(101) 및 제2 구조물(201)을 포함할 수 있다. 상기 제1 구조물(101)과 상기 제2 칩 구조물(201)은 접합되어 결합될 수 있다. 상기 제1 구조물(101)은 주변 회로(PC)를 포함할 수 있고, 상기 제2 구조물(201)은 메모리 셀 어레이 영역(MCA) 및 상기 메모리 셀 어레이 영역(MCA)과 인접하는 계단 영역(SA)을 포함할 수 있다. 상기 메모리 셀 어레이 영역(MCA)은 복수개가 배치될 수 있다.
상기 주변 회로(PC)는 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 회로(PERI)를 포함할 수 있다. 상기 기타 회로(PERI)는 래치 회로(latch circuit), 캐시 회로(cache circuit), 감지 증폭기(sense amplifier), ESD(Electrostatic discharge) 소자, 입출력 버퍼 또는 데이터 입출력 회로를 포함할 수 있다.
상기 주변 회로(PC) 내의 상기 로우 디코더(DEC), 상기 페이지 버퍼(PB) 및 상기 기타 회로(PERI)는 다양 형태로 배치될 수 있다.
상기 제2 구조물(201)은 복수의 입출력 본딩 패드들(299p)을 포함할 수 있다. 상기 복수의 입출력 본딩 패드들(299p)은 상기 제2 구조물(201)의 적어도 일 측에 배치될 수 있다. 예를 들어, 상기 복수의 입출력 본딩 패드들(299p)은 상기 제2 구조물(201)의 적어도 일 가장자리를 따라 열을 이루어 배치될 수 있다. 상기 제2 구조물(201)에서 상기 복수의 입출력 본딩 패드들(299p)의 배치 모양은 도 1에 도시된 모양에 한정되지 않으며, 다양하게 변형될 수 있다.
일 예에서, 상기 제1 구조물(101)은 로직 칩 구조물로 지칭할 수 있고, 상기 제2 구조물(201)은 메모리 칩 구조물로 지칭할 수 있다.
이하에서, 상기 장치(1)의 일 예에 대하여 도 2a 및 도 2b을 참조하여 설명하기로 한다. 도 2a에서, "A"로 표시되는 영역은 도 1에서 나타낸 상기 메모리 셀 어레이 영역(MCA)의 일부를 제1 방향(X)으로 상기 장치(1)를 절단한 단면 모양을 개략적으로 나타낼 수 있고, "B"로 표시되는 영역은 도 1에서 나타낸 상기 메모리 셀 어레이 영역(MCA)의 일부 및 상기 메모리 셀 어레이 영역(MCA)과 인접하는 상기 계단 영역(SA)을 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 상기 장치(1)를 절단한 단면 모양을 개략적으로 나타낼 수 있다. 도 2b는 도 1에서 나타낸 상기 입출력 본딩 패드(299p) 및 상기 입출력 본딩 패드(299p와 인접하는 영역을 따라, 상기 장치(1)를 절단한 단면 모양을 개략적으로 나타낼 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 도 1에서 설명한 바와 같이, 상기 장치(1)는 서로 접촉하면서 결합된 상기 제1 구조물(101) 및 상기 제2 구조물(201)을 포함할 수 있다.
상기 제1 구조물(101)은 기판(105), 상기 기판(105) 상의 상기 주변 회로(도 1의 PC) 및 제1 접합 패드들(160a, 160b, 160c, 160d) 및 상기 기판(105) 상에서, 적어도 상기 제1 접합 패드들(160a, 160b, 160c, 160d)의 측면들을 둘러싸는 제1 절연성 구조물(130)을 포함할 수 있다. 상기 기판(105)은 반도체 기판일 수 있다.
상기 주변 회로(도 1의 PC)는 주변 소자들(115), 제1 주변 배선(150), 제2 주변 배선(155a) 및 입출력 주변 배선(155b)을 포함할 수 있다.
일 예에서, 상기 주변 소자들(115)은 상기 기판(105) 상의 활성 영역(110a) 상에 배치되는 주변 게이트(120a) 및 상기 주변 게이트(120a) 양 옆의 상기 활성 영역(110a) 내에 배치되는 주변 소스/드레인(120b)을 포함하는 트랜지스터들을 포함할 수 있다. 상기 주변 소자들(115)은 트랜지스터 등과 같은 능도 소자에 한정되지 않고, 저항 또는 커패시터 등과 같은 수동 소자를 더 포함할 수 있다. 상기 활성 영역(110a)은 상기 기판(105) 내의 소자분리 층(110s)에 의해 한정될 수 있다.
상기 제1 구조물(101)은 하부 절연 층(125)을 더 포함할 수 있다. 상기 하부 절연 층(125)은 상기 주변 소자들(115)을 덮을 수 있다. 상기 제1 주변 배선(150)은 상기 하부 절연 층(125)을 관통하며, 상기 주변 소자들(115)과 전기적으로 연결될 수 있다. 상기 제2 주변 배선(155a)은 제1 주변 배선(150) 상에서 상기 제1 주변 배선(150)과 전기적으로 연결될 수 있다. 일 예에서, 상기 제1 주변 배선(150)은 도전성 물질, 예를 들어 텅스텐(W)을 포함할 수 있고, 상기 제2 주변 배선(155a)은 상기 제1 주변 배선(150)의 물질과 다른 물질, 예를 들어 구리(Cu)를 포함할 수 있다.
상기 제1 절연성 구조물(130)은 복수의 하부 금속간 절연 층들(135a, 135b, 135c), 복수의 하부 배리어 층들(140a, 140b) 및 제1 접합 절연 층(145)을 포함할 수 있다. 예를 들어, 상기 제1 절연성 구조물(130)은 차례로 적층된 제1 하부 금속간 절연 층(135a), 제1 하부 배리어 층(140a), 제2 하부 금속간 절연 층(135b), 제2 하부 배리어 층(140b), 제3 하부 금속간 절연 층(135c) 및 상기 제1 접합 절연 층(145)을 포함할 수 있다.
상기 복수의 하부 금속간 절연 층들(135a, 135b, 135c)은 실리콘 산화물 또는 저유전체 물질(low-k dielectric material)을 포함할 수 있다. 상기 복수의 하부 배리어 층들(140a, 140b)은 실리콘 질화물 또는 고유전체 물질(high-k dielectric material)을 포함할 수 있다. 일 예에서, 상기 제1 접합 절연 층(145)은 SiCN, SiOC, SiON, SiN 또는 SiOCN 중 적어도 하나를 포함할 수 있다. 다른 예에서, 상기 제1 접합 절연 층(145)은 SiO 일 수 있다.
상기 제1 접합 패드들(160a, 160b, 160c, 160d)은 하부 비트라인 접합 패드(160a), 하부 게이트 접합 패드들(160b), 하부 소스 접합 패드(160c), 및 하부 입출력 접합 패드(160d)를 포함할 수 있다. 상기 제1 접합 패드들(160a, 160b, 160c, 160d)은 도전성 물질, 예를 들어 구리(Cu)를 포함할 수 있다.
상기 하부 비트라인 접합 패드(160a), 상기 하부 게이트 접합 패드들(160b) 및 상기 하부 소스 접합 패드(160c)의 각각은 상기 제2 주변 배선(155a)과 전기적으로 연결될 수 있다. 상기 하부 입출력 접합 패드(160d)는 상기 입출력 주변 배선(155b)과 전기적으로 연결될 수 있다.
일 예에서, 상기 하부 비트라인 접합 패드(160a), 상기 하부 게이트 접합 패드들(160b) 및 상기 하부 소스 접합 패드(160c)의 각각은 제1 접합 부분(160p1) 및 상기 제1 접합 부분(160p1)으로부터 연장되는 제1 비아 부분(160v1)을 포함할 수 있다.
일 에에서, 상기 하부 입출력 접합 패드(160d)는 입출력 접합 부분(160p2) 및 상기 입출력 접합 부분(160p2)으로부터 연장되는 복수의 입출력 비아 부분들(160v2)을 포함할 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 제1 접합 패드들(160a, 160b, 160c, 160d)과 접촉하는 제2 접합 패드들(285a, 285b, 285c, 285d) 및 상기 제1 절연성 구조물(130)과 접촉하고, 상기 제2 접합 패드들(285a, 285b, 285c, 285d)의 측면들을 둘러싸는 제2 절연성 구조물(275)을 포함할 수 있다.
상기 제2 절연성 구조물(275)은 복수의 상부 금속간 절연 층들(277a, 277b), 복수의 상부 배리어 층들(279a, 279b) 및 제2 접합 절연 층(281)을 포함할 수 있다. 예를 들어, 상기 제2 절연성 구조물(275)은 차례로 적층된 제1 상부 금속간 절연 층(277a), 제1 상부 배리어 층(279a), 제2 상부 금속간 절연 층(277b), 제2 상부 배리어 층(279b) 및 상기 제2 접합 절연 층(281)을 포함할 수 있다. 상기 복수의 상부 금속간 절연 층들(277a, 277b)은 실리콘 산화물 또는 저유전체 물질(low-k dielectric material)을 포함할 수 있다. 상기 복수의 상부 배리어 층들(279a, 279b)은 실리콘 질화물 또는 고유전체 물질(high-k dielectric material)을 포함할 수 있다. 일 예에서, 상기 제2 접합 절연 층(281)은 상기 제1 접합 절연 층(145)과 동일한 물질로 형성될 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 제2 절연성 구조물(275) 상의 패시베이션 층(298), 상기 패시베이션 층(298)과 상기 제2 절연성 구조물(275) 사이의 상부 절연 구조물(294), 및 상기 상부 절연 구조물(275)과 상기 패시베이션 층(298) 사이의 배리어 캐핑 층(295)을 더 포함할 수 있다. 상기 배리어 캐핑 층(295)은 상기 상부 절연 구조물(294)의 물질 및 상기 패시베이션 층(298)의 물질과 다른 물질을 포함할 수 있다. 상기 상부 절연 구조물(294)은 제1 상부 절연 층(206) 및 상기 제1 상부 절연 층(206) 상의 제2 상부 절연 층(293)을 포함할 수 있다.
상기 패시베이션 층(298)은 폴리 이미드 또는 폴리 이미드 계열 물질을 포함할 수 있고, 상기 배리어 캐핑 층(295)은 실리콘 질화물 또는 실리콘 질화물 계열의 물질을 포함할 수 있고, 상기 상부 절연 구조물(294)은 실리콘 산화물을 포함할 수 있다. 상기 제1 상부 절연 층(206) 및/또는 상기 제2 상부 절연 층(293)은 HDP 실리콘 산화물 또는 TEOS 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 상부 절연 구조물(294) 내에서 상기 상부 절연 구조물(294)과 상기 제2 절연성 구조물(275) 사이의 제1 패턴 구조물(도 2a의 209a), 상기 제2 절연성 구조물(275)과 상기 제1 패턴 구조물(209a) 사이에서, 수직 방향(Z)으로 서로 이격되는 게이트 층들(277)을 포함하는 적층 구조물(221), 상기 적층 구조물(221)을 상기 수직 방향(Z)으로 관통하는 수직 구조물(233)을 포함할 수 있다.
상기 적층 구조물(221)은 상기 게이트 층들(277)과 교대로 반복적으로 적층되는 층간 절연 층들(224)을 더 포함할 수 있다.
상기 메모리 셀 어레이 영역(MCA) 내에서, 상기 게이트 층들(277) 및 상기 층간 절연 층들(224)은 교대로 반복적으로 적층될 수 있고, 상기 계단 영역(SA) 내에서, 상기 게이트 층들(277)은 상기 메모리 셀 어레이 영역(MCA)으로부터 제1 수평 방향(X)으로 연장되어 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 게이트 패드들(GP)을 포함할 수 있다. 상기 적층 구조물(221)은 상기 패턴 구조물(209a)에 가까울수록 폭이 증가하는 경향성을 갖는 모양일 수 있다.
일 예에서, 상기 제2 구조물(201)은 제2 패턴 구조물(도 2b의 209b), 및 상기 제1 및 제2 패턴 구조물들(209a, 209b)의 측면들을 둘러싸는 중간 절연 층(218)을 더 포함할 수 있다. 상기 제2 패턴 구조물(209b)은 상기 제1 패턴 구조물(209b)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 중간 절연 층(218)은 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 상부 절연 구조물(294)과 상기 제2 절연 구조물(275) 사이에서, 상기 적층 구조물(221), 및 상기 제1 및 제2 패턴 구조물들(209a, 209b)을 덮는 캐핑 절연 구조물(229)을 더 포함할 수 있다. 상기 적층 구조물(221)은 상기 캐핑 절연 구조물(229)과 상기 제1 패턴 구조물(209a) 사이에 배치될 수 있다. 상기 캐핑 절연 구조물(229)은 다층 구조로 형성될 수 있다. 상기 캐핑 절연 구조물(229)은 실리콘 산화물을 포함할 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 적층 구조물(221)을 관통하는 분리 구조물들(248)을 더 포함할 수 있다. 상기 분리 구조물들(248)의 각각은 상기 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있다. 일 예에서, 상기 분리 구조물들(248)의 각각은 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 분리 구조물들(248)의 각각은 도전성 패턴 및 상기 도전성 패턴의 측면을 둘러싸는 절연성 층으로 형성될 수 있다.
일 예에서, 상기 제2 구조물(201)은 비트라인 콘택 플러그(257), 게이트 콘택 구조물들(260) 및 소스 콘택 구조물(262) 및 입출력 콘택 구조물(264)을 더 포함할 수 있다.
상기 비트라인 콘택 플러그(257)는 상기 수직 구조물(223)과 전기적으로 연결되며 상기 캐핑 절연 구조물(229)을 관통할 수 있다. 상기 게이트 콘택 구조물들(260)은 상기 게이트 층들(227)의 상기 게이트 패드들(GP)과 전기적으로 연결되며 상기 캐핑 절연 구조물(229)을 관통할 수 있다. 상기 소스 콘택 구조물(262)은 상기 제1 패턴 구조물(209a)과 전기적으로 연결되며, 상기 캐핑 절연 구조물(229)을 관통할 수 있다. 상기 입출력 콘택 구조물(도 2b의 264)은 상기 제2 패턴 구조물(209b)과 전기적으로 연결되며, 상기 캐핑 절연 구조물(229)을 관통할 수 있다.
상기 게이트 콘택 구조물들(260)의 각각은 제1 게이트 콘택 플러그(260a) 및 상기 제1 게이트 콘택 플러그(260a) 아래의 제2 게이트 콘택 플러그(260b)를 포함할 수 있다. 상기 소스 콘택 구조물(262)은 제1 소스 콘택 플러그(262a) 및 상기 제1 소스 콘택 플러그(262a) 아래의 제2 소스 콘택 플러그(262b)를 포함할 수 있다. 상기 입출력 콘택 구조물(264)은 제1 입출력 콘택 플러그(264a) 및 상기 제1 입출력 콘택 플러그(264a) 아래의 제2 입출력 콘택 플러그(264b)를 포함할 수 있다.
상기 제1 게이트 콘택 플러그(260a), 상기 제1 소스 콘택 플러그(262a) 및 상기 제1 입출력 콘택 플러그(264a)의 하부면들과 상기 제1 패턴 구조물(209a) 사이의 거리는 상기 게이트 층들(227) 중 최상위 게이트 층과 상기 제1 패턴 구조물(209a) 사이의 거리 보다 클 수 있다.
상기 제1 게이트 콘택 플러그(260a), 상기 제1 소스 콘택 플러그(262a) 및 상기 제1 입출력 콘택 플러그(264a)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 게이트 콘택 플러그(260a), 상기 제1 소스 콘택 플러그(262a) 및 상기 제1 입출력 콘택 플러그(264a)의 각각은 도전성 플러그(264a_2) 및 상기 도전성 플러그(264a_2)의 측면 및 상부면을 덮는 도전성 배리어 층(264a_1)을 포함할 수 있다. 상기 도전성 플러그(264a_2)는 텅스텐 등과 같은 금속 물질을 포함할 수 있고, 상기 도전성 배리어 층(264a_1)은 TiN, WN 또는 TaN 등과 같은 금속 질화물을 포함할 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 제1 상부 금속간 절연 층(277a)을 관통하는 비트라인(267), 게이트 배선들(269), 소스 배선(271) 및 입출력 배선(273)을 더 포함할 수 있다. 상기 비트라인(267)은 상기 비트라인 콘택 플러그(257) 아래에서 상기 비트라인 콘택 플러그(257)과 전기적으로 연결될 수 있고, 상기 게이트 배선들(269)은 상기 게이트 콘택 구조물들(260) 아래에서 상기 게이트 콘택 구조물들(260)과 전기적으로 연결될 수 있고, 상기 소스 배선(271)은 상기 소스 콘택 구조물(262) 아래에서 상기 소스 콘택 구조물(262)과 전기적으로 연결될 수 있고, 상기 입출력 배선(273)은 상기 입출력 콘택 구조물(264) 아래에서 상기 입출력 콘택 구조물(264)과 전기적으로 연결될 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 제1 상부 배리어 층(279a) 및 상기 제2 상부 금속간 절연 층(277b)을 관통하는 비트라인 연결 배선(283a), 게이트 연결 배선들(283b), 소스 연결 배선(283c) 및 입출력 연결 배선(283d)을 더 포함할 수 있다. 상기 비트라인 연결 배선(283a)은 상기 비트라인(267) 아래에서 상기 비트라인(267)과 전기적으로 연결될 수 있고, 상기 게이트 연결 배선들(283b)은 상기 게이트 배선들(269) 아래에서 상기 게이트 배선들(269)과 전기적으로 연결될 수 있고, 상기 소스 연결 배선(283c)은 상기 소스 배선(271) 아래에서 상기 소스 배선(271)과 전기적으로 연결될 수 있고, 상기 입출력 연결 배선(283d)은 상기 입출력 배선(273) 아래에서 상기 입출력 배선(273)과 전기적으로 연결될 수 있다.
상기 제2 접합 패드들(285a, 285b, 285c, 285d)은 상기 제2 배리어 절연 층(279b), 상기 제3 금속간 절연 층(277c) 및 상기 제2 접합 절연층(281)을 관통할 수 있다. 상기 제2 접합 패드들(285a, 285b, 285c, 285d)은 상기 비트라인 연결 배선(283a) 아래에서 상기 비트라인 연결 배선(283a)과 전기적으로 연결되는 상부 비트라인 접합 패드(285a), 상기 게이트 연결 배선들(283b) 아래에서 상기 게이트 연결 배선들(283b)과 전기적으로 연결되는 상부 게이트 접합 패드들(285b), 상기 소스 연결 배선(283c) 아래에서 상기 소스 연결 배선(283c)과 전기적으로 연결되는 상부 소스 접합 패드(285c), 및 상기 입출력 연결 배선(283d) 아래에서 상기 입출력 연결 배선(283d)과 전기적으로 연결되는 상부 입출력 접합 패드(285d)를 포함할 수 있다.
상기 하부 비트라인 접합 패드(160a)는 상기 상부 비트라인 접합 패드(285a)과 접촉 및 접합될 수 있다. 상기 하부 게이트 접합 패드들(160b)은 상기 상부 게이트 접합 패드들(285b)과 접촉 및 접합될 수 있다. 상기 하부 소스 접합 패드(160c)는 상기 상부 소스 접합 패드(285c)과 접촉 및 접합될 수 있다. 상기 하부 입출력 접합 패드(160d)는 상기 상부 입출력 접합 패드(285d)과 접촉 및 접합될 수 있다. 상기 제1 접합 패드들(160a, 160b, 160c, 160d) 및 상기 제2 접합 패드들(285a, 285b, 285c, 285d)은 서로 동일한 도전성 물질, 예를 들어 구리(Cu)를 포함할 수 있다.
상기 제1 패턴 구조물(도 2a의 209a)은 제1 패턴 베이스(211a), 중간 패턴 층(215) 및 제1 하부 패턴 층(216a)을 포함할 수 있다. 상기 제1 하부 패턴 층(216a)은 상기 제1 패턴 베이스(211a) 아래에서 상기 제1 패턴 베이스(211a)와 접촉하는 부분 및 상기 패턴 베이스와 이격되는 부분을 포함할 수 있고, 상기 중간 패턴 층(215)은 상기 제1 하부 패턴 층(216a)과 상기 제1 패턴 베이스(211a) 사이에 배치될 수 있다. 상기 제1 패턴 구조물(209a)은 상기 계단 영역(SA)과 인접 또는 중첩하는 영역에서 제1 더미 패턴 층(213a')을 더 포함할 수 있다.
상기 제2 패턴 구조물(도 2b의 209b)은 제2 패턴 베이스(211b), 제2 더미 패턴 층(213b), 및 제2 하부 패턴 층(216b)을 포함할 수 있다. 상기 제2 하부 패턴 층(216b)은 상기 제2 패턴 베이스(211b) 아래에서 상기 제2 패턴 베이스(211b)와 이격될 수 있고, 상기 제2 더미 패턴 층(213b)은 상기 제2 하부 패턴 층(216b)과 상기 제2 패턴 베이스(211b) 사이에 배치될 수 있다.
상기 제1 및 제2 더미 패턴들들(213a', 213b)의 각각은 차례로 적층된 제1 층(214a), 제2 층(214b) 및 제3 층(214c)을 포함할 수 있다.
상기 제1 및 제2 패턴 베이스들(211a, 211b)은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있다. 상기 제1 층(214a) 및 상기 제3 층(214c)은 실리콘 산화물을 포함할 수 있고, 상기 제2 층(214b)은 실리콘 질화물 또는 폴리 실리콘을 포함할 수 있다. 상기 제1 및 제2 하부 패턴 층들(216a, 216b)은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 상부 절연 구조물(294) 내에서 서로 이격되는 도전성 패턴들(290), 및 상기 도전성 패턴들(290)과 접촉할 수 있는 복수의 비아들(287a, 287b)을 더 포함할 수 있다.
상기 도전성 패턴들(290)은 상기 제1 패턴 구조물(209a)과 중첩하는 제1 및 제2 도전성 패턴들(290a, 290b) 및 상기 제2 패턴 구조물(209b)과 중첩하는 입출력 도전성 패턴(290c)을 포함할 수 있다. 상기 도전성 패턴들(290)은 상기 제1 및 제2 패턴 구조물들(209a, 209b)과 이격될 수 있다. 상기 도전성 패턴들(290)은 상기 배리어 캐핑 층(295)과 이격될 수 있다. 상기 도전성 패턴들(290)의 각각은 차례로 적층되는 제1 도전 층(291a), 제2 도전 층(291b) 및 제3 도전 층(291c)을 포함할 수 있다. 상기 제2 도전 층(291b)은 상기 제1 및 제3 도전 층들(219a, 291c) 각각의 두께 보다 큰 두께를 가질 수 있다. 상기 제3 도전 층(291c)은 상기 제1 도전 층(219a)의 두께 보다 큰 두께를 가질 수 있다. 상기 제1 도전 층(291a), 상기 제2 도전 층(291b) 및 상기 제3 도전 층(291c)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 도전 층(291a)은 Ti 를 포함할 수 있고, 상기 제2 도전 층(291b)은 Al 을 포함할 수 있고, 상기 제3 도전 층(291c)은 TiN 을 포함할 수 있다.
상기 도전성 패턴들(290)은 상기 제1 상부 절연 층(206) 상에 배치될 수 있으며, 상기 제2 상부 절연 층(293)에 의해 측면 및 바닥면이 덮일 수 있다. 상기 복수의 비아들(287a, 287b)은 상기 제1 상부 절연 층(293)을 관통할 수 있다.
상기 제1 및 제2 도전성 패턴들(290a, 290b)의 각각은 정사각형, 직사각형, 바 모양, 원형, 타원형 또는 메쉬형 등 다양한 모양으로 형성될 수 있다.
상기 복수의 비아들(287a, 287b)은 각각의 상기 제1 및 제2 도전성 패턴들(290a, 290b)과 상기 제1 패턴 구조물(209a) 사이에 배치되는 복수의 제1 비아들(287a), 및 상기 입출력 도전성 패턴(290c)과 상기 제2 패턴 구조물(209b) 사이에 배치되는 복수이 제2 비아들(287b)을 포함할 수 있다. 상기 복수의 제1 비아들(287a)은 상기 제1 및 제2 도전성 패턴들(290a, 290b), 및 상기 제1 패턴 구조물(209a)과 접촉할 수 있다. 상기 복수의 제2 비아들(287b)은 상기 입출력 도전성 패턴들(290c), 및 상기 제2 패턴 구조물(209b)과 접촉할 수 있다.
상기 제2 구조물(201)은 상기 패시베이션 층(298) 및 상기 배리어 캐핑 층(295)을 관통하며 상기 상부 절연 구조물(294) 내로 연장되고, 상기 입출력 도전성 패턴(290c)의 상기 제3 도전 층(291c)를 관통하는 입출력 패드 개구부(299o)를 더 포함할 수 있다. 상기 입출력 패드 개구부(299o)는 상기 입출력 도전성 패턴(290c)의 상기 제2 도전 층(291b)를 노출시킬 수 있다. 상기 입출력 패드 개구부(299o)에 의해 노출되는 상기 입출력 도전성 패턴(290c)의 부분은 입출력 본딩 패드(299p)로 정의될 수 있다.
다음으로, 도 3a 및 도 3b를 참조하여, 상기 적층 구조물(221), 상기 수직 구조물(223) 및 상기 수직 구조물(223)과 인접하는 구성요소들에 대하여 설명하기로 한다. 도 3a는 도 2a의 "D"로 표시한 부분을 확대한 부분 확대 단면도이고, 도 3b는 도 2a의 "E"로 표시한 부분을 확대한 부분 확대 단면도이다.
도 3a 및 도 3b를 참조하면, 상기 적층 구조물(221)에서, 상기 게이트 층들(227)의 각각은 제1 게이트 층(291a) 및 상기 제1 게이트 층(291a)의 상부면 및 하부면을 덮으며 상기 제1 게이트 층(291a)과 상기 수직 구조물(223) 사이에 배치되는 제2 게이트 층(291b)을 더 포함할 수 있다.
일 예에서, 상기 제1 게이트 층(291a)은 도전성 물질, 예를 들어 도우프트 폴리 실리콘, 금속(e.g., W 등), 금속 질화물(e.g., TiN) 및 금속-반도체 화합물(e.g., TiSi, WN, TaN 또는 NiSi 등) 중 적어도 하나를 포함할 수 있고, 상기 제2 게이트 층(291b)은 고유전체 물질을 포함할 수 있다.
다른 예에서, 상기 제1 게이트 층(291a) 및 상기 제2 게이트 층(291b)은 서로 다른 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 층(291a)은 W 등과 같은 금속을 포함할 수 있고, 상기 제2 게이트 층(291b)은 TiN 등과 같은 금속 질화물을 포함할 수 있다.
실시 예들에서, 각각의 상기 게이트 층들(227)에서, 도전성 물질로 형성되는 부분, 예를 들어 상기 제1 게이트 층(291a)은 게이트 전극일 수 있다.
실시 예들에서, 상기 게이트 층들(227) 중 몇몇은 선택 게이트 전극들 또는 선택 게이트 라인들들일 수 있고, 다른 몇몇은 워드라인들일 수 있다.
상기 제1 패턴 베이스(211a)과 접촉하는 상기 제1 하부 패턴 층(216a)의 부분과 상기 적층 구조물(221)의 상기 층간 절연 층(224) 사이에 절연 층(도 3b의 218')이 배치될 수 있다.
상기 수직 구조물(223)은 코어 패턴(239), 적어도 상기 코어 패턴(239)의 측면을 덮는 채널 층(237), 상기 채널 층(237)과 상기 적층 구조물(221) 사이의 정보 저장 구조물(235)을 포함할 수 있다. 상기 정보 저장 구조물(235)은 제1 유전체 층(235a), 제2 유전체 층(235c), 상기 제1 유전체 층(235a)과 상기 제2 유전체 층(235c) 사이의 정보 저장 층(235b)을 포함할 수 있다. 상기 제2 유전체 층(235c)은 상기 채널 층(237)과 접촉할 수 있다. 상기 채널 층(237)의 일부는 상기 제1 패턴 구조물(209a)과 접촉할 수 있다. 상기 수직 구조물(223)은 상기 코어 패턴(239) 아래에서 상기 채널 층(237)과 접촉하는 패드 패턴(242)을 더 포함할 수 있다. 상기 수직 구조물(223)은 상기 제1 하부 패턴 층(216a) 및 상기 중간 패턴 층(215)을 차례로 관통하며 상기 제1 패턴 베이스(211a) 내로 연장될 수 있다. 상기 수직 구조물(223)은 상기 제1 더미 패턴 층(213a')과 이격될 수 있다. 상기 중간 패턴 층(215)은 상기 정보 저장 구조물(235)을 관통하며 상기 채널 층(237)과 접촉할 수 있다.
일 예에서, 상기 정보 저장 층(235b)은 낸드 플래쉬 메모리 소자와 같은 메모리 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(235b)은 상기 게이트 층들(227) 중에서 워드라인들일 수 있는 게이트 층들과 상기 채널 층(237) 사이에서 정보를 저장할 수 있는 영역들을 포함할 수 있다. 상기 정보 저장 층(235b)은 플래쉬 메모리 소자에서 차지를 트랩하여 정보를 저장할 수 있는 물질로 형성될 수 있다. 상기 정보 저장 층(235b)은 실리콘 질화물로 형성될 수 있다. 실시예에서, 상기 정보 저장 층(235b)의 실리콘 질화물은 정보를 저장할 수 있는 다른 물질로 대체될 수 있다.
다른 예에서, 상기 정보 저장 구조물(235b)은 낸드 플래쉬 메모리 소자와 다른 메모리 소자, 예를 들어 ReRAM 등과 같은 가변 저항 메모리 소자에서 정보를 저장할 수 있는 정보 저장 층을 포함할 수 있다.
상기 제1 유전체 층(235a)은 실리콘 산화물 또는 고유전체를 포함할 수 있다.
상기 제2 유전체 층(235c)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(235c)은 터널 산화물일 수 있다.
상기 채널 층은 실리콘 층일 수 있다. 상기 패드 패턴(242)은 도전성 물질, 예를 들어 도우프트 폴리 실리콘, 금속(e.g., W 등), 금속 질화물(e.g., TiN) 및 금속-반도체 화합물(e.g., TiSi, WN, TaN 또는 NiSi 등) 중 적어도 하나를 포함할 수 있다.
상기 복수의 비아들(287a, 287b)의 각각은 비아 플러그(288b)의 측면을 덮으며 상기 비아 플러그(288b)의 하부면과 상기 제1 패턴 베이스(211a) 사이에 배치되는 비아 배리어 층(288a)을 포함할 수 있다. 상기 비아 배리어 층(288a)은 TiN 등과 같은 금속 질화물을 포함할 수 있다.
상기 비아 플러그(288b)는 상기 제2 도전 층(291b)의 물질과 다른 물질을 포함할 수 있다. 예를 들어, 상기 비아 플러그(288b)는W 등과 같은 제1 금속 물질을 포함할 수 있고, 상기 제2 도전 층(291b)은 Al 등과 같은 제2 금속 물질을 포함할 수 있다.
실시예에서, 상기 상부 절연 구조물(294)은 수소(H)을 포함하는 제1 물질을 포함할 수 있고, 상기 제1 패턴 구조물(209a)과 접촉하는 상기 채널 층(237)의 일부와 상기 상부 절연 구조물(294) 사이에는 상기 상부 절연 구조물(294) 내의 상기 수소(H)가 상기 채널 층(237)과 접촉하는 상기 제2 유전체 층(235c)까지 확산되어 이동되는 수소 확산 경로(hydrogen diffusion path, HP)가 형성될 수 있다. 상기 배리어 캐핑 층(295)은 상기 상부 절연 구조물(294) 내의 상기 수소(H)가 확산되는 것을 방지하는 제2 물질을 포함할 수 있다. 상기 상부 절연 구조물(294)의 상기 제1 물질은 HDP 실리콘 산화물 또는 TEOS 실리콘 산화물일 수 있고, 상기 배리어 캐핑 층(295)의 상기 제2 물질은 실리콘 질화물일 수 있다. 상기 수소 확산 경로(HP)에는 상기 제2 물질이 없을 수 있다. 예를 들어, 상기 수소 확산 경로(HP)에는 상기 수소(H)가 확산되어 이동할 수 있는 물질로 형성되는 구성요소들, 예를 들어 상기 제1 및 제2 금속 패턴들(290a, 290b), 상기 복수의 제1 비아들(287a), 상기 패턴 구조물(209a)에서 실리콘 층들로 형성되는 상기 제1 패턴 베이스(211a) 및 상기 중간 패턴 층(215), 및 실리콘 층으로 형성되는 상기 채널 층(237)이 위치할 수 있다.
실시예들에 따르면, 상기 상부 절연 구조물(294) 내의 상기 수소(H)는 상기 배리어 캐핑 층(295)에 의해 외부로 확산되어 빠져나가지 않으면서 상기 수소 확산 경로(HP)를 통하여 상기 채널 층(237)까지 확산되어 이동하고, 상기 채널 층(237)을 통하여 터널 산화물 일 수 있는 상기 제2 유전체 층(235c)까지 이동할 수 있다. 따라서, 상기 제2 유전체 층(235c)까지 상기 수소(H)가 확산됨으로써, 본 발명의 실시예들에 따른, 장치(1)의 신뢰성을 향상시킬 수 있다.
다음으로, 도 4a 내지 도 4d를 각각 참조하여, 도 2b의 단면 구조에서의 변형 예를 설명하기로 한다. 도 4a 내지 도 4d는 도 2b의 단면 구조에 대응하는 단면도들이다. 이하에서, 도 4a 내지 도 4d를 참조하여 설명함에 있어서, 도 2b의 단면 구조에서 변형된 구성요소 또는 앞의 실시예에서 변형된 구성요소를 중심으로 설명하기로 한다.
변형 예에서, 도 4a를 참조하면, 도 2b에서의 상기 제2 패턴 구조물(209b)은 생략될 수 있고, 도 2b에서 서로 이격되는 상기 제1 입출력 콘택 플러그들(264a) 및 상기 복수의 제2 비아들(287b)은 서로 접촉하는 제1 입출력 콘택 플러그들(364a) 및 복수의 제2 비아들(387)로 대체될 수 있다. 상기 제1 입출력 콘택 플러그들(364a)은 상기 중간 절연 층(218)을 관통할 수 있다. 상기 제1 입출력 콘택 플러그들(364a)은 상기 도전성 플러그(도 2b의 264a_2) 및 상기 도전성 배리어 층(도 2b의 264a_1)에 각각 대응하는 도전성 플러그(364a_2) 및 도전성 배리어 층(364a_1)을 포함할 수 있다.
입출력 콘택 구조물들(364)의 각각은 상기 제2 입출력 콘택 플러그(도 2b의 264b)와 동일한 제2 입출력 콘택 플러그(364b)를 포함할 수 있다. 따라서, 상기 입출력 콘택 구조물들(364)의 각각은 상기 제1 입출력 콘택 플러그(364a) 및 상기 제2 입출력 콘택 플러그(364b)를 포함할 수 있다.
상기 복수의 제2 비아들(387)의 각각은 상기 비아 플러그(도 3a의 288b) 및 상기 비아 배리어 층(도 3a의 288a)에 각각 대응하는 비아 플러그(388b) 및 비아 배리어 층(388a)을 포함할 수 있다. 상기 복수의 제2 비아들(387)은 상기 입출력 콘택 플러그들(364a)과 각각 대응할 수 있다. 각각의 상기 복수의 제2 비아들(387)은 각각의 상기 입출력 콘택 플러그들(364a)의 상부면 및 측면의 일부를 덮을 수 있다. 각각의 상기 복수의 제2 비아들(387)은 각각의 상기 입출력 콘택 플러그들(364a) 보다 큰 폭을 가질 수 있다.
변형 예에서, 도 4b를 참조하면, 도 2b에서의 상기 제2 패턴 구조물(209b) 및 상기 복수의 제2 비아들(287b)은 생략될 수 있고, 도 2b에서 서로 이격되는 상기 제1 입출력 콘택 플러그들(264a)은 상기 중간 절연 층(218) 및 상기 제1 상부 절연 층(206)을 관통하는 제1 입출력 콘택 플러그들(464a)로 대체될 수 있다.
도 2b에서의 상기 입출력 도전성 패턴(290c)은 상기 제1 입출력 콘택 플러그들(464a)과 접촉하는 입출력 도전성 패턴(490c)로 대체될 수 있다. 상기 입출력 도전성 패턴(490c)에서, 상기 제1 입출력 콘택 플러그들(464a)과 중첩하는 부분들의 상부면들은 다른 상부면에 비하여 상부로 볼록할 수 있다. 상기 제1 입출력 콘택 플러그들(464a)은 상기 입출력 도전성 패턴(490c) 내부로 연장될 수 있다. 따라서, 상기 입출력 도전성 패턴(490c)은 상기 제1 입출력 콘택 플러그들(464a)의 측면의 일부 및 상부면을 덮을 수 있다.
상기 제1 입출력 콘택 플러그들(464a)은 상기 도전성 플러그(도 2b의 264a_2) 및 상기 도전성 배리어 층(도 2b의 264a_1)에 각각 대응하는 도전성 플러그(464a_2) 및 도전성 배리어 층(464a_1)을 포함할 수 있다.
입출력 콘택 구조물들(464)의 각각은 상기 제2 입출력 콘택 플러그(도 2b의 264b)와 동일한 제2 입출력 콘택 플러그(464b)를 포함할 수 있다. 따라서, 상기 입출력 콘택 구조물들(464)의 각각은 상기 제1 입출력 콘택 플러그(464a) 및 상기 제2 입출력 콘택 플러그(464b)를 포함할 수 있다.
변형 예에서, 도 4c를 참조하면, 도 2b에서의 상기 제2 패턴 구조물(209b), 상기 복수의 제2 비아들(287b)은 생략될 수 있고, 도 2b에서 상기 입출력 콘택 구조물들(264)은 도 4b에서와 동일한 상기 입출력 콘택 구조물들(464)로 대체될 수 있고, 도 2b에서의 상기 입출력 도전성 패턴(290c)은 상기 제1 상부 절연 층(206)을 관통하면서 상기 입출력 콘택 구조물들(464)의 상기 제1 입출력 콘택 플러그들(464a)과 접촉하는 입출력 도전성 패턴(590c)으로 대체될 수 있다. 상기 제1 상부 절연 층(206)은 개구부(206o)를 가질 수 있으며, 상기 입출력 도전성 패턴(590c)은 상기 개구부(206o) 내에서 상기 제1 입출력 콘택 플러그들(464a)과 접촉할 수 있다. 상기 입출력 도전성 패턴(590c)은 상기 제1 입출력 콘택 플러그들(464a)의 측면의 일부 및 상부면을 덮을 수 있다.
변형 예에서, 도 4d를 참조하면, 도 2b의 상기 제2 패턴 구조물(209b)에서, 상기 제2 하부 패턴 층(216b)은 상기 제2 더미 패턴 층(213b)을 관통하면서 상기 제2 패턴 베이스(211b)와 접촉하도록 변형될 수 있다. 상기 제2 패턴 베이스(211b)과 접촉하는 상기 제2 하부 패턴 층(216b)의 부분과 상기 캐핑 절연 구조물(229) 사이에 절연 층(218')이 배치될 수 있다. 상기 제1 입출력 콘택 플러그들(264a)은 상기 제2 더미 패턴 층(213b)과 이격되는 위치에서 상기 제2 하부 패턴 층(216b)을 관통하며 상기 제2 패턴 베이스(211b) 내로 연장될 수 있다.
다음으로, 도 5 내지 도 8을 각각 참조하여, 도 2a의 단면 구조에서의 변형 예를 설명하기로 한다. 도 5 내지 도 8는 도 2a의 단면 구조에 대응하는 단면도들이다. 이하에서, 도 5 내지 도 8를 참조하여 설명함에 있어서, 도 2a의 단면 구조에서 변형된 구성요소 또는 앞의 실시예에서 변형된 구성요소를 중심으로 설명하기로 한다.
변형 예에서, 도 5를 참조하면, 도 2a에서 설명한 상기 복수의 제1 비아들(287a)은 도 5에서와 같이 상기 제1 패턴 베이스(211a)으로부터 연장되는 복수의 제1 비아들(687a)로 대체될 수 있다. 상기 복수의 제1 비아들(687a)은 상기 제1 패턴 베이스(211a)와 동일한 물질, 예를 들어 N형의 도전형을 갖는 실리콘 층으로 형성될 수 있다. 상기 복수의 제1 비아들(687a)은 상기 제1 및 제2 도전성 패턴들(290a, 290b)과 접촉할 수 있다.
변형 예에서, 도 6을 참조하면, 도 2a에서 설명한 상기 복수의 제1 비아들(287a)은 생략되고, 도 2a에서 설명한 상기 제1 및 제2 도전성 패턴들(290a, 290b)은 상기 제1 상부 절연 층(206)을 관통하는 개구부(206a)를 통하여 상기 제1 패턴 베이스(211a)와 접촉하는 부분을 포함하는 제1 및 제2 도전성 패턴들(290a, 290b)로 대체될 수 있다.
상기 제1 및 제2 도전성 패턴들(290a, 290b)의 각각은 상기 제1 상부 절연 층(206)의 상부면과 접촉하는 제1 하부면(790s1) 및 상기 제1 패턴 베이스(211a)과 접촉하는 제2 하부면(790s2)을 가질 수 있다.
상기 제1 및 제2 도전성 패턴들(290a, 290b)의 각각은 제1 높이 레벨의 제1 상부면 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨의 제2 상부면(790u2)을 가질 수 있다. 상기 제1 및 제2 도전성 패턴들(290a, 290b)의 각각은 가운데 부분이 낮아진 상부면을 가질 수 있다.
변형 예에서, 도 7을 참조하면, 도 2a에서 설명한 상기 복수의 제1 비아들(287a)은 생략되고, 도 2a에서 설명한 상기 제1 및 제2 도전성 패턴들(290a, 290b)은 상기 제1 상부 절연 층(206)과 전체 하부면이 접촉하는 제1 및 제2 도전성 패턴들(890a, 890b)로 대체될 수 있다. 따라서, 상기 제1 및 제2 도전성 패턴들(890a, 890b)은 상기 제1 패턴 베이스(211a)과 전기적으로 절연될 수 있다.
변형 예에서, 도 8을 참조하면, 도 2a에서 설명한 상기 복수의 제1 비아들(287a) 및 상기 도전성 패턴들(290)은 서로 다른 도전성 물질을 포함할 수 있다. 도 2a에서 설명한 상기 복수의 제1 비아들(287a) 및 상기 도전성 패턴들(290)은 도 8에서와 같은 도전성 패턴들(990)로 대체될 수 있다. 예를 들어, 상기 도전성 패턴들(990)의 상기 제1 및 제2 도전성 패턴들(990a, 990b)의 각각은 도 2a에서 설명한 상기 복수의 제1 비아들(287a)에 대응하는 위치의 비아 부분들(990_2) 및 도 2a에서 설명한 제1 및 제2 도전성 패턴들(990a, 990b)에 대응하는 위치의 패턴 부분들(990_1)을 포함할 수 있다. 상기 비아 부분들(990_2) 및 상기 패턴 부분들(990_1)은 서로 동일한 물질로 형성될 수 있고, 일체로 형성될 수 있다. 상기 도전성 패턴들(990)은 텅스텐 또는 구리를 포함할 수 있다.
상기 상부 절연 구조물(294)은 상기 도전성 패턴들(990)의 측면들을 둘러싸는 제1 상부 절연 층(906) 및 상기 제1 상부 절연 층(906) 상에서 상기 도전성 패턴들(990)을 덮는 제2 상부 절연 층(993)을 포함할 수 있다. 상기 제1 상부 절연 층(906)은 상기 비아 부분들(990_2)의 측면들을 둘러싸는 제1 부분(906a) 및 상기 패턴 부분들(990_1)의 측면들을 둘러싸는 제2 부분(906b)을 포함할 수 있다.
다음으로, 도 9를 참조하여, 도 2b의 단면 구조에서의 변형 예를 설명하기로 한다. 도 9는 도 2b의 단면 구조에 대응하는 단면도들이다. 이하에서, 도 9를 참조하여 설명함에 있어서, 도 2b의 단면 구조에서 변형된 구성요소 또는 앞의 실시예에서 변형된 구성요소를 중심으로 설명하기로 한다.
변형 예에서, 도 9를 참조하면, 도 2b의 상기 제1 구조물(101)은 상기 기판(105)의 하부면 아래에 배치되는 후면 절연 층(1010), 상기 후면 절연 층(1010) 및 상기 기판(105)을 관통하며 상부로 연장되어 상기 입출력 주변 배선(155b)과 전기적으로 연결되는 관통 전극(1020), 상기 관통 전극(1020)의 측면을 둘러싸며 상기 관통 전극(1020)과 상기 기판(105)을 절연시키는 절연성 스페이서(1025), 상기 후면 절연 층(1010) 하부에서 상기 관통 전극(1020)과 전기적으로 연결되는 후면 입출력 패드(1030)를 더 포함할 수 있다. 상기 관통 전극(1020)은 도전성 물질로 형성될 수 있다.
다음으로, 도 10을 참조하여 일 실시예에 따른 장치에 대하여 설명하기로 한다. 도 10은 일 실시예에 따른 장치의 일 예를 나타낸 단면도이다.
도 10을 참조하면, 일 실시예에 따른 장치(2000)는 도 1 내지 도 9에서 설명한 장치(1) 중 어느 하나를 포함하는 반도체 패키지일 수 있다. 예를 들어, 일 실시예에 따른 장치(2000)는 패키지 베이스(2010), 상기 패키지 베이스(2010) 상에서 수직 방향으로 적층되는 복수의 반도체 칩들(1a, 1b, 1c, 1d), 상기 복수의 반도체 칩들(1a, 1b, 1c, 1d) 각각의 하부면에 배치되는 접착 층들(2510, 2520, 2530, 2540), 상기 복수의 반도체 칩들(1a, 1b, 1c, 1d)과 상기 패키지 베이스(2010)를 전기적으로 연결하는 본딩 와이어들(2600), 상기 패키지 베이스(2010) 상에서, 상기 복수의 반도체 칩들(1a, 1b, 1c, 1d) 및 상기 본딩 와이어들(2600)을 덮는 절연성 몰딩 층(2700)을 포함할 수 있다. 상기 장치(2000)는 상기 패키지 베이스(2010)의 하부에 배치되는 솔더 볼들(2800)을 더 포함할 수 있다. 상기 패키지 베이스(2010)는 인쇄회로 기판일 수 있다. 상기 패키지 베이스(2010)는 패키지 기판(2020), 상기 패키지 기판(2020)의 상면에 배치되는 패키지 상부 패드들(2030), 상기 패키지 기판(2020)의 하면에 배치되는 하부 패드들(2025), 상기 패키지 기판(2020) 내부에서 상기 상부 패드들(2030)과 상기 하부 패드들(2025)을 전기적으로 연결하는 내부 배선(2035)을 포함할 수 있다. 상기 상부 패드들(2030)은 상기 본딩 와이어들(2600)과 전기적으로 연결될 수 있다. 상기 하부 패드들(2025)은 상기 솔더 볼들(2800)과 전기적으로 연결될 수 있다.
복수의 반도체 칩들(1a, 1b, 1c, 1d)의 각각은 도 1 내지 도 8에서 설명한 상기 제1 구조물(101) 및 상기 제2 구조물(201)을 포함할 수 있다.
각각의 복수의 반도체 칩들(1a, 1b, 1c, 1d)은 상기 제2 구조물(201)의 상기 입출력 본딩 패드(도 2b 및 도 10의 299p)가 위쪽에 위치하도록 배치될 수 있다. 복수의 반도체 칩들(1a, 1b, 1c, 1d)은 상기 입출력 본딩 패드들(도 2b 및 도 10의 299p)을 노출시키면서 수직 방향으로 차례로 배치되는 제1 반도체 칩(1a), 제2 반도체 칩(1b), 제3 반도체 칩(1c) 및 제4 반도체 칩(1d)을 포함할 수 있다. 상기 제1 및 제2 반도체 칩들(1a, 1b)의 상기 입출력 본딩 패드들(도 2b 및 도 10의 299p)은 도 10과 같은 단면 구조를 기준으로 보았을 때, 오른쪽에 배치될 수 있고, 상기 제3 및 제4 반도체 칩들(1c, 1d)의 도 10과 같은 단면 구조를 기준으로 보았을 때, 왼쪽에 배치될 수 있다.
상기 본딩 와이어들(2600)은 상기 입출력 본딩 패드들(도 2b 및 도 10의 299p)과 접촉하면서 전기적으로 연결될 수 있다.
각각의 복수의 반도체 칩들(1a, 1b, 1c, 1d)은 도 2a에서와 같은 상기 적층 구조물(221)을 포함할 수 있다. 상기 적층 구조물(221)은 상기 메모리 셀 어레이 영역(MCA) 및 상기 계단 영역(SA)을 포함할 수 있다. 도 2a에서 설명한 상기 분리 구조물들(248)은 상기 적층 구조물(221)을 관통할 수 있다. 각각의 복수의 반도체 칩들(1a, 1b, 1c, 1d) 내에서, 상기 적층 구조물(221)은 복수개가 배치될 수 있다. 각각의 복수의 반도체 칩들(1a, 1b, 1c, 1d) 내에서, 상기 적층 구조물(221)은 아래서 위로 갈수록 폭이 증가하는 모양일 수 있다.
다음으로, 도 11을 참조하여 일 실시예에 따른 장치에 대하여 설명하기로 한다. 도 11은 일 실시예에 따른 장치의 일 예를 나타낸 단면도이다.
도 11을 참조하면, 일 실시예에 따른 장치(3000)는 도 9에서와 같은 상기 제1 구조물(101) 및 상기 제2 구조물(201)을 포함하는 반도체 패키지일 수 있다. 예를 들어, 상기 장치(3000)는 패키지 베이스(3010), 상기 패키지 베이스(3010) 상에서 수직 방향으로 적층되는 복수의 반도체 칩들(1a', 1b', 1c', 1d'), 상기 복수의 반도체 칩들(1a', 1b', 1c', 1d') 각각의 하부면에 배치되는 언더 필 물질층들(3200), 상기 복수의 반도체 칩들(1a', 1b', 1c', 1d')을 전기적으로 연결하는 도전성 범프들(3100), 상기 패키지 베이스(3010) 상에서 상기 복수의 반도체 칩들(1a', 1b', 1c', 1d')을 덮는 몰딩 층(3700)을 포함할 수 있다.
상기 장치(3000)는 상기 패키지 베이스(3010)의 하부에 배치되는 솔더 볼들(3800)을 더 포함할 수 있다. 상기 패키지 베이스(3010)는 인쇄회로 기판일 수 있다. 상기 패키지 베이스(3010)는 패키지 기판(3020), 상기 패키지 기판(3020)의 상면에 배치되는 패키지 상부 패드들(3030), 상기 패키지 기판(3020)의 하면에 배치되는 하부 패드들(3025), 상기 패키지 기판(3020) 내부에서 상기 상부 패드들(3030)과 상기 하부 패드들(3025)을 전기적으로 연결하는 내부 배선(3035)을 포함할 수 있다.
상기 복수의 반도체 칩들(1a', 1b', 1c', 1d')은 수직 방향으로 차례로 배치되는 제1 반도체 칩(1a'), 제2 반도체 칩(1b'), 제3 반도체 칩(1c') 및 제4 반도체 칩(1d')을 포함할 수 있다.
상기 복수의 반도체 칩들(1a', 1b', 1c', 1d') 중 최상위 반도체 칩은 도 1 내지 도 8에서 설명한 것과 같은 상기 제1 구조물(101) 및 상기 제2 구조물(201)을 포함할 수 있고, 나머지 반도체 칩들은 도 9에서와 같은 상기 제1 구조물(101) 및 상기 제2 구조물(201)을 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 반도체 칩들(1a', 1b', 1c')의 각각은 도 9에서와 같은 상기 제1 구조물(101) 및 상기 제2 구조물(201)을 포함할 수 있고, 상기 제4 반도체 칩(1d')은 도 1 내지 도 8에서 설명한 것과 같은 상기 제1 구조물(101) 및 상기 제2 구조물(201)을 포함할 수 있다.
각각의 상기 제1 내지 제4 반도체 칩들(1a', 1b', 1c', 1d')에서, 상기 제2 구조물(201)의 상기 입출력 본딩 패드(도 2b 및 도 10의 299p)가 아래쪽에 위치하도록 배치될 수 있고, 각각의 상기 제1 내지 제3 반도체 칩들(1a', 1b', 1c')에서, 상기 후면 입출력 패드(도 9 및 도 11의 1030)는 위쪽에 위치하도록 배치될 수 있다.
상기 도전성 범프들(3100) 중 몇몇은 서로 인접하는 상기 복수의 반도체 칩들(1a', 1b', 1c', 1d') 중에서 상대적으로 위쪽에 위치하는 반도체 칩의 상기 입출력 본딩 패드(도 2b 및 도 11의 299p)와 상대적으로 아래쪽에 위치하는 반도체 칩의 및 상기 후면 입출력 패드(도 9 및 도 11의 1030) 사이에 배치될 수 있고, 다른 몇몇은 최하위의 반도체 칩(1a')의 상기 입출력 본딩 패드(도 2b 및 도 11의 299p)와 상기 패키지 베이스(3010)의 상기 상부 패드(3030) 사이에 배치될 수 있다.
각각의 상기 복수의 반도체 칩들(1a', 1b', 1c', 1d')은 도 2a에서와 같은 상기 적층 구조물(221)을 포함할 수 있다. 상기 적층 구조물(221)은 상기 메모리 셀 어레이 영역(MCA) 및 상기 계단 영역(SA)을 포함할 수 있다. 도 2a에서 설명한 상기 분리 구조물들(248)은 상기 적층 구조물(221)을 관통할 수 있다. 각각의 복수의 반도체 칩들(1a', 1b', 1c', 1d') 내에서, 상기 적층 구조물(221)은 복수개가 배치될 수 있다. 각각의 복수의 반도체 칩들(1a', 1b', 1c', 1d') 내에서, 상기 적층 구조물(221)은 아래서 위로 갈수록 폭이 감소하는 모양일 수 있다.
다음으로, 도 12a 내지 도 17b를 참조하여, 본 발명의 일 실실시예에 따른 장치 형성 방법의 일 예를 설명하기로 한다. 도 12a 내지 도 17b에서, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및 도 17a는 도 2a의 단면 구조의 형성 방법을 설명하기 위한 단면도들이고, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b 및 도 17b는 도 2b의 단면 구조의 형성 방법을 설명하기 위한 단면도들이고, 도 13c는 도 13a의 "F"로 표시된 부분을 확대한 부분 확대도이다.
도 12a 및 도 12b를 참조하면, 제1 칩 구조물(100)을 형성할 수 있다. 상기 제1 칩 구조물(100)을 형성하는 것은 기판(105) 상에 주변 소자(115)를 형성하는 것을 포함할 수 있다. 상기 주변 소자(115)를 형성하는 것은 상기 기판(105) 상에 활성 영역(110a)을 한정하는 소자분리 층(110s)을 형성하고, 상기 활성 영역(110a) 상에 주변 게이트(120a)를 형성하고, 상기 주변 게이트(120a) 양 옆의 상기 활성 영역(110a) 내에 주변 소스/드레인(120b)을 형성하는 것을 포함할 수 있다.
상기 제1 칩 구조물(100)을 형성하는 것은 상기 기판(105) 상에 하부 절연 층(125) 및 제1 주변 배선(150)을 형성하는 것을 더 포함할 수 있다. 상기 하부 절연 층(125)은 상기 제1 주변 소자(115)를 덮을 수 있다. 상기 제1 주변 배선(150)은 상기 제1 주변 소자(115)와 전기적으로 연결될 수 있다.
상기 제1 칩 구조물(100)을 형성하는 것은 상기 하부 절연 층(125) 상에 제1 절연성 구조물(130), 제2 주변 배선(155a), 입출력 주변 배선(155b) 및 제1 접합 패드들(160a, 160b, 160c, 160d)를 형성하는 것을 더 포함할 수 있다.
상기 제1 절연성 구조물(130)은 복수의 금속간 절연 층들(135a, 135b, 135c), 복수의 배리어 층들(140a, 140b) 및 제1 접합 절연 층(145)을 포함하도록 형성될 수 있다. 예를 들어, 상기 제1 절연성 구조물(130)은 차례로 적층된 제1 금속간 절연 층(135a), 제1 배리어 절연 층(140a), 제2 금속간 절연 층(135b), 제2 배리어 절연 층(140b), 제3 금속간 절연 층(135c) 및 상기 제1 접합 절연 층(145)을 포함할 수 있다. 상기 제2 주변 배선(155a)은 상기 제1 주변 배선(150)과 전기적으로 연결될 수 있다.
상기 제1 접합 패드들(160a, 160b, 160c, 160d)은 하부 비트라인 접합 패드(160a), 하부 게이트 접합 패드들(160b), 하부 소스 접합 패드(160c), 및 하부 입출력 접합 패드(160d)를 포함할 수 있다. 상기 하부 비트라인 접합 패드(160a), 상기 하부 게이트 접합 패드들(160b) 및 상기 하부 소스 접합 패드(160c)의 각각은 상기 제2 주변 배선(155a)과 전기적으로 연결될 수 있다. 상기 하부 입출력 접합 패드(160d)는 상기 입출력 주변 배선(155b)과 전기적으로 연결될 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 제2 칩 구조물(200)을 형성할 수 있다. 상기 제2 칩 구조물(200)을 형성하는 것은 희생 기판(203) 상에 절연 층(206)을 형성하는 것을 포함할 수 있다. 상기 절연 층(206)은 실리콘 산화물로 형성될 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 제1 및 제2 패턴 구조물들(209a, 209b) 및 상기 제1 및 제2 패턴 구조물들(209a, 209b)의 측면을 둘러싸는 절연 층(218)을 형성하는 것을 더 포함할 수 있다.
상기 제1 및 제2 패턴 구조물들(209a, 209b)을 형성하는 것은 패턴 베이스, 상기 패턴 베이스 상에 개구부를 갖는 하부 패턴 층, 및 상기 하부 패턴 층을 덮으며 상기 하부 패턴 층의 개구부를 통하여 상기 패턴 베이스와 접촉하는 상부 패턴 층을 형성하고, 차례로 형성된 상기 패턴 베이스, 상기 하부 패턴 층 및 상기 상부 패턴 층을 패터닝하는 것을 포함할 수 있다.
상기 제1 패턴 구조물(209a)은 제1 패턴 베이스(211a), 상기 제1 패턴 베이스(211a) 상에서 개구부를 갖는 패턴 층(213a), 및 상기 패턴 층(213a)을 덮으며 상기 패턴 층(213a)의 상기 개구부를 통하여 상기 제1 패턴 베이스(211a)와 접촉하는 패턴 층(216a)을 포함할 수 있다. 상기 제2 패턴 구조물(209b)은 제2 패턴 베이스(211b), 상기 제2 패턴 베이스(211b) 상의 패턴 층(213b), 상기 패턴 층(213b) 상의 패턴 층(216b)을 포함할 수 있다. 상기 패턴 층들(213a, 213b)의 각각은 차례로 적층된 제1 층(214a), 제2 층(214b) 및 제3 층(214c)을 포함할 수 있다.
상기 제1 및 제2 패턴 베이스들(211a, 211b)은 N형의 도전형을 갖는 실리콘을 포함할 수 있다. 상기 제1 층(214a) 및 상기 제3 층(214c)은 실리콘 산화물을 포함할 수 있고, 상기 제2 층(214b)은 실리콘 질화물 또는 폴리 실리콘을 포함할 수 있다. 상기 제1 및 제2 패턴 층들(216a, 216b)은 N형의 도전형을 갖는 실리콘을 포함할 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 상기 제1 패턴 구조물(209a) 상에 몰드 구조물(220)을 형성하는 것을 더 포함할 수 있다. 상기 몰드 구조물(220)은 교대로 반복적으로 적층되는 층간 절연 층들(224) 및 몰드 층들(226)을 포함할 수 있다. 상기 몰드 구조물(220)은 적어도 일 측에서 계단 모양을 가질 수 있다. 층간 절연 층들(224) 및 몰드 층들(226) 중에서, 최하위 층 및 최상위 층은 층간 절연 층일 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 상기 몰드 구조물(220)을 갖는 기판 상에 절연 층을 형성하고, 상기 절연 층을 평탄화하여 제1 캐핑 절연 층(231)을 형성하고, 상기 몰드 구조물(220)을 관통하며 상기 제1 패턴 구조물(209a) 내로 연장되는 채널 홀을 형성하고, 상기 채널 홀 내에 수직 구조물(233)을 형성하는 것을 더 포함할 수 있다. 상기 수직 구조물(233)을 형성하는 것은 상기 채널 홀의 내벽을 덮는 유전체 구조물(235) 및 채널 층(237)을 차례로 형성하고, 상기 채널 홀 상에서 상기 채널 홀을 부분적으로 채우는 코어 패턴(239)을 형성하고, 상기 채널 홀의 나머지 부분을 채우는 패드 패턴(242)을 형성하는 것을 포함할 수 있다.
상기 유전체 구조물(235)은 제1 유전체 층(235a), 정보 저장 층(235b) 및 제2 유전체 층(235c)을 차례로 형성하는 것을 포함할 수 있다.
상기 채널 층(237)은 언도우프트 실리콘을 포함할 수 있다. 상기 코어 패턴(239)은 실리콘 산화물을 포함할 수 있다. 상기 패드 패턴(242)은 N형의 도전형을 갖는 실리콘을 포함할 수 있다. 상기 제1 유전체 층(235a)은 실리콘 산화물 또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 정보 저장 층(235b)은 실리콘 질화물 등과 같이 차지(charge)를 트랩할 수 있는 정보 저장 물질로 형성될 수 있다. 상기 제2 유전체 층(235c)은 실리콘 산화물 또는 고유전체를 포함할 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 상기 몰드 구조물(220) 및 상기 제1 캐핑 절연 층(231) 상에 제2 캐핑 절연 층(232)을 형성하고, 상기 제2 캐핑 절연 층(232) 및 상기 몰드 구조물(220)을 관통하며 상기 제1 패턴 구조물(209a) 내로 연장되는 분리 트렌치(247)를 형성하는 것을 더 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제2 칩 구조물(200)을 형성하는 것은 상기 분리 트렌치(247)에 의해 노출되는 상기 패턴 층(213a)을 식각하여, 상기 수직 구조물(233)의 상기 유전체 구조물(235)을 노출시키고, 상기 노출된 상기 유전체 구조물(235)을 식각하여 상기 수직 구조물(233)의 상기 채널 층(237)을 노출시키고, 상기 개구부를 채우며 상기 채널 층(237)과 접촉하는 중간 패턴 층(215)을 형성하는 것을 더 포함할 수 있다. 상기 중간 패턴 층(215)은 N형의 도전형을 갖는 실리콘 층으로 형성될 수 있다.
상기 패턴 층(213a) 중 일부는 잔존하여 제1 더미 패턴 층(213a')로 지칭될 수 있고, 상기 제2 패턴 베이스(211a)와 접촉하는 상기 패턴 층(213b)는 제2 더미 패턴 층으로 지칭될 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 상기 분리 트렌치(247)에 의해 노출되는 상기 몰드 층들(226)을 제거하고, 상기 몰드 층들(226)이 제거된 공간 내에 게이트 층들(227)을 형성하고, 상기 분리 트렌치(247)을 채우는 분리 구조물(248)을 형성하는 것을 더 포함할 수 있다. 차례로 적층되는 상기 층간 절연 층들(224) 및 상기 게이트 층들(227)은 적층 구조물(221)을 구성할 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 상기 분리 구조물(248) 및 상기 제2 캐핑 절연 층(245) 상에 제3 캐핑 절연 층(251) 및 제4 캐핑 절연 층(254)을 형성하는 것을 포함할 수 있다. 상기 제1 내지 제4 캐핑 절연 층들(231, 245, 251, 254)은 캐핑 절연 구조물(229)을 구성할 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 비트라인 콘택 플러그(257), 게이트 콘택 구조물들(260) 및 소스 콘택 구조물(262) 및 입출력 콘택 구조물(264)을 형성하는 것을 더 포함할 수 있다.
상기 게이트 콘택 구조물들(260)은 상기 게이트 층들(227)의 게이트 패드들과 접촉하며 수직 방향(Z)으로 연장되어 상기 캐핑 절연 구조물(229)을 관통할 수 있다. 상기 소스 콘택 구조물(262)은 상기 제1 패턴 구조물(209a)과 접촉하며 상기 수직 방향(Z)으로 연장되어 상기 캐핑 절연 구조물(229)을 관통할 수 있다. 상기 입출력 콘택 구조물(264)은 상기 제2 패턴 구조물(209b)과 접촉하며 상기 수직 방향(Z)으로 연장되어 상기 캐핑 절연 구조물(229)을 관통할 수 있다.
상기 게이트 콘택 구조물들(260)의 각각은 제1 게이트 콘택 플러그(260a) 및 상기 제1 게이트 콘택 플러그(260a) 상의 제2 게이트 콘택 플러그(260b)를 포함할 수 있다. 상기 소스 콘택 구조물(262)은 제1 소스 콘택 플러그(262a) 및 상기 제1 소스 콘택 플러그(262a) 상의 제2 소스 콘택 플러그(262b)를 포함할 수 있다. 상기 입출력 콘택 구조물들(264)의 각각은 제1 입출력 콘택 플러그(264a) 및 상기 제1 입출력 콘택 플러그(264a) 상의 제2 입출력 콘택 플러그(264b)를 포함할 수 있다.
상기 제1 게이트 콘택 플러그(260a), 상기 제1 소스 콘택 플러그(262a) 및 상기 제1 입출력 콘택 플러그(264a)의 상부면들은 상기 게이트 층들(227) 중 최상위 게이트 층 보다 높은 레벨에 형성될 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 상기 캐핑 절연 구조물(229) 상에 제1 금속간 절연 층(271a)을 형성하고, 상기 제1 금속간 절연 층(271a)을 관통하는 비트라인(267), 게이트 배선들(269), 소스 배선(271) 및 입출력 배선(273)을 형성하는 것을 더 포함할 수 있다. 상기 비트라인(267)은 상기 비트라인 콘택 플러그(257)과 전기적으로 연결될 수 있고, 상기 게이트 배선들(269)은 상기 게이트 콘택 구조물들(260)과 전기적으로 연결될 수 있고, 상기 소스 배선(271)은 상기 소스 콘택 구조물(262)과 전기적으로 연결될 수 있고, 상기 입출력 배선(273)은 상기 입출력 콘택 구조물들(264)과 전기적으로 연결될 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 제1 배리어 절연 층(279a) 및 제2 금속간 절연 층(277b)을 차례로 형성하고, 상기 제1 배리어 절연 층(279a) 및 상기 제2 금속간 절연 층(277b)을 관통하는 비트라인 연결 배선(283a), 게이트 연결 배선들(283b), 소스 연결 배선(283c) 및 입출력 연결 배선(283d)을 형성하는 것을 더 포함할 수 있다.
상기 비트라인 연결 배선(283a)은 상기 비트라인(267)과 전기적으로 연결될 수 있고, 상기 게이트 연결 배선들(283b)은 상기 게이트 배선들(269)과 전기적으로 연결될 수 있고, 상기 소스 연결 배선(283c)은 상기 소스 배선(271)과 전기적으로 연결될 수 있고, 상기 입출력 연결 배선(283d)은 상기 입출력 배선(273)과 전기적으로 연결될 수 있다.
상기 제2 칩 구조물(200)을 형성하는 것은 제2 배리어 절연 층(279b), 제3 금속간 절연 층(277c) 및 제2 접합 절연층(281)을 차례로 형성하고, 상기 제2 배리어 절연 층(279b), 상기 제3 금속간 절연 층(277c) 및 상기 제2 접합 절연층(281)을 관통하는 제2 접합 패드들(285a, 285b, 285c, 285d)을 형성할 수 있다.
상기 제2 접합 패드들(285a, 285b, 285c, 285d)은 상기 비트라인 연결 배선(283a)과 전기적으로 연결되는 상부 비트라인 접합 패드(285a), 상기 게이트 연결 배선들(283b)과 전기적으로 연결되는 상부 게이트 접합 패드들(285b), 상기 소스 연결 배선(283c)과 전기적으로 연결되는 상부 소스 접합 패드(285c), 및 상기 입출력 연결 배선(283d)과 전기적으로 연결되는 상부 입출력 접합 패드(285d)를 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 도 12a 및 도 12b에서의 상기 제1 칩 구조물(100)과 도 14a 및 도 14b에서의 상기 제2 칩 구조물(200)을 접합시킬 수 있다. 예를 들어, 상기 제1 칩 구조물(100)의 상기 제1 접합 절연 층(145)과 상기 제2 칩 구조물(200)의 상기 제2 접합 절연 층(281)은 서로 접촉하면서 결합될 수 있고, 상기 제1 칩 구조물(100)의 상기 제1 접합 패드들과 상기 제2 칩 구조물(200)의 상기 제2 접합 패드들은 서로 접촉하면서 결합될 수 있다.
상기 제1 칩 구조물(100)은 상기 제2 칩 구조물(200)과 접촉하면서 제1 구조물(101)로 지칭될 수 있다.
상기 제2 칩 구조물(200)의 상기 희생 기판(203)을 제거하여, 상기 절연층(206)을 노출시킬 수 있다. 상기 절연 층(206)은 제1 상부 절연 층으로 지칭될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제1 상부 절연 층(206)을 관통하는 비아들(287a, 287b)을 형성할 수 있다. 상기 비아들(287a, 287b)은 상기 제1 패턴 베이스(211a)와 접촉하는 제1 비아들(287a) 및 상기 제2 패턴 베이스(211b)와 접촉하는 제2 비아들(287b)을 포함할 수 있다.
상기 제1 상부 절연 층(206) 상에 금속 패턴들(290)을 형성할 수 있다. 상기 금속 패턴들(290)은 상기 제1 패턴 구조물(209a)과 중첩하는 제1 금속 패턴(290a), 제2 금속 패턴(290b), 및 상기 제1 패턴 구조물(209a)과 중첩하지 않는 입출력 금속 패턴(290c)을 포함할 수 있다. 상기 금속 패턴들(290)의 각각은 차례로 적층된 제1 도전 층(291a), 제2 도전 층(291b) 및 제3 도전층(291c)을 포함할 수 있다. 상기 제1 및 제2 금속 패턴들(290a, 290b)의 각각은 상기 제1 비아들(287a)과 접촉할 수 있고, 상기 입출력 금속 패턴(290c)은 상기 제2 비아들(287b)과 접촉할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제1 상부 절연 층(206) 상에서 상기 금속 패턴들(290)를 덮는 제2 상부 절연 층(293) 및 배리어 캐핑 층(295)을 차례로 형성할 수 있다. 상기 제1 상부 절연 층(206) 및 상기 제2 상부 절연 층(293)은 수소(hydrogen)을 포함하는 실리콘 산화물로 형성될 수 있다. 예를 들어, 상기 제1 상부 절연 층(206) 및 상기 제2 상부 절연 층(293) 중 적어도 하나는 HDP 산화물 또는 TEOS 산화물로 형성될 수 있다.
상기 배리어 캐핑 층(295)은 상기 제1 상부 절연 층(206) 및 상기 제2 상부 절연 층(293) 내의 수소가 상기 배리어 캐핑 층(295)를 통하여 외부로 빠져 나가는 것을 방지할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
열 공정(297)을 진행하여, 상기 제1 상부 절연 층(206) 및 상기 제2 상부 절연 층(293) 내의 수소를 상기 제2 유전체 층(235c) 내로 확산시킬 수 있다. 이와 같은 수소가 확산되는 수소 확산 경로(도 3의 HP)는 도 3에서 설명한 것과 동일할 수 있다.
다시, 도 2a 및 도 2b를 참조하면, 상기 배리어 캐핑 층(295) 상에 패시베이션 층(298)을 형성할 수 있다. 이어서, 상기 패시베이션 층(298), 상기 배리어 캐핑 층(295), 상기 제2 상부 절연 층(293)을 차례로 관통하며 상기 입출력 금속 패턴(290c)의 상기 제2 금속 층(291b)을 노출시키는 입출력 패드 개구부(299o)를 형성할 수 있다. 상기 입출력 패드 개구부(299o)에 의해 노출되는 상기 입출력 금속 패턴(290c)의 상기 제2 금속 층(291b)의 부분은 입출력 패드(299p)로 정의될 수 있다.
상술한 실시예들에 따른 장치(1)는 데이터를 저장을 필요로 하는 컴퓨터 시스템, 무선 통신 장치, 휴대용 컴퓨터, 휴대용 스마트 폰, 웹 테블릿, 솔리드 스테이트 디스크(solid state disk; SSD), 휴대용 저장 장치, 가전 제품 또는 정보를 무선환경에서 송수신 할 수 있는 모든 기기에 사용될 수 있다. 예를 들어, 본 발명은 상술한 실시예들에 따른 장치(1)를 포함하는 솔리드 스테이트 디스크(solid state disk; SSD) 또는 시스템을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 소자 101: 제1 구조물
PC: 주변 회로 MCA: 메모리 셀 어레이 영역
105: 기판 115: 주변 소자
125: 하부 절연 층 130: 제1 절연성 구조물
150: 제1 주변 배선 155a: 제2 주변 배선
155b: 입출력 주변 배선 160a, 160b, 160c, 160d: 제1 접합 패드들
201: 제2 구조물
209a: 제1 패턴 구조물 209b: 제2 패턴 구조물
221: 적층 구조물 224: 층간 절연 층들
227: 게이트 층들 229: 캐핑 절연 구조물
233: 수직 구조물 235: 정보 저장 구조물
235a: 제1 유전체 층 235b: 정보 저장 층
235c: 제2 유전체 층 237: 채널 층
239: 코어 패턴 242: 패드 패턴
248: 분리 구조물 260: 게이트 콘택 구조물
262: 소스 콘택 구조물 264: 입출력 콘택 구조물
267: 비트라인 269: 게이트 배선
271: 소스 배선 273: 제1 입출력 배선
275: 제2 절연성 구조물 283a: 비트라인 연결 배선
283b: 게이트 연결 배선 283c: 소스 연결 배선
283d: 입출력 연결 배선
285a, 285b, 285c, 285d : 제2 접합 패드들
290: 금속 패턴들 290a: 제1 금속 패턴
290b: 제2 금속 패턴 290c: 입출력 금속 패턴
291a: 제1 도전 층 291b: 제2 도전 층
291c: 제3 도전 층 294: 상부 절연 구조물
297: 열 공정 295: 배리어 캐핑 층
298: 패시베이션 층 299o: 입출력 패드 개구부
299p: 입출력 본딩 패드

Claims (20)

  1. 제1 구조물; 및
    상기 제1 구조물과 접촉하는 제2 구조물을 포함하되,
    상기 제1 구조물은,
    기판;
    상기 기판 상의 주변 회로 및 제1 접합 패드들; 및
    상기 기판 상에서, 적어도 상기 제1 접합 패드들의 측면들을 둘러싸는 제1 절연성 구조물을 포함하고,
    상기 제2 구조물은,
    상기 제1 접합 패드들과 접촉하는 제2 접합 패드들;
    상기 제1 절연성 구조물과 접촉하고, 적어도 상기 제2 접합 패드들의 측면들을 둘러싸는 제2 절연성 구조물;
    상기 제2 절연성 구조물 상의 패시베이션 층;
    상기 패시베이션 층과 상기 제2 절연성 구조물 사이의 상부 절연 구조물;
    상기 상부 절연 구조물과 상기 패시베이션 층 사이에서, 상기 상부 절연 구조물의 물질 및 상기 패시베이션 층의 물질과 다른 물질을 포함하는 배리어 캐핑 층;
    상기 상부 절연 구조물 내에서, 서로 이격되는 도전성 패턴들;
    상기 상부 절연 구조물과 상기 제2 절연성 구조물 사이의 제1 패턴 구조물;
    상기 제2 절연성 구조물과 상기 제1 패턴 구조물 사이에서, 수직 방향으로 서로 이격되는 게이트 층들을 포함하는 적층 구조물; 및
    상기 적층 구조물을 상기 수직 방향으로 관통하고, 정보 저장 구조물 및 채널 층을 포함하는 수직 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 패턴 구조물은 실리콘 층을 포함하고,
    상기 상부 절연 구조물은 상기 실리콘 층과 접촉하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 패시베이션 층은 폴리 이미드 또는 폴리 이미드 계열 물질을 포함하고,
    상기 배리어 캐핑 층은 실리콘 질화물 또는 실리콘 질화물 계열의 물질을 포함하고,
    상기 상부 절연 구조물은 실리콘 산화물을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 수직 구조물은 코어 패턴, 적어도 상기 코어 패턴의 측면을 덮는 채널 층, 및 상기 채널 층과 상기 적층 구조물 사이의 정보 저장 구조물을 포함하고,
    상기 정보 저장 구조물은 제1 유전체 층, 제2 유전체 층, 상기 제1 유전체 층과 상기 제2 유전체 층 사이의 정보 저장 층을 포함하고,
    상기 제2 유전체 층은 상기 채널 층과 접촉하고,
    상기 채널 층의 일부는 상기 제1 패턴 구조물과 접촉하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 패턴 구조물은 패턴 베이스, 제1 패턴 층 및 제2 패턴 층을 포함하고,
    상기 제2 패턴 층은 상기 패턴 베이스 아래에서 상기 패턴 베이스와 접촉하는 부분 및 상기 패턴 베이스와 이격되는 부분을 포함하고,
    상기 제1 패턴 층은 상기 제2 패턴 층과 상기 패턴 베이스 사이에 배치되고,
    상기 수직 구조물은 상기 제2 패턴 층 및 상기 제1 패턴 층을 차례로 관통하며 상기 패턴 베이스 내로 연장되고,
    상기 제1 패턴 층은 상기 정보 저장 구조물을 관통하며 상기 채널 층과 접촉하고,
    상기 패턴 베이스, 상기 제1 패턴 층 및 상기 제2 패턴 층의 각각은 실리콘 층을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 상부 절연 구조물은 수소를 포함하는 제1 물질을 포함하고,
    상기 제1 패턴 구조물과 접촉하는 상기 채널 층의 부분과 상기 상부 절연 구조물 사이에는 상기 상부 절연 구조물 내의 상기 수소가 상기 채널 층까지 확산되어 이동되는 수소 확산 경로가 형성되고,
    상기 배리어 캐핑 층은 상기 상부 절연 구조물 내의 상기 수소가 확산되는 것을 방지하는 제2 물질을 포함하고,
    상기 수소 확산 경로에는 상기 제2 물질이 없는 반도체 장치.
  7. 제 1 항에 있어서,
    복수의 비아들을 더 포함하되,
    상기 도전성 패턴들은 서로 이격되는 제1 도전성 패턴 및 제2 도전성 패턴을 포함하고,
    상기 복수의 비아들은 상기 제1 도전성 패턴과 상기 제1 패턴 구조물 사이에서 상기 제1 도전성 패턴 및 상기 제1 패턴 구조물과 접촉하는 복수의 제1 비아들 및 상기 제2 도전성 패턴과 상기 제1 패턴 구조물 사이에서 상기 제2 도전성 패턴 및 상기 제1 패턴 구조물과 접촉하는 복수의 제2 비아들을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 패시베이션 층 및 상기 배리어 캐핑 층을 관통하며 상기 상부 절연 구조물 내로 연장되는 입출력 패드 개구부를 더 포함하되,
    상기 도전성 패턴들은 제1 도전성 패턴 및 입출력 도전성 패턴을 포함하고,
    상기 입출력 패드 개구부는 상기 입출력 도전성 패턴의 일부를 노출시키고,
    상기 제1 도전성 패턴은 상기 수직 방향에서 상기 제1 패턴 구조물과 중첩하고,
    상기 입출력 도전성 패턴은 상기 수직 방향에서 상기 제1 패턴 구조물과 중첩하지 않는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 도전성 패턴들의 각각은 차례로 적층된 제1 도전 층, 제2 도전 층 및 제3 도전 층을 포함하고,
    상기 제2 도전 층의 두께는 상기 제1 도전 층 및 상기 제3 도전 층 각각의 두께 보다 크고,
    상기 입출력 패드 개구부는 상기 입출력 도전성 패턴의 상기 제3 도전 층을 관통하며 상기 제2 도전 층을 노출시키는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 상부 절연 구조물은 제1 상부 절연 층 및 상기 제1 상부 절연 층 상의 제2 상부 절연 층을 포함하고,
    상기 제1 도전성 패턴은 상기 제1 상부 절연 층을 관통하며 상기 제1 패턴 구조물과 접촉하는 제1 부분 및 상기 제1 부분으로부터 연장되어 상기 제1 상부 절연 층의 상부면 상에 배치되는 제2 부분을 포함하고,
    상기 제1 도전성 패턴의 상기 제1 도전 층은 상기 패턴 구조물과 접촉하는 부분 및 상기 패턴 구조물과 접촉하는 부분으로부터 상기 제1 상부 절연 층의 상기 상부면 상으로 연장되는 부분을 포함하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제2 구조물은 상기 입출력 도전성 패턴의 하부에 배치되는 복수의 입출력 콘택 구조물들, 및 상기 복수의 입출력 콘택 구조물들 아래에서 상기 복수의 입출력 콘택 구조물들과 전기적으로 연결되는 입출력 연결 배선을 더 포함하고,
    상기 제1 접합 패드들은 제1 입출력 접합 패드를 포함하고,
    상기 제2 접합 패드들은 상기 입출력 연결 배선 하부에서 상기 입출력 연결 배선과 전기적으로 연결되고 상기 제1 입출력 접합 패드와 접촉하는 제2 입출력 접합 패드를 포함하고,
    상기 제1 입출력 접합 패드 및 상기 제2 입출력 접합 패드는 접촉하고,
    상기 주변 회로는 상기 제1 입출력 접합 패드와 전기적으로 연결되는 입출력 주변 배선을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 복수의 입출력 콘택 구조물들은 상기 입출력 패드 개구부와 중첩하지 않는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제2 구조물은 상기 제1 패턴 구조물과 이격되는 제2 패턴 구조물을 더 포함하고,
    상기 제2 패턴 구조물은 상기 입출력 도전성 패턴과 상기 복수의 입출력 콘택 구조물들 사이에 배치되고,
    상기 제2 패턴 구조물은 상기 복수의 입출력 콘택 구조물들과 접촉하는 실리콘 층을 포함하는 반도체 장치.
  14. 제 11 항에 있어서,
    복수의 비아들을 더 포함하되,
    상기 복수의 비아들은 상기 제1 도전성 패턴과 상기 제1 패턴 구조물 사이에서, 상기 제1 도전성 패턴 및 상기 제1 패턴 구조물과 접촉하는 복수의 제1 비아들 및 상기 입출력 도전성 패턴과 복수의 입출력 콘택 구조물들 사이에 배치되는 복수의 입출력 비아들을 포함하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 입출력 도전성 패턴은 상기 복수의 입출력 콘택 구조물들과 접촉하는 반도체 장치.
  16. 제1 구조물; 및
    상기 제1 구조물과 접촉하는 제2 구조물을 포함하되,
    상기 제1 구조물은,
    기판;
    상기 기판 상의 주변 회로 및 제1 접합 패드들; 및
    상기 기판 상에서, 적어도 상기 제1 접합 패드들의 측면들을 둘러싸는 제1 절연성 구조물을 포함하고,
    상기 제2 구조물은,
    상기 제1 접합 패드들과 접촉하는 제2 접합 패드들;
    상기 제1 절연성 구조물과 접촉하고, 상기 제2 접합 패드들의 측면들을 둘러싸는 제2 절연성 구조물;
    상기 제2 절연성 구조물 상의 패시베이션 층;
    상기 패시베이션 층과 상기 제1 구조물 사이의 상부 절연 구조물;
    상기 상부 절연 구조물과 상기 제2 절연성 구조물 사이의 패턴 구조물;
    상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 수직 방향으로 중첩하는 제1 도전성 패턴 및 제2 도전성 패턴;
    상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 상기 수직 방향으로 중첩하지 않는 입출력 도전성 패턴;
    상기 패시베이션 층을 관통하며 상기 상부 절연 구조물 내로 연장되어 상기 입출력 도전성 패턴의 일부를 노출시키는 입출력 패드 개구부;
    상기 제2 절연성 구조물과 상기 패턴 구조물 사이에서, 상기 수직 방향으로 서로 이격되는 게이트 층들을 포함하는 적층 구조물; 및
    상기 적층 구조물을 상기 수직 방향으로 관통하고, 채널 층 및 정보 저장 층을 포함하는 수직 구조물을 포함하는 장치.
  17. 제 16 항에 있어서,
    상기 제2 구조물은 상기 상부 절연 구조물과 상기 패시베이션 층 사이의 배리어 캐핑 층을 더 포함하는 장치.
  18. 제 16 항에 있어서,
    패키지 베이스;
    상기 패키지 베이스 상에서, 상기 수직 방향으로 서로 이격되면서 배치되는 복수의 반도체 칩들; 및
    상기 복수의 반도체 칩들과 상기 패키지 베이스를 전기적으로 연결하는 연결 구조물을 더 포함하되,
    상기 복수의 반도체 칩들의 각각은 상기 제1 구조물 및 상기 제2 구조물을 포함하는 장치.
  19. 제1 구조물; 및
    상기 제1 구조물과 접촉하는 제2 구조물을 포함하되,
    상기 제1 구조물은,
    기판;
    상기 기판 상의 주변 회로 및 제1 접합 패드들; 및
    상기 기판 상에서, 적어도 상기 제1 접합 패드들의 측면들을 둘러싸는 제1 절연성 구조물을 포함하고,
    상기 제2 구조물은,
    상기 제1 접합 패드들과 접촉하는 제2 접합 패드들;
    상기 제1 절연성 구조물과 접촉하고, 상기 제2 접합 패드들의 측면들을 둘러싸는 제2 절연성 구조물;
    상기 제2 절연성 구조물 상의 패시베이션 층;
    상기 패시베이션 층과 상기 제1 구조물 사이의 상부 절연 구조물;
    상기 상부 절연 구조물과 상기 패시베이션 층 사이에서, 상기 상부 절연 구조물의 물질 및 상기 패시베이션 층의 물질과 다른 물질을 포함하는 배리어 캐핑 층;
    상기 상부 절연 구조물과 상기 제2 절연성 구조물 사이의 패턴 구조물;
    상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 수직 방향으로 중첩하는 제1 도전성 패턴 및 제2 도전성 패턴;
    상기 상부 절연 구조물 내에서, 상기 패턴 구조물과 상기 수직 방향으로 중첩하지 않는 입출력 도전성 패턴;
    상기 입출력 도전성 패턴 하부에서 상기 입출력 도전성 패턴과 중첩하는 복수의 입출력 콘택 구조물들;
    상기 패시베이션 층을 관통하며 상기 상부 절연 구조물 내로 연장되어 상기 입출력 도전성 패턴의 일부를 노출시키는 입출력 패드 개구부;
    상기 제2 절연성 구조물과 상기 패턴 구조물 사이에서, 상기 수직 방향으로 서로 이격되는 게이트 층들을 포함하는 적층 구조물;
    상기 적층 구조물을 상기 수직 방향으로 관통하고, 채널 층 및 정보 저장 층을 포함하는 수직 구조물; 및
    상기 적층 구조물을 상기 수직 방향으로 관통하는 분리 구조물을 포함하고,
    상기 패턴 구조물은 상기 채널 층 및 상기 분리 구조물과 접촉하는 실리콘 층을 포함하고,
    상기 제1 도전성 패턴, 상기 제2 도전성 패턴 및 상기 입출력 도전성 패턴의 각각은 제1 도전 층, 상기 제1 도전 층 상에서 상기 제1 도전 층 보다 두꺼운 제2 도전 층, 상기 제2 도전 층 상에서 상기 제2 도전 층 보다 얇은 제3 도전 층을 포함하고,
    상기 입출력 패드 개구부는 상기 입출력 도전성 패턴의 상기 제3 도전 층을 관통하며 상기 제2 도전 층을 노출시키어 입출력 본딩 패드를 정의하고,
    상기 입출력 패드 개구부는 상기 복수의 입출력 콘택 구조물과 중첩하지 않는 장치.
  20. 제 19 항에 있어서,
    패키지 베이스;
    상기 패키지 베이스 상에서, 상기 수직 방향으로 서로 이격되면서 배치되는 복수의 반도체 칩들;
    상기 복수의 반도체 칩들과 상기 패키지 베이스를 전기적으로 연결하는 본딩 와이어; 및
    상기 패키지 베이스 상에서 상기 복수의 반도체 칩들 및 상기 본딩 와이어를 덮는 몰드 층을 포함하되,
    상기 복수의 반도체 칩들의 각각은 상기 제1 구조물 및 상기 제2 구조물을 포함하고,
    상기 복수의 반도체 칩들은 상기 제2 구조물의 상기 입출력 본딩 패드를 노출시키면서 상기 수직 방향으로 적층되고,
    각각의 상기 복수의 반도체 칩들에서, 상기 제2 구조물의 상기 입출력 본딩 패드는 각각의 상기 본딩 와이어와 접촉하는 장치.
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